KR100513599B1 - 정전기 방지 구조체 및 그의 제조방법 - Google Patents

정전기 방지 구조체 및 그의 제조방법 Download PDF

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Abstract

반도체 칩내에 집적할 수 있으며, 기생 캐패시터에 의한 고주파 손실을 방지할 수 있는 정전기 방지 구조체 및 그 제조방법을 개시한다. 개시된 본 발명은 입력 패드와 내부 회로 사이에 개재되어, 정전기 유입시 전원 전압 인가부 또는 그라운드로 정전기를 방전시키는 정전기 방지부를 포함하는 정전기 방지 구조체로서, 상기 정전기 방지부는 반도체 기판상에 집적된, 탄소 나노 튜브를 포함하는 전계 방출 소자이다. 이때, 탄소 나노 튜브는 화학 증착법에 의하여 형성되어 반도체 기판상에 집적이 가능해진다.

Description

정전기 방지 구조체 및 그의 제조방법{Electrostatic discharge protection structure and method for manufacturing the same}
본 발명은 정전기 방지 구조 및 그의 제조방법에 관한 것으로, 보다 구체적으로는 탄소 나노 튜브를 갖는 전계 방출 소자를 포함하는 정전기 방지 구조 및 그 제조방법에 관한 것이다.
일반적으로, 정전기 방전(ElectroStatic Discharge)은 반도체 칩의 신뢰성을 좌우하는 요소 중의 하나로서, 반도체 칩의 취급 시 또는 시스템에 장착하는 경우 발생된다. 이러한 정전기는 고전압을 가질 수 있으며, 마이크로 소자에 치명적인 손상을 입힌다.
종래에는 반도체 칩에 발생되는 정전기를 용이하게 제거하기 위하여, 사이리스터, 제너 다이오드, 트랜지스터 또는 탄소 나노 튜브 전계 방출 소자를 정전기 방지 소자로서 이용하고 있다.
여기서, 사이리스터, 제너 다이오드 및 트랜지스터와 같은 정전기 방지 소자는 반도체 칩내에 집적시킬 수 있어, 배치 효율면에서 유리하다. 그러나, 반도체 칩내에 집적된 정전기 방지 소자는 필연적으로 기생 캐패시터가 발생되고, 이 기생 캐패시터는 고주파 손실을 유발하므로, 고주파를 사용하는 소자의 고주파 성능을 저하시킨다.
한편, 상기 탄소 나노 튜브 전계 방출 소자는 나노 사이즈의 좁은 직경과 높은 전기 전도 및 화학적 안정성을 갖는 장점이 있는 한편, 아크 방전법, 레이저 증착법 또는 높은 온도의 열화학 증착법등이 요구되므로, 반도체 기판 상에 집적되지 못한다. 이로 인하여 정전기 방전 효율이 낮은 단점이 있다.
따라서, 본 발명의 이루고자 하는 기술적 과제는, 반도체 칩내에 집적할 수 있으며, 기생 캐패시터에 의한 고주파 손실을 방지할 수 있는 정전기 방지 구조체를 제공하는 것이다.
또한, 본 발명의 이루고자 하는 다른 기술적 과제는, 상기한 정전기 방지 구조체의 제조방법을 제공하는 것이다.
상기한 본 발명의 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명의 일견지에 따르면, 입력 패드와 내부 회로 사이에 개재되어, 정전기 유입시 전원 전압 인가부 또는 그라운드로 정전기를 방전시키는 정전기 방지부를 포함하는 정전기 방지 구조체로서, 상기 정전기 방지부는 반도체 기판상에 집적된, 탄소 나노 튜브를 포함하는 전계 방출 소자이다.
상기 전계 방출 소자는, 반도체 기판, 상기 반도체 기판상에 형성되는 캐소드 전극, 상기 캐소드 전극과 일정 거리를 두고 대향되는 애노드 전극, 및 상기 캐소드 전극 표면에 형성되며, 캐소드 전극과 애노드 전극 사이에 전계 형성시 전자를 방출하는 탄소 나노 튜브를 포함한다.
상기 정전기 방지부는 한 쌍의 전계 방출 소자를 포함하며, 그중 제 1 의 전계 방출 소자의 캐소드는 상기 입력 패드와 연결되고, 애노드는 전원 전압 인가부 연결되며, 나머지 제 2 의 전계 방출 소자의 캐소드는 접지부와 연결되고 애노드는 입력 패드와 연결된다.
또한, 본 발명의 다른 견지에 따른 정전기 방지 구조체의 제조방법은, 반도체 기판상에 캐소드 전극을 형성하고, 상기 캐소드 전극 상부에 캐소드 전극의 소정 부분을 노출시키는 홀을 포함하는 절연층을 형성한다. 그후, 상기 절연층 상부에 도전층을 형성하고, 상기 홀 내부의 캐소드 전극 상부에 선택적으로 촉매층을 형성한다음, 상기 촉매층 상부에 탄소 나노 튜브를 형성한다. 이어서, 상기 도전층 상부에 상기 캐소드 전극층과 대향하도록 애노드 전극을 형성한다. 이때, 상기 반도체 기판과 상기 캐소드 전극 사이에 절연층을 더 개재되어 있다.
상기 홀을 갖는 절연층을 형성하는 단계와, 상기 도전층을 형성하는 단계는, 상기 캐소드 전극이 형성된 반도체 기판 상부에 절연층을 형성하는 단계, 상기 절연층 상부에 도전층을 형성하는 단계, 및 상기 캐소드 전극의 소정 부분이 노출되도록 상기 절연층 및 도전층을 식각하여 홀을 형성하는 단계를 포함한다.
상기 캐소드 전극 상부에 선택적으로 촉매층을 형성하는 단계는, 상기 도전층 상부 및 측벽 표면에 희생 금속막을 형성하는 단계, 상기 희생 금속막 상부 및 캐소드 전극 상부에 촉매층을 형성하는 단계, 및 상기 희생 금속막을 제거하는 단계를 포함하며, 상기 희생 금속막 제거시 상기 희생 금속막 상부의 촉매층이 리프트 오프된다.
상기 희생 금속막은 이온 빔 증착 방식으로 증착하되 이온 빔을 소정 각도 틸트시켜서 증착시키게 되면, 탄소 나노 튜브를 포함하는 캐소드와 애노드 공간이 이온 빔 내부와 동일한 진공도를 갖게된다.
상기 탄소 나노 튜브는 화학 증착 방식에 의하여 수직 배향된다.
상기 애노드 전극을 형성하는 단계는, 상기 도전층 상부에 상기 홀을 차폐하도록 애노드 전극용 도전층을 증착하는 단계, 상기 애노드용 도전층 상부에 배선용 금속막을 증착하는 단계, 및 상기 배선용 금속막 및 애노드 전극용 도전층을 소정 부분 패터닝하는 단계를 포함한다. 상기 애노드 전극용 도전층은 이온 빔 증착 방식으로 증착하되 이온 빔을 소정 각도 틸트시켜서 증착한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
도 1은 본 발명의 실시예에 따른 정전기 방지 구조체를 나타낸 도면이고, 도 2a 내지 도 2g는 본 발명에 다른 정전기 방지 구조체의 제조방법을 나타낸 공정별 단면도이다.
본 발명에 따른 정전기 방지 구조체는 도 1에 도시된 바와 같이, 외부 신호가 입력되는 입력 패드(10), 입력 패드에 전달된 신호가 전달되는 내부 회로(20) 및 입력 패드(10) 및 내부 회로(20) 사이에 정전기 유입시 정전기를 전원 전압 인가부(VDD) 또는 접지부(GND)로 배출시키는 정전기 방지부(100)를 포함한다. 본 실시예에서의 정전기 방지부(100)는 한 쌍의 탄소 나노 튜브 전계 방출 소자(100a,100b)를 포함한다.
각각의 탄소 나노 튜브 전계 방출 소자(100a,100b)는 다음과 같은 구성을 갖는다. 반도체 기판(110)상에 캐소드 전극(115)이 형성된다. 캐소드 전극(115)은 예를 들어 크롬 금속막으로 형성될 수 있으며, 반도체 기판(110)과 캐소드 전극(115) 사이에는 제 1 절연층(112)이 개재되어 있다. 캐소드 전극(115) 상부에는 캐소드 전극(115)의 소정 부분을 노출시키는 홀(122)을 구비하는 제 2 절연층(118) 및 도전층(게이트:120)이 형성된다. 홀(122) 바닥부, 즉 캐소드 전극(115) 상부에는 촉매층(126) 예를 들어, 코발트(Co), 니켈(Ni) 또는 철(Fe)층이 형성되고, 촉매층(126)으로부터 수직 방향으로 탄소 나노 튜브(130)가 성장된다. 도전층(120) 상부에 탄소 나노 튜브(130)가 형성된 홀(122) 부분을 차폐하면서 캐소드 전극(115)과 대향되도록 애노드 전극(132)이 형성되며, 애노드 전극(132)으로는 예를들어 몰리브덴층(Mo)이 이용될 수 있다. 애노드 전극(132) 상부에는 배선용 금속막(135), 예를 들어 알루미늄 배선이 형성될 수 있다. 이때, 한 쌍의 탄소 나노 튜브 전계 방출 소자(100a,100b)의 캐소드 전극(115) 및 애노드 전극(132)은 서로 절연 분리되어 있다.
여기서, 제 1 탄소 나노 튜브 전계 방출 소자(100a)의 캐소드 전극(115)은 입력 패드(10)와 연결되고, 애노드 전극(132)은 전원 전압 인가부(VDD)와 연결된다. 제 2 탄소 나노 튜브 전계 방출 소자(100b)의 캐소드 전극(115)은 접지부(GND)와 연결되고, 애노드 전극(132)은 입력 패드(10)와 연결된다.
이와같은 구성을 갖는 정전기 방지 구조체는 다음과 같은 동작을 한다.
입력 패드(10)로부터 일정 레벨 이상의 과전압(overshoot voltage:정전기)이 유입되면, 제 1 탄소 나노 튜브 전계 방출 소자(100a)의 캐소드 전극(115)과 애노드 전극(132) 사이에 전계가 형성되어, 탄소 나노 튜브(130)로부터 전자들이 방출된다. 이에따라, 과전압(정전기)은 전원 전압 인가부(VDD)로 배출된다.
한편, 입력 패드(10)로부터 일정 레벨 이하의 과전압(undershoot voltage: 정전기)이 유입되면, 제 2 탄소 나노 튜브 전계 방출 소자(100b)의 캐소드 전극(115)과 애노드 전극(132) 사이에 전계가 형성되어, 탄소 나노 튜브(130)로부터 전자들이 방출된다. 이에따라, 과전압(정전기)은 접지부(GND)로 배출된다.
이때, 상술한 바와 같이, 탄소 나노 튜브는 나노 사이즈의 직경 및 높은 전기 전도도를 가지므로, 안정적으로 정전기를 배출시킬 수 있음은 물론, 미세한 정전기까지도 제어가 가능하다. 또한, 수직 성장된 탄소 나노 튜브에 의하여 캐소드 전극(115)과 애노드 전극(116)간의 분리가 확실하므로, 기생 캐패시턴스와 같은 임피던스 역시 적어, 고주파 소자 또는 고속 디지털 회로의 적용에 있어서 신호 손실 및 시간 지연을 최소화할 수 있다.
아울러, 본 실시예의 탄소 나노 튜브 전계 방출 소자는 실리콘 기판상에 집적됨에 따라, 반도체 칩과 집적이 가능하다.
이하, 상기한 정전기 방지부, 즉, 탄소 나노 튜브 전계 방출 소자의 제조방법을 첨부 도면 도 2a 내지 도 2g를 참조하여 설명하도록 한다.
도 2a를 참조하여, 반도체 기판(110) 상에 제 1 절연층(112)을 증착한다. 이때, 반도체 기판(110)은 다양한 비저항, 예를 들어 0.01Ω㎝의 비저항을 갖는 n형의 실리콘 기판, 화합물 반도체 기판, 또는 세라믹 반도체 기판이 이용될 수 있다. 제 1 절연층(112)은 예를 들어 약 1㎛ 두께의 실리콘 산화막으로, 반도체 기판(110)을 열산화하여 형성될 수 있다. 제 1 절연층(112) 상부에 캐소드 전극용 도전층을 증착한다. 캐소드 전극용 도전층으로는 예를 들어 크롬층을 이용하고, 약 0.2 내지 0.4㎛ 두께로 증착함이 바람직하다. 그후, 캐소드 전극용 도전층을 소정 부분 패터닝하여, 캐소드 전극(115)을 형성한다. 이때, 캐소드 전극(115)은 하나의 소자당 하나씩 배치된다. 캐소드 전극(115)이 형성된 반도체 기판(110) 상부에 제 2 절연층(118) 및 도전층(혹은 게이트층:120)을 순차적으로 적층한다. 이때, 제 2 절연층(118)은 화학 증기 증착법에 의하여 약 1.3 내지 1.7㎛ 두께로 형성될 수 있으며, 도전층(120)은 캐소드 전극(115)과 마찬가지로 약 0.2 내지 0.4㎛ 두께의 크롬막으로 형성될 수 있다.
그후, 도 2b에 도시된 바와 같이, 각각의 캐소드 전극(115)이 소정 부분 노출될 수 있도록 도전층(120) 상부에 마스크 패턴(도시되지 않음)을 형성한다. 이때, 마스크 패턴으로는 자외선 광 노출에 민감한 감광막, PMM(polymethyl-methacrylate) 또는 통상의 포토레지스트막을 이용할 수 있다. 이러한 마스크 패턴을 이용하여, 도전층(120) 및 제 2 절연층(118)을 식각하여, 도전층(120) 및 제 2 절연층(118)내에 캐소드 전극(115)을 노출시키는 홀(122)을 형성한다. 이때, 홀(122)의 직경은 약 1.0 내지 1.5㎛임이 바람직하며, 상기 홀(122)은 약 1.0×108개/㎠의 밀도로 형성된다. 그후, 마스크 패턴을 공지의 방식으로 제거한다.
도 2c에 도시된 바와 같이, 반도체 기판(110) 결과물상에 희생 금속막(124)을 증착한다. 이때, 희생 금속막(124)은 이온 빔 증착 방식에 의하여 형성되고, 희생 금속막(124)이 도전층(120)의 측면 및 상면에만 증착될 수 있도록 이온빔을 소정 각도, 예를 들어, 기판에 대하여 60°틸트(tilt)시켜서 입사한다. 여기서, 이온빔 증착시 반도체 기판(110)을 회전시켜가며 증착할 수도 있다. 이에따라, 희생 금속막(124)은 캐소드 전극(115) 표면에는 증착되지 않고, 도전층(120)의 표면을 따라 형성되어, 홀(122)의 사이즈를 감소시키며, 도면에서와 같이 최종적으로는 홀이 폐쇄되어진다. 이러한 희생 금속막(124)으로 예를 들어, 알루미늄 박막이 이용될 수 있다. 여기서, 공지된 바와 같이, 이온빔 증착이 진행되는 증착 챔버가 고진공을 가짐에 따라, 탄소 튜브의 애노드 공간역시 진공을 유지할 수 있다.
다음, 도 2d에 도시된 바와 같이, 반도체 기판(110) 상부에 촉매층(126,127)을 증착한다. 이때, 촉매층(126,127)은 탄소 나노 튜브를 성장시키기 위한 촉매 금속막으로서, 예를 들어, 코발트(Co), 니켈(Ni) 또는 철(Fe)이 이용될 수 있다. 촉매층(126,127)은 전자빔 증착 방식으로 증착되어, 희생 금속막(124) 및 노출된 캐소드 전극(115) 상부에 형성된다.
그후, 도 2e를 참조하여, 희생 금속막(124)을 공지의 습식 식각 방식으로 제거한다. 이때, 희생 금속막(124) 상부에 형성되어 있는 촉매층(127) 역시 리프트 오프(lift off)된다. 따라서, 촉매층(126)은 홀(122) 내부의 캐소드 전극(115) 상부에만 잔류하게 된다.
다음, 도 2f에 도시된 바와 같이, 촉매층(126) 상부에 탄소 나노 튜브(130)를 성장한다. 이때, 탄소 나노 튜브(130)는 화학 증착법에 의하여 수직 배향되고, 이러한 화학 증착법에 의하여 탄소 나노 튜브(130)를 반도체 기판(110) 상에 집적시킬 수 있다. 탄소 나노 튜브의 직경 및 길이는 촉매층(126)의 입자 크기 및 밀도 조절에 의하여 가능하다. 그 다음, 반도체 기판(100) 결과물 상부에 애노드 전극용 도전층(131)을 형성한다. 애노드 전극용 도전층(131)으로는 예를 들어 몰리브덴(Mo)이 이용될 수 있으며, 애노드 전극용 도전층(131)은 이온빔 증착 방식으로 형성하되, 이온빔을 소정 각도, 예를 들어 60°정도 틸트시켜 증착한다. 여기서, 상기 애노드 전극용 도전층(131)의 이온 빔 증착시, 기판(110)을 회전시켜가면서 증착할 수 있다. 애노드 전극용 도전층(131)은 도전층(120) 상부 및 측면에 형성되면서, 홀(122) 상부의 공간을 차폐한다. 이때, 애노드 전극용 도전층(131)은 캐소드 전극(115) 상에는 형성되지 않는다.
도 2g에 도시된 바와 같이, 애노드 전극용 도전층(131) 상부에 배선용 금속막(135) 예를 들어, 알루미늄막을 약 1㎛ 두께로 증착한다음, 배선용 금속막(135) 및 애노드 전극용 도전층(131)을 소정 부분 패터닝하여, 애노드 전극(132)을 한정한다.
이와같이, 본 실시예에서는 탄소 나노 튜브를 화학 증착법에 의하여 형성함에 따라, 탄소 나노 튜브를 반도체 기판상에 집적시킬 수 있다. 그러므로, 정전기 방지 효율을 증대시킬 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 정전기 방지 구조체로서 반도체 기판상에 집적된 탄소 나노 튜브 전계 방출 소자를 사용한다. 나노 사이즈의 직경 및 높은 전기 전도도 및 낮은 에너지 이온 방출 효과를 가지는 탄소 나노 튜브를 정전기 방지 구조체로 사용함에 따라 안정적으로 정전기를 배출시킬 수 있음은 물론, 미세한 정전기까지도 제어가 가능하다. 또한, 수직 성장된 탄소 나노 튜브에 의하여 캐소드 전극과 애노드 전극간의 분리가 확실하므로, 기생 캐패시턴스와 같은 임피던스 역시 적어, 고주파 소자 또는 고속 디지털 회로의 적용에 있어서 신호 손실 및 시간 지연을 최소화할 수 있다.
또한, 본 발명의 탄소 나노 튜브는 예를 들어 550℃이하의 화학 증착법에 의하여 형성되므로, 반도체 기판상에 집적시킬 수 있어, 정전기 방전 효율을 개선할 수 있음은 물론, 기 집적된 소자의 전기적 성능을 유지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1은 본 발명의 실시예에 따른 정전기 방지 구조체를 나타낸 도면이다.
도 2a 내지 도 2g는 본 발명에 다른 정전기 방지 구조체의 제조방법을 나타낸 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100a,100b : 탄소 나노 튜브 전계 방출 소자
110 : 기판 115 : 캐소드 전극
118 : 절연층 120 : 도전층
126 : 촉매층 130 : 탄소 나노 튜브
132 : 애노드 전극

Claims (11)

  1. 입력 패드와 내부 회로 사이에 개재되어, 정전기 유입시 전원 전압 인가부 또는 그라운드로 정전기를 방전시키는 정전기 방지부를 포함하는 정전기 방지 구조체로서,
    상기 정전기 방지부는,
    반도체 기판상에 형성되는 캐소드 전극;
    상기 캐소드 전극 상부에 형성되는 촉매층;
    상기 캐소드 전극 상부에 형성되며, 상기 촉매층 및 캐소드 전극의 소정 부분을 오픈시키는 홀을 포함하는 절연층;
    상기 절연층의 상부 표면 보다 낮은 높이를 가지며, 상기 홀 내부에 형성되는 탄소 나노 튜브; 및
    상기 절연층 상부에 형성되며 상기 홀을 차폐하도록 형성되는 애노드 전극을 포함하는 정전기 방지 구조체.
  2. 삭제
  3. 입력 패드와 내부 회로 사이에 개재되어, 정전기 유입시 전원 전압 인가부 또는 그라운드로 정전기를 방전시키는 정전기 방지부를 포함하는 정전기 방지 구조체로서,
    상기 정전기 방지부는 반도체 기판상에 형성되는 캐소드 전극, 상기 캐소드 전극과 일정 거리를 두고 대향되는 애노드 전극, 및 상기 캐소드 전극 표면에 형성되며, 캐소드 전극과 애노드 전극 사이에 전계 형성시 전자를 방출하는 탄소 나노 튜브를 포함하는 한 쌍의 전계 방출 소자를 포함하며,
    상기 제 1 의 전계 방출 소자의 캐소드는 상기 입력 패드와 연결되고, 애노드는 전원 전압 인가부 연결되며,
    상기 제 2 의 전계 방출 소자의 캐소드는 접지부와 연결되고 애노드는 입력 패드와 연결되는 것을 특징으로 하는 정전기 방지 구조체.
  4. 입력 패드와 내부 회로 사이에 개재되어, 정전기 유입시 전원 전압 인가부 또는 그라운드로 정전기를 방전시키는 탄소 나노 튜브를 갖는 전계 방출 소자를 포함하는 정전기 방지 구조체의 제조방법으로서,
    반도체 기판상에 캐소드 전극을 형성하는 단계;
    상기 캐소드 전극 상부에 캐소드 전극의 소정 부분을 노출시키는 홀을 포함하는 절연층을 형성하는 단계;
    상기 절연층 상부에 도전층을 형성하는 단계;
    상기 홀 내부의 캐소드 전극 상부에 선택적으로 촉매층을 형성하는 단계;
    상기 촉매층 상부에 탄소 나노 튜브를 형성하는 단계; 및
    상기 도전층 상부에 상기 캐소드 전극층과 대향하도록 애노드 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 정전기 방지 구조체의 제조방법.
  5. 제 4 항에 있어서, 상기 반도체 기판과 상기 캐소드 전극 사이에 절연층을 더 개재하는 것을 특징으로 하는 정전기 방지 구조체의 제조방법.
  6. 제 4 항에 있어서, 상기 홀을 갖는 절연층을 형성하는 단계와, 상기 도전층을 형성하는 단계는,
    상기 캐소드 전극이 형성된 반도체 기판 상부에 절연층을 형성하는 단계;
    상기 절연층 상부에 도전층을 형성하는 단계; 및
    상기 캐소드 전극의 소정 부분이 노출되도록 상기 절연층 및 도전층을 식각하여 홀을 형성하는 단계를 포함하는 것을 특징으로 하는 정전기 방지 구조체의 제조방법.
  7. 제 4 항에 있어서, 상기 캐소드 전극 상부에 선택적으로 촉매층을 형성하는 단계는,
    상기 도전층 상부 및 측벽 표면에 희생 금속막을 형성하는 단계;
    상기 희생 금속막 상부 및 캐소드 전극 상부에 촉매층을 형성하는 단계; 및
    상기 희생 금속막을 제거하는 단계를 포함하며,
    상기 희생 금속막 제거시 상기 희생 금속막 상부의 촉매층이 리프트 오프되는 것을 특징으로 하는 정전기 방지 구조체의 제조방법.
  8. 제 7 항에 있어서, 상기 희생 금속막은 이온 빔 증착 방식으로 증착하되 이온 빔을 소정 각도 틸트시켜서 증착하는 것을 특징으로 하는 정전기 방지 구조체의 제조방법.
  9. 제 4 항에 있어서, 상기 탄소 나노 튜브는 화학 증착 방식에 의하여 수직 배향되는 것을 특징으로 하는 정전기 방지 구조체의 제조방법.
  10. 제 4 항에 있어서, 상기 애노드 전극을 형성하는 단계는,
    상기 도전층 상부에 상기 홀을 차폐하도록 애노드 전극용 도전층을 증착하는 단계;
    상기 애노드용 도전층 상부에 배선용 금속막을 증착하는 단계; 및
    상기 배선용 금속막 및 애노드 전극용 도전층을 소정 부분 패터닝하는 단계를 포함하는 것을 특징으로 하는 정전기 방지 구조체의 제조방법.
  11. 제 10 항에 있어서, 상기 애노드 전극용 도전층은 이온 빔 증착 방식으로 증착하되 이온 빔을 소정 각도 틸트시켜서 증착하는 것을 특징으로 하는 정전기 방지 구조체의 제조방법.
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