JPH07321292A - 少なくとも２つの導電性エレメントを含む集積回路内の構造およびその製造の方法 - Google Patents
少なくとも２つの導電性エレメントを含む集積回路内の構造およびその製造の方法Info
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- JPH07321292A JPH07321292A JP7052750A JP5275095A JPH07321292A JP H07321292 A JPH07321292 A JP H07321292A JP 7052750 A JP7052750 A JP 7052750A JP 5275095 A JP5275095 A JP 5275095A JP H07321292 A JPH07321292 A JP H07321292A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【目的】 集積回路内に最小寸法の過電圧保護装置を提
供する。 【構成】 過電圧保護装置は、ガス充填ギャップによっ
て分離された少なくとも２つの導電性エレメントを含
む。
供する。 【構成】 過電圧保護装置は、ガス充填ギャップによっ
て分離された少なくとも２つの導電性エレメントを含
む。
Description
【０００１】
【発明の分野】この発明は、固体集積回路に関する。
【０００２】半導体集積回路は、ダイの取換の間、パッ
ケージング処理の間のワイヤボンディングの間に、また
はパッケージされた回路をソケットに位置するときなど
の、製造の間またはその後に入力または出力コネクタに
偶発的に与えられ得る高い５ボルト（たとえば静電放
電）から非常にダメージを受けやすい。これらのリスク
は、プラスチックバッキングシートから剥がされる時の
ダイの静的充電、ボンディングマシンのポイントからの
電気放電、および操作者からの放電それぞれに起因す
る。ＭＯＳ（金属−酸化物−半導体）処理によって製造
された半導体装置は、特にゲート酸化物層に印加された
高い電圧によって害を受けやすい。
ケージング処理の間のワイヤボンディングの間に、また
はパッケージされた回路をソケットに位置するときなど
の、製造の間またはその後に入力または出力コネクタに
偶発的に与えられ得る高い５ボルト（たとえば静電放
電）から非常にダメージを受けやすい。これらのリスク
は、プラスチックバッキングシートから剥がされる時の
ダイの静的充電、ボンディングマシンのポイントからの
電気放電、および操作者からの放電それぞれに起因す
る。ＭＯＳ（金属−酸化物−半導体）処理によって製造
された半導体装置は、特にゲート酸化物層に印加された
高い電圧によって害を受けやすい。
【０００３】多くの集積回路に保護構造が含まれ、これ
はあるしきい値電圧より上で導通して、回路から接地電
位などに電荷を放電する。これらの構造は、高い印加電
圧が断たれるとすぐに非導通状態に戻らなければならな
い。そのような構造は通常、入力および出力パッドに接
続されるアバランシダイオードとして半導体材料内に作
製される。
はあるしきい値電圧より上で導通して、回路から接地電
位などに電荷を放電する。これらの構造は、高い印加電
圧が断たれるとすぐに非導通状態に戻らなければならな
い。そのような構造は通常、入力および出力パッドに接
続されるアバランシダイオードとして半導体材料内に作
製される。
【０００４】
【先行技術の議論】図１は、周知の過電圧保護装置を使
用した回路を示す。入力端子４はノード５を介して、保
護されるべき回路６に接続され、第１、および第２のア
バランシ保護ダイオード７、８の第１の端子にもまた接
続される。第１のアバランシ保護ダイオード７の第２の
端子は、電源電圧ＶDD９に接続され、第２のアバランシ
ダイオード保護装置８の第２の端子は、接地１０に接続
される。図において、ダイオードは正の電源電位ＶDDに
対する正しい配向で示される。それらのカソードは、２
つの端子電圧のうちより正のほうに接続され、カソード
はここでは公称上非導通である。しかしながら、すべて
の半導体ダイオードと同様に、わずかな逆漏れ電流が流
れ、その大きさは、ダイオード接合の表面積および接合
の両側の半導体材料のドーピングレベルに依存する。
用した回路を示す。入力端子４はノード５を介して、保
護されるべき回路６に接続され、第１、および第２のア
バランシ保護ダイオード７、８の第１の端子にもまた接
続される。第１のアバランシ保護ダイオード７の第２の
端子は、電源電圧ＶDD９に接続され、第２のアバランシ
ダイオード保護装置８の第２の端子は、接地１０に接続
される。図において、ダイオードは正の電源電位ＶDDに
対する正しい配向で示される。それらのカソードは、２
つの端子電圧のうちより正のほうに接続され、カソード
はここでは公称上非導通である。しかしながら、すべて
の半導体ダイオードと同様に、わずかな逆漏れ電流が流
れ、その大きさは、ダイオード接合の表面積および接合
の両側の半導体材料のドーピングレベルに依存する。
【０００５】高い正の電圧が入力端子４に印加される
と、ダイオード７は順バイアスされ、導通する。高い電
圧はその後ＶDD電圧に接続され、回路６へのダメージを
回避する。入力電圧が十分に高ければ、保護装置８のア
バランシ電圧が達せられる。この保護装置もまたここで
導通し、入力電圧を接地１０に接続する。
と、ダイオード７は順バイアスされ、導通する。高い電
圧はその後ＶDD電圧に接続され、回路６へのダメージを
回避する。入力電圧が十分に高ければ、保護装置８のア
バランシ電圧が達せられる。この保護装置もまたここで
導通し、入力電圧を接地１０に接続する。
【０００６】高い負の電圧が入力端子４に印加される
と、アバランシ保護ダイオード８は順バイアスされて導
通する。高い負の電圧はその後接地に接続され、そのよ
うにして回路６へのダメージを回避する。入力電圧が十
分に負であれば、保護装置７のアバランシ電圧が達せら
れる。この保護装置もまたここで導通し入力電圧をＶDD
電圧に接続する。
と、アバランシ保護ダイオード８は順バイアスされて導
通する。高い負の電圧はその後接地に接続され、そのよ
うにして回路６へのダメージを回避する。入力電圧が十
分に負であれば、保護装置７のアバランシ電圧が達せら
れる。この保護装置もまたここで導通し入力電圧をＶDD
電圧に接続する。
【０００７】そのようなダイオード保護装置はいくつか
の欠点を有する。そのダイオード保護装置は、必要とさ
れる大量の電力消費能力のために大きな領域を占める。
これらのダイオードはまた通常動作電圧においてもある
漏れ電流を通し、このため不必要に集積回路の電流消費
の一因となる。電気的なオーバストレスの結果として通
常動作条件下でそのようなダイオードの漏れ電流が増加
し得る。さらに、ダイオードの破壊が繰返されるとこれ
らの漏れ電流は大抵さらに増加する。アバランシダイオ
ードはターンオンにある時間を要する。電圧入力が急速
に上がれば、ダイオードが導通する前に保護されるはず
の回路は重大なダメージをうけてしまうだろう。アバラ
ンシ電圧は、ダイオード接合の両側の半導体のドーピン
グレベルによって決定される。必要とされるアバランシ
電圧を達成するためには、集積回路の製造処理において
特別な処理ステップを含めなければならず、製造コスト
を増大する。一方では、アバランシダイオードは、トラ
ンジスタおよび他の構造の製造の処理に既に含まれるド
ーピングレベルから作製されてもよいが、その場合には
最適でないアバランシ電圧を有するアバランシダイオー
ドが製造されてしまうかもしれない。
の欠点を有する。そのダイオード保護装置は、必要とさ
れる大量の電力消費能力のために大きな領域を占める。
これらのダイオードはまた通常動作電圧においてもある
漏れ電流を通し、このため不必要に集積回路の電流消費
の一因となる。電気的なオーバストレスの結果として通
常動作条件下でそのようなダイオードの漏れ電流が増加
し得る。さらに、ダイオードの破壊が繰返されるとこれ
らの漏れ電流は大抵さらに増加する。アバランシダイオ
ードはターンオンにある時間を要する。電圧入力が急速
に上がれば、ダイオードが導通する前に保護されるはず
の回路は重大なダメージをうけてしまうだろう。アバラ
ンシ電圧は、ダイオード接合の両側の半導体のドーピン
グレベルによって決定される。必要とされるアバランシ
電圧を達成するためには、集積回路の製造処理において
特別な処理ステップを含めなければならず、製造コスト
を増大する。一方では、アバランシダイオードは、トラ
ンジスタおよび他の構造の製造の処理に既に含まれるド
ーピングレベルから作製されてもよいが、その場合には
最適でないアバランシ電圧を有するアバランシダイオー
ドが製造されてしまうかもしれない。
【０００８】集積回路保護装置にアークギャップ構造を
使用することが既に提案されている（Ｌ．Ｗ．リンホル
ム（LInholm ）ら、ＩＥＥＥ Annual Proceedings Rel
iability Physics１９７３；日本特許出願６０１０３４
３５３）。
使用することが既に提案されている（Ｌ．Ｗ．リンホル
ム（LInholm ）ら、ＩＥＥＥ Annual Proceedings Rel
iability Physics１９７３；日本特許出願６０１０３４
３５３）。
【０００９】これらの文献のうちの第１のものは、同じ
金属層内に規定され、絶縁層上に形成され、かつフォト
リソグラフィによって規定されたスリットによって分離
される、２つの導体を使用する。このスリットはガス充
填ギャップを規定する。導体は絶縁層の表面上にあるの
で、導体は、等しい長さの、絶縁材料およびガス充填ギ
ャップによって分離される。絶縁材料は、導体間の高い
電圧の印加により応力を加えられる。さらには、スリッ
トは、フォトリソグラフィ処理の形状寸法によって規定
される最小の幅を有する。これは現在５００ｎｍのオー
ダである。記述されたこの装置は、３００Ｖより上で導
通するため１５Ｖのオーダの印加電圧重大なダメージを
もたらしかねない、集積回路には有益な保護を提供しな
い。
金属層内に規定され、絶縁層上に形成され、かつフォト
リソグラフィによって規定されたスリットによって分離
される、２つの導体を使用する。このスリットはガス充
填ギャップを規定する。導体は絶縁層の表面上にあるの
で、導体は、等しい長さの、絶縁材料およびガス充填ギ
ャップによって分離される。絶縁材料は、導体間の高い
電圧の印加により応力を加えられる。さらには、スリッ
トは、フォトリソグラフィ処理の形状寸法によって規定
される最小の幅を有する。これは現在５００ｎｍのオー
ダである。記述されたこの装置は、３００Ｖより上で導
通するため１５Ｖのオーダの印加電圧重大なダメージを
もたらしかねない、集積回路には有益な保護を提供しな
い。
【００１０】第２の文献は、誘電体領域によって分離さ
れた２つの導体のサンドイッチ構造を提案する。２つの
導体間の誘電体領域の一部はギャップを形成すべくエッ
チングされる。さらなる誘電体層が結果として生じる構
造の表面上に形成され、ギャップを埋めることなくガス
充填キャビティを形成する。
れた２つの導体のサンドイッチ構造を提案する。２つの
導体間の誘電体領域の一部はギャップを形成すべくエッ
チングされる。さらなる誘電体層が結果として生じる構
造の表面上に形成され、ギャップを埋めることなくガス
充填キャビティを形成する。
【００１１】上述された構造はいずれも、通常２つの導
体間に等しいギャップ長を有する、ガス充填ギャップお
よび誘電体充填ギャップの平行配列をもたらす。そのよ
うな構造では特にその縁で誘電体が構造的に破壊される
結果をもたらしかねず、高電圧が一度または２度以上そ
の構造に与えられると、与えられる保護は効果が弱くな
ってしまうだろう。
体間に等しいギャップ長を有する、ガス充填ギャップお
よび誘電体充填ギャップの平行配列をもたらす。そのよ
うな構造では特にその縁で誘電体が構造的に破壊される
結果をもたらしかねず、高電圧が一度または２度以上そ
の構造に与えられると、与えられる保護は効果が弱くな
ってしまうだろう。
【００１２】さらに、第２の文献は、集積回路のゲート
酸化物層と平行なガス充填ギャップを使用することを示
唆するが、印加される高い電圧に対して保護される必要
があるのは、多くの場合このゲート酸化物層である。
酸化物層と平行なガス充填ギャップを使用することを示
唆するが、印加される高い電圧に対して保護される必要
があるのは、多くの場合このゲート酸化物層である。
【００１３】
【発明の概要】この発明の目的は、集積回路内で最小寸
法の過電圧保護装置を提供することである。
法の過電圧保護装置を提供することである。
【００１４】さらなる目的は、標準的な集積回路製造工
程に実質的に既に含まれる処理ステップによって生産さ
れ得るそのような装置を提供することである。
程に実質的に既に含まれる処理ステップによって生産さ
れ得るそのような装置を提供することである。
【００１５】さらなる目的は、その装置が導通する前
に、保護される回路にいかなるダメージも生じないよう
に、十分に速くかつ十分に低電圧で導通するそのような
装置を提供することである。
に、保護される回路にいかなるダメージも生じないよう
に、十分に速くかつ十分に低電圧で導通するそのような
装置を提供することである。
【００１６】さらなる目的は、通常動作条件下で認めら
れるほどの漏れ電流を通さないそのような装置を提供す
ることである。
れるほどの漏れ電流を通さないそのような装置を提供す
ることである。
【００１７】さらなる目的は、予め定めることができ繰
返し可能な破壊電圧を有する装置を提供することであ
る。
返し可能な破壊電圧を有する装置を提供することであ
る。
【００１８】さらなる目的は、入力または出力パッドに
現れる正および負両方の過電圧に対して保護する上で同
等に効力のあるそのような装置を提供することである。
現れる正および負両方の過電圧に対して保護する上で同
等に効力のあるそのような装置を提供することである。
【００１９】この発明に従えば、対向する面を有する少
なくとも２つの導電性エレメントを含み、かつその対向
する面が対向する面のうちの小さいほうを越えて横方向
に延びる短いガス充填ギャップによって分離される構造
が集積回路内に提供される。ガス充填ギャップは、２つ
の導電性エレメントおよび少なくとも１つの導電性でな
い材料によって結合された、キャビティ内に含まれ得
る。２つの導電性エレメント間のギャップは、好ましく
は１００ｎｍより小さい、さらに特定的には１０ｎｍ〜
９０ｎｍの間の長さを有する。少なくとも１つの導電性
エレメントはタングステンから成り得る。２つの導電性
エレメントの各々は他方の導電性エレメントの材料とは
異なる材料からなる。少なくとも１つの導電性でないエ
レメントは、二酸化シリコンを含み得る。そのような構
造は、前記導電性エレメントの各々、および過電圧保護
が所望される集積回路のポイントにそれぞれ接続される
接続手段を含み得る。
なくとも２つの導電性エレメントを含み、かつその対向
する面が対向する面のうちの小さいほうを越えて横方向
に延びる短いガス充填ギャップによって分離される構造
が集積回路内に提供される。ガス充填ギャップは、２つ
の導電性エレメントおよび少なくとも１つの導電性でな
い材料によって結合された、キャビティ内に含まれ得
る。２つの導電性エレメント間のギャップは、好ましく
は１００ｎｍより小さい、さらに特定的には１０ｎｍ〜
９０ｎｍの間の長さを有する。少なくとも１つの導電性
エレメントはタングステンから成り得る。２つの導電性
エレメントの各々は他方の導電性エレメントの材料とは
異なる材料からなる。少なくとも１つの導電性でないエ
レメントは、二酸化シリコンを含み得る。そのような構
造は、前記導電性エレメントの各々、および過電圧保護
が所望される集積回路のポイントにそれぞれ接続される
接続手段を含み得る。
【００２０】そのような構造は、そのベースで半導体基
板の上方で支持される第１の半導体材料のコラムと、ギ
ャップによってコラムから分離される第２の導電性材料
の導体と、コラムの側部表面の少なくとも一部および導
体の表面の少なくとも面している部分を含む、キャビテ
ィを囲む電気的絶縁材料とを含む。このコラムは、導電
性材料の１以上の層によってそのベース上で支持され得
る。支持する導電性材料の層は、ポリシリコン、チタン
または窒化チタンを含み得る。
板の上方で支持される第１の半導体材料のコラムと、ギ
ャップによってコラムから分離される第２の導電性材料
の導体と、コラムの側部表面の少なくとも一部および導
体の表面の少なくとも面している部分を含む、キャビテ
ィを囲む電気的絶縁材料とを含む。このコラムは、導電
性材料の１以上の層によってそのベース上で支持され得
る。支持する導電性材料の層は、ポリシリコン、チタン
または窒化チタンを含み得る。
【００２１】そのような構造内では、コラムへの電気的
接続が、好ましくはコラムの上部表面上に堆積された導
電性材料の接続層によって与えられ、前記接続層の下部
表面はキャビティの内部表面の一部を形成する。接続層
は好ましくは、通常ＩＣ製造で使用されるアルミニウム
合金の層であり得る。第１の導電性材料は好ましくはタ
ングステンであり得る。第２の導電性材料は好ましくは
タングステンであり得る。第１の導電性材料は第２の導
電性材料とは異なり得る。
接続が、好ましくはコラムの上部表面上に堆積された導
電性材料の接続層によって与えられ、前記接続層の下部
表面はキャビティの内部表面の一部を形成する。接続層
は好ましくは、通常ＩＣ製造で使用されるアルミニウム
合金の層であり得る。第１の導電性材料は好ましくはタ
ングステンであり得る。第２の導電性材料は好ましくは
タングステンであり得る。第１の導電性材料は第２の導
電性材料とは異なり得る。
【００２２】コラムは、好ましくはギャップの長さと等
しい厚さの、好ましくは１０ｎｍ〜９０ｎｍの厚みの薄
い層上に支持される。材料の薄い層は、チタンおよび窒
化チタンの複合層であり得る。
しい厚さの、好ましくは１０ｎｍ〜９０ｎｍの厚みの薄
い層上に支持される。材料の薄い層は、チタンおよび窒
化チタンの複合層であり得る。
【００２３】上述された構造の製造の例示の製造工程も
与えられ、これは上部表面上に絶縁材料の第１の層を含
む基板を与えるステップと、絶縁材料の第１の層の上部
表面上に第１の導電性材料の層を堆積するステップと、
第１の導電性材料に第１のアパチャをエッチングするス
テップと、第１の導電性材料の上部表面を覆いかつ第１
のアパチャを充填すべく、絶縁材料の第２の層を堆積す
るステップと、絶縁材料の第２の層に第２のアパチャを
エッチングするステップとを含み、第２のアパチャは第
１のアパチャの全領域を覆い、さらに、第１のアパチャ
の真下の絶縁材料の第１の層に第３のアパチャをエッチ
ングするステップと、アパチャの内部表面を含む構造の
全表面を材料の薄い層で覆うステップと、第２の導電性
材料でアパチャを充填するステップと、上部表面が導電
性材料の第１の層の下部表面より下になるまで材料の薄
い層をエッチングするステップと、薄い層のエッチング
された部分にその材料が位置することのないよう、構造
の表面上に材料の封止層を堆積するステップとを含む。
与えられ、これは上部表面上に絶縁材料の第１の層を含
む基板を与えるステップと、絶縁材料の第１の層の上部
表面上に第１の導電性材料の層を堆積するステップと、
第１の導電性材料に第１のアパチャをエッチングするス
テップと、第１の導電性材料の上部表面を覆いかつ第１
のアパチャを充填すべく、絶縁材料の第２の層を堆積す
るステップと、絶縁材料の第２の層に第２のアパチャを
エッチングするステップとを含み、第２のアパチャは第
１のアパチャの全領域を覆い、さらに、第１のアパチャ
の真下の絶縁材料の第１の層に第３のアパチャをエッチ
ングするステップと、アパチャの内部表面を含む構造の
全表面を材料の薄い層で覆うステップと、第２の導電性
材料でアパチャを充填するステップと、上部表面が導電
性材料の第１の層の下部表面より下になるまで材料の薄
い層をエッチングするステップと、薄い層のエッチング
された部分にその材料が位置することのないよう、構造
の表面上に材料の封止層を堆積するステップとを含む。
【００２４】この処理はさらに、絶縁材料の第１層の下
に第３の層を堆積するステップを含み、絶縁材料の第１
および第２の層は前記第３の層に対して選択的にエッチ
ング可能である。第３の層はポリシリコンを含み得る。
基板はシリコンを含み得る。封止層はアルミニウム合金
の層であり得る。
に第３の層を堆積するステップを含み、絶縁材料の第１
および第２の層は前記第３の層に対して選択的にエッチ
ング可能である。第３の層はポリシリコンを含み得る。
基板はシリコンを含み得る。封止層はアルミニウム合金
の層であり得る。
【００２５】この発明を実現する一方法は、添付図面の
図２ないし９を参照して以下で詳しく述べられる。
図２ないし９を参照して以下で詳しく述べられる。
【００２６】
【発明の詳しい説明】図２は過電圧保護装置の一般的な
構造を示す。２つの電極１２、１４は、対向する面１
６、１８間の非常にわずかな距離ｄだけ分離される。２
つの電極は電気的絶縁層２０上に配置される。この層２
０は、ＭＯＳトランジスタ２２などのデバイスを含む半
導体基板２１上に配置される。空にされた、またはガス
で充填されたキャビティ２４を規定するように第２の電
気的絶縁層２３が２つの電極１２、１４の上に配置され
得る。
構造を示す。２つの電極１２、１４は、対向する面１
６、１８間の非常にわずかな距離ｄだけ分離される。２
つの電極は電気的絶縁層２０上に配置される。この層２
０は、ＭＯＳトランジスタ２２などのデバイスを含む半
導体基板２１上に配置される。空にされた、またはガス
で充填されたキャビティ２４を規定するように第２の電
気的絶縁層２３が２つの電極１２、１４の上に配置され
得る。
【００２７】このように生産された過電圧保護装置は、
２つの電極１２、１４間の保護を与える。一方の電極は
保護されるべき入力または出力パッドに出力され、他方
の電極は電源電圧または接地電圧に接続され得る。過電
圧が印加された場合のように、２つの電極間の電位差が
十分であるとき、キャビティ２４のガスは導通し、電流
が電極１２、１４間を通る。この発明は、約１５Ｖの電
圧の印加に対する集積回路の保護に関係する。そのよう
なわずかな電圧に対して保護を達成するためには、１０
０ｎｍより小さい、より特定的には、１０ｎｍ〜９０ｎ
ｍの範囲のギャップ長が必要である。そのような小さな
ギャップに関して、密に間隔をあけられた電極でのガス
放電は、電極で制限される真空破壊と同様に作用するの
で、破壊電圧は、ガスの種および圧力ではなく主に電極
の材料および表面の粗さならびに隙間ｄに依存する。
２つの電極１２、１４間の保護を与える。一方の電極は
保護されるべき入力または出力パッドに出力され、他方
の電極は電源電圧または接地電圧に接続され得る。過電
圧が印加された場合のように、２つの電極間の電位差が
十分であるとき、キャビティ２４のガスは導通し、電流
が電極１２、１４間を通る。この発明は、約１５Ｖの電
圧の印加に対する集積回路の保護に関係する。そのよう
なわずかな電圧に対して保護を達成するためには、１０
０ｎｍより小さい、より特定的には、１０ｎｍ〜９０ｎ
ｍの範囲のギャップ長が必要である。そのような小さな
ギャップに関して、密に間隔をあけられた電極でのガス
放電は、電極で制限される真空破壊と同様に作用するの
で、破壊電圧は、ガスの種および圧力ではなく主に電極
の材料および表面の粗さならびに隙間ｄに依存する。
【００２８】２つの電極に異なった材料が使用されれ
ば、各方向に異なった破壊電圧が得られ、異なった程度
のダイオード特性が達成され得る。破壊電圧は、一方向
ではＢｋｖ＋ΔΨであり、他方ではＢｋｖ−ΔΨであ
り、この式でΔΨは２つの材料の仕事関数の差であり、
Ｂｋｖは２つの破壊電圧の平均である。仕事関数の差は
最大約１．２Ｖであり得る。
ば、各方向に異なった破壊電圧が得られ、異なった程度
のダイオード特性が達成され得る。破壊電圧は、一方向
ではＢｋｖ＋ΔΨであり、他方ではＢｋｖ−ΔΨであ
り、この式でΔΨは２つの材料の仕事関数の差であり、
Ｂｋｖは２つの破壊電圧の平均である。仕事関数の差は
最大約１．２Ｖであり得る。
【００２９】この発明に従った保護装置の特定の実施例
が説明される。この特定の実施例は、プラグドバイア
（plugged vias）を含む製作工程のための現在の半導体
製造技術に全面的に一致する処理を使用して製造され
る。
が説明される。この特定の実施例は、プラグドバイア
（plugged vias）を含む製作工程のための現在の半導体
製造技術に全面的に一致する処理を使用して製造され
る。
【００３０】図３は、ＭＯＳトランジスタ３０、３２な
どの半導体装置が完成した後の基板２１上の半導体集積
回路の断面図を示す。誘電体層３４は半導体装置の上に
堆積され、フィールド酸化物３６の領域は、絶縁の目的
のために、典型的に回路の分離された領域間に置かれ
る。
どの半導体装置が完成した後の基板２１上の半導体集積
回路の断面図を示す。誘電体層３４は半導体装置の上に
堆積され、フィールド酸化物３６の領域は、絶縁の目的
のために、典型的に回路の分離された領域間に置かれ
る。
【００３１】この発明の一局面に従えば、それに対して
誘電体層３４の材料が選択的にエッチング可能である材
料３８の層が、保護装置のために選択された位置のフィ
ールド酸化物３６より上および誘電体層３４より下にあ
る。好ましくは、誘電体層３４は二酸化シリコンからな
り、層３８はトランジスタ３０、３２のポリシリコンゲ
ート層と同時に形成されるポリシリコンからなる。スペ
ーサ４０およびその下の半導体の軽くドープされた領域
４１は、使用される処理に応じてあってもなくてもよ
い。第１の導電層４２が全ウェハの上に堆積される。
誘電体層３４の材料が選択的にエッチング可能である材
料３８の層が、保護装置のために選択された位置のフィ
ールド酸化物３６より上および誘電体層３４より下にあ
る。好ましくは、誘電体層３４は二酸化シリコンからな
り、層３８はトランジスタ３０、３２のポリシリコンゲ
ート層と同時に形成されるポリシリコンからなる。スペ
ーサ４０およびその下の半導体の軽くドープされた領域
４１は、使用される処理に応じてあってもなくてもよ
い。第１の導電層４２が全ウェハの上に堆積される。
【００３２】図４は、この発明に従って、写真マスクお
よびエッチングステップによって層３８の一部分の上方
の導電層４２にあけられるアパチャ４４を示す。
よびエッチングステップによって層３８の一部分の上方
の導電層４２にあけられるアパチャ４４を示す。
【００３３】図５を参照して、誘電体４６の第２の層が
全ウェハに与えられ、標準的な処理に従って平坦化され
る。
全ウェハに与えられ、標準的な処理に従って平坦化され
る。
【００３４】第１の導電層４２とそれに続く導電層との
間に電気的接続（バイア）が必要である場所で第２の絶
縁層にバイア切り口４８を規定し開口すべくさらなる写
真マスクおよびエッチングステップが使用され得る。フ
ォトレジスト５０の層がウェハの表面の上に堆積され第
２の誘電体層４６の領域５２を露光するようにパターン
化される。発明に従えば、露光された領域５２は、第１
の導電層のアパチャ４４より大きく完全にそれを覆う。
これにより、マスク配列誤差が許容される。
間に電気的接続（バイア）が必要である場所で第２の絶
縁層にバイア切り口４８を規定し開口すべくさらなる写
真マスクおよびエッチングステップが使用され得る。フ
ォトレジスト５０の層がウェハの表面の上に堆積され第
２の誘電体層４６の領域５２を露光するようにパターン
化される。発明に従えば、露光された領域５２は、第１
の導電層のアパチャ４４より大きく完全にそれを覆う。
これにより、マスク配列誤差が許容される。
【００３５】誘電体材料に対して選択的なエッチングス
テップがウェハに与えられる。このエッチングは酸化シ
リコンの誘電体層に対して異方性たとえばＣＨＦ3 プラ
ズマエッチングでなければならない。この発明に従え
ば、このステップは、第２の誘電層４６の露光された領
域５２およびアパチャ４４より下の第１の誘電体層３４
をエッチングするに十分長い間、エッチングが層３８に
至って止まるまで継続される。フォトレジスト層５０は
その後取除かれる。
テップがウェハに与えられる。このエッチングは酸化シ
リコンの誘電体層に対して異方性たとえばＣＨＦ3 プラ
ズマエッチングでなければならない。この発明に従え
ば、このステップは、第２の誘電層４６の露光された領
域５２およびアパチャ４４より下の第１の誘電体層３４
をエッチングするに十分長い間、エッチングが層３８に
至って止まるまで継続される。フォトレジスト層５０は
その後取除かれる。
【００３６】図６の構造が結果として得られる。孔５４
が第２の誘電体層４６の表面から層３８の上部表面まで
開口される。導電層４２の側部表面５６は孔の内側で露
出され、第１の誘電体層３４の孔は導電層４２のアパチ
ャ４４の寸法と同じである。第２の誘電体層４６の任意
のバイア切り口４８によって、導電層４２の表面が露出
される。
が第２の誘電体層４６の表面から層３８の上部表面まで
開口される。導電層４２の側部表面５６は孔の内側で露
出され、第１の誘電体層３４の孔は導電層４２のアパチ
ャ４４の寸法と同じである。第２の誘電体層４６の任意
のバイア切り口４８によって、導電層４２の表面が露出
される。
【００３７】図７を参照して、この発明に従えば、孔５
４の壁および底部を含む構造の全表面は、気相成長層５
８で覆われる。この層は、薄く表面に一致しかつそれに
接着性であり、さらに層３８、誘電体層３４、４６、第
１の導電層４２、および以下に記載の導電性材料に対し
て選択的にエッチング可能であるべきである。図７にあ
るように、バイア切り口４８が含まれれば、この層５８
もまた電気的に導電性であるべきである。好ましくは、
層５８はチタンの層とそれに続く窒化チタンの層からな
る。バイア切り口４８および孔５４は、コラム６０およ
びバイア６２を形成すべく導電性材料で充填され、その
上部表面は第２の誘電体層４６の上部表面とおよそ同一
面である。この導電性材料は、タングステンであり、第
２の誘電体層のすべての孔を充填するに十分な厚みに気
相成長され、かつその後この発明のバイアまたは装置が
製作されるべき場所以外のすべての場所で層５８の表面
が露光されるまで、適切な時間の間、導電性材料に対し
て選択的なエッチングをもってマスクなしにエッチング
される。導電性材料がタングステンであり、かつ層５８
の材料がチタン／窒化チタンであれば、フッ素プラズマ
エッチングが使用され得る。
４の壁および底部を含む構造の全表面は、気相成長層５
８で覆われる。この層は、薄く表面に一致しかつそれに
接着性であり、さらに層３８、誘電体層３４、４６、第
１の導電層４２、および以下に記載の導電性材料に対し
て選択的にエッチング可能であるべきである。図７にあ
るように、バイア切り口４８が含まれれば、この層５８
もまた電気的に導電性であるべきである。好ましくは、
層５８はチタンの層とそれに続く窒化チタンの層からな
る。バイア切り口４８および孔５４は、コラム６０およ
びバイア６２を形成すべく導電性材料で充填され、その
上部表面は第２の誘電体層４６の上部表面とおよそ同一
面である。この導電性材料は、タングステンであり、第
２の誘電体層のすべての孔を充填するに十分な厚みに気
相成長され、かつその後この発明のバイアまたは装置が
製作されるべき場所以外のすべての場所で層５８の表面
が露光されるまで、適切な時間の間、導電性材料に対し
て選択的なエッチングをもってマスクなしにエッチング
される。導電性材料がタングステンであり、かつ層５８
の材料がチタン／窒化チタンであれば、フッ素プラズマ
エッチングが使用され得る。
【００３８】フォトレジストマスク６４は全バイアの上
に置かれる。チタン／窒化チタン層５８のための塩素含
有プラズマなどの層５８の材料に選択的なエッチングが
ウェハに与えられる。このエッチングはほぼ孔の底部ま
で層５８を取除くに十分な時間継続する。コラム６０を
維持するように層５８の最小の量の材料は残らなければ
ならないが、層５８は第１の導電層４２の下部表面を十
分越える深さまでエッチングされなければならない。こ
のようにして層５８の除去によりコラム６０と第１の導
電層４２の一部との間にギャップが形成される。第１の
導電層４２のエッジおよびコラム６０の表面の対向する
部分は、向きあった面であって、そのギャップは、２つ
の対向する面の小さいほうのエッジ、この場合第１の導
電層４２のエッジを越えて横方向に延びる。２つのそれ
ぞれ対向する面の間にもまたはそれらに隣接するギャッ
プにも誘電材料は存在しない。このため同じギャップ長
を有するガス充填ギャップおよび誘電充填ギャップの平
行な配列はない。
に置かれる。チタン／窒化チタン層５８のための塩素含
有プラズマなどの層５８の材料に選択的なエッチングが
ウェハに与えられる。このエッチングはほぼ孔の底部ま
で層５８を取除くに十分な時間継続する。コラム６０を
維持するように層５８の最小の量の材料は残らなければ
ならないが、層５８は第１の導電層４２の下部表面を十
分越える深さまでエッチングされなければならない。こ
のようにして層５８の除去によりコラム６０と第１の導
電層４２の一部との間にギャップが形成される。第１の
導電層４２のエッジおよびコラム６０の表面の対向する
部分は、向きあった面であって、そのギャップは、２つ
の対向する面の小さいほうのエッジ、この場合第１の導
電層４２のエッジを越えて横方向に延びる。２つのそれ
ぞれ対向する面の間にもまたはそれらに隣接するギャッ
プにも誘電材料は存在しない。このため同じギャップ長
を有するガス充填ギャップおよび誘電充填ギャップの平
行な配列はない。
【００３９】層５８の材料とコラム６０の材料と他の露
出された材料との間の必要な選択性を達成するためにエ
ッチャントは慎重に選択されなければならない。
出された材料との間の必要な選択性を達成するためにエ
ッチャントは慎重に選択されなければならない。
【００４０】図８は、マスク６４が取除かれ第２の導電
層がウェハの全表面に与えられ、かつマスクおよびエッ
チングステップでパターン化された後の構造を示す。パ
ターニングの後、第２の導電層の２つの部分６６、６７
がそれぞれコラム６０およびバイア６２の上に残る。第
２の導電層の堆積は、層５８の除去によって残されたキ
ャビティ６８を封止する。キャビティ６８は第１の導電
層のエッジを越えて横方向に延び、そのキャビティは第
２の導電層の気相成長の間に使用された種および圧力の
ガスを含む。この圧力は、およそ１０-7〜１０-3 ｔｏ
ｒｒ（１．３ｘ１０-5〜１．３ｘ１０-1 Ｐａ）であり
得る。上で議論されたように、このガスの種および圧力
はこの発明の装置の動作にはほとんど重要でない。第２
の導電層の一部分６６はコラム６０と電気的に接触し、
第２の導電層の第２部分６７はバイア６２によって第１
の導電層と接触する。第２の導電層はアルミニウム、そ
の合金、または集積回路の製作に使用される任意の金属
相互接続材料からなり得る。
層がウェハの全表面に与えられ、かつマスクおよびエッ
チングステップでパターン化された後の構造を示す。パ
ターニングの後、第２の導電層の２つの部分６６、６７
がそれぞれコラム６０およびバイア６２の上に残る。第
２の導電層の堆積は、層５８の除去によって残されたキ
ャビティ６８を封止する。キャビティ６８は第１の導電
層のエッジを越えて横方向に延び、そのキャビティは第
２の導電層の気相成長の間に使用された種および圧力の
ガスを含む。この圧力は、およそ１０-7〜１０-3 ｔｏ
ｒｒ（１．３ｘ１０-5〜１．３ｘ１０-1 Ｐａ）であり
得る。上で議論されたように、このガスの種および圧力
はこの発明の装置の動作にはほとんど重要でない。第２
の導電層の一部分６６はコラム６０と電気的に接触し、
第２の導電層の第２部分６７はバイア６２によって第１
の導電層と接触する。第２の導電層はアルミニウム、そ
の合金、または集積回路の製作に使用される任意の金属
相互接続材料からなり得る。
【００４１】図９は、第１の導電層４２のレベルにおけ
る図８の構造の平面図を示す。コラム６０の大きさは、
処理で許容可能な最小のバイアの大きさに対応してもよ
い。ゆえに第１の導電層４２の表面５６である第１の対
向する面は環状であり、さらにコラム６０の表面１６の
一部である第２の対向する面は円筒形である。ギャップ
６８は図面の平面から第１の導電層４２より上およびそ
れより下に延びる。
る図８の構造の平面図を示す。コラム６０の大きさは、
処理で許容可能な最小のバイアの大きさに対応してもよ
い。ゆえに第１の導電層４２の表面５６である第１の対
向する面は環状であり、さらにコラム６０の表面１６の
一部である第２の対向する面は円筒形である。ギャップ
６８は図面の平面から第１の導電層４２より上およびそ
れより下に延びる。
【００４２】対向する面５６、１６の分離は、堆積され
た層５８の厚さに等しく、ゆえに従来の処理パラメータ
によって制御され得る。この厚さは、典型的に１０〜９
０ｎｍであり、現在の半導体処理のエッチングステップ
および写真マスクによって作ることができる最小の分離
よりもさらに小さい。
た層５８の厚さに等しく、ゆえに従来の処理パラメータ
によって制御され得る。この厚さは、典型的に１０〜９
０ｎｍであり、現在の半導体処理のエッチングステップ
および写真マスクによって作ることができる最小の分離
よりもさらに小さい。
【００４３】この発明の構造は、コラム６０と第１の導
電層４２との間に過電圧保護を与える。この発明の構造
と保護されるべき回路との間の電気的接続は示された実
施例においてはバイヤ６２および第２の導電層のエレメ
ント６６、６７の使用により行なわれる。
電層４２との間に過電圧保護を与える。この発明の構造
と保護されるべき回路との間の電気的接続は示された実
施例においてはバイヤ６２および第２の導電層のエレメ
ント６６、６７の使用により行なわれる。
【００４４】この発明の構造は、図１の回路に利用して
もよく、ここではこの発明の過電圧保護装置８がノード
５と接地１０とに接続されている。この発明の保護装置
は正の過電圧および負の過電圧両方に同等に効果的であ
るので、他の保護装置７を含む必要はない。
もよく、ここではこの発明の過電圧保護装置８がノード
５と接地１０とに接続されている。この発明の保護装置
は正の過電圧および負の過電圧両方に同等に効果的であ
るので、他の保護装置７を含む必要はない。
【００４５】２０ｎｍのギャップを有するこの発明の装
置は、電位の表面の品質および材料に依存しておよそ１
０Ｖの破壊電圧を有する。この装置の破壊電圧は、層５
８の厚みの選択によって予め定められ得る。
置は、電位の表面の品質および材料に依存しておよそ１
０Ｖの破壊電圧を有する。この装置の破壊電圧は、層５
８の厚みの選択によって予め定められ得る。
【００４６】この発明の装置は通常、Ｉ／Ｏパッドへの
高い電圧の印加によって動作電圧での漏れ電流に関して
品質を下げることはない。保護装置および保護された回
路の動作は、多数の静電放電の後もダメージを受けな
い。通常動作電圧ではこの発明の構造はいかなる電流も
通さない。この装置は非常にわずかな領域を占める。コ
ラム６０は現在の技術では１μｍ2 のオーダの領域を占
め、全構造はおよそ１０μｍ2 の領域を占める。
高い電圧の印加によって動作電圧での漏れ電流に関して
品質を下げることはない。保護装置および保護された回
路の動作は、多数の静電放電の後もダメージを受けな
い。通常動作電圧ではこの発明の構造はいかなる電流も
通さない。この装置は非常にわずかな領域を占める。コ
ラム６０は現在の技術では１μｍ2 のオーダの領域を占
め、全構造はおよそ１０μｍ2 の領域を占める。
【００４７】この発明の１つの特定の実施例が詳細に述
べられてきたが、多くの他の変形が当業者には明らかで
あろう。層３８がコラム６０への導体として使用され導
通性でない層がキャビティ６８を封止するために堆積さ
れてもよい。第１の導電層（４２）と第２の導電層（６
６、６７）との間にさらなる導電層を置いて２つより多
い端子で保護装置を形成してもよい。キャビティ６８内
に複数の離された表面を与えるように第１の導電層４２
をパターン化して、ここでもまた２つより多い端子を用
いて保護装置を生産してもよい。２つの電極１２、１４
に異なった材料を使用することで、高い端子電圧をうけ
る半導体ダイオードに伴う漏れ電流および起こり得るダ
メージなしに、有益なダイオード特性を有する装置を生
産し得る。層３８が全体に省かれ、必要とされる深さの
孔５４をエッチングするためにエッチングステップを調
節することで薄い層５８のエッチングが制御されてもよ
い。この発明の構造はまた、しきい値デバイスまたは電
荷が構造によって放電されるまで電極上に周期的に堆積
される鋸歯波形ジェネレータなどの、過電圧保護に関連
しない応用にも使用され得る。
べられてきたが、多くの他の変形が当業者には明らかで
あろう。層３８がコラム６０への導体として使用され導
通性でない層がキャビティ６８を封止するために堆積さ
れてもよい。第１の導電層（４２）と第２の導電層（６
６、６７）との間にさらなる導電層を置いて２つより多
い端子で保護装置を形成してもよい。キャビティ６８内
に複数の離された表面を与えるように第１の導電層４２
をパターン化して、ここでもまた２つより多い端子を用
いて保護装置を生産してもよい。２つの電極１２、１４
に異なった材料を使用することで、高い端子電圧をうけ
る半導体ダイオードに伴う漏れ電流および起こり得るダ
メージなしに、有益なダイオード特性を有する装置を生
産し得る。層３８が全体に省かれ、必要とされる深さの
孔５４をエッチングするためにエッチングステップを調
節することで薄い層５８のエッチングが制御されてもよ
い。この発明の構造はまた、しきい値デバイスまたは電
荷が構造によって放電されるまで電極上に周期的に堆積
される鋸歯波形ジェネレータなどの、過電圧保護に関連
しない応用にも使用され得る。
【００４８】この発明の少なくとも１つの例示された実
施例が述べられてきたが、様々な変更、修正および改良
が当業者に容易に浮かぶであろう。そのような変更、修
正、改良はこの発明の精神および範囲内にあることが意
図される。したがって、上の説明は単なる例であって限
定するようには意図されない。この発明は前掲の特許請
求の範囲およびその等価物に規定されるようにだけ限定
される。
施例が述べられてきたが、様々な変更、修正および改良
が当業者に容易に浮かぶであろう。そのような変更、修
正、改良はこの発明の精神および範囲内にあることが意
図される。したがって、上の説明は単なる例であって限
定するようには意図されない。この発明は前掲の特許請
求の範囲およびその等価物に規定されるようにだけ限定
される。
【図１】従来の入力または出力保護装置の使用を示す回
路図である。
路図である。
【図２】過電圧保護装置の実施例の構造の図である。
【図３】製造工程の間の一段階のこの発明に従った保護
装置の実施例の図である。
装置の実施例の図である。
【図４】製造工程の間の一段階のこの発明に従った保護
装置の実施例の図である。
装置の実施例の図である。
【図５】製造工程の間の一段階のこの発明に従った保護
装置の実施例の図である。
装置の実施例の図である。
【図６】製造工程の間の一段階のこの発明に従った保護
装置の実施例の図である。
装置の実施例の図である。
【図７】製造工程の間の一段階のこの発明に従った保護
装置の実施例の図である。
装置の実施例の図である。
【図８】製造工程の間の一段階のこの発明に従った保護
装置の実施例の図である。
装置の実施例の図である。
【図９】図８の保護装置の平面図である。
１２ 電極 １４ 電極 ２４ キャビティ
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/3205 21/8234 27/088 29/78 Ｈ０１Ｌ 21/88 Ｚ 27/08 １０２ Ｈ 29/78 ３０１ Ｋ
Claims (20)
- 【請求項１】 対向する面を有する少なくとも２つの導
電性エレメント（１２、１４；４２、６０）を含む集積
回路内の構造であって、前記対向する面は、前記対向す
る面のうち小さいほうを越えて横方向に延びるガス充填
ギャップ（２４）によって分離されることを特徴とす
る、集積回路内の構造。 - 【請求項２】 ２のつ導電性エレメント（１２、１４；
４２、６０）の各々を過電圧保護が必要である集積回路
のポイントに接続する手段（６６、６７）を含むことを
特徴とする、請求項１に記載の構造。 - 【請求項３】 前記ギャップ（２４）が、前記導電性エ
レメント（１２、１４；４２、６０）および少なくとも
１つの導電性でない材料（２０、２３；３６、３４、４
６）によって規定されたキャビティ（６８）に含まれ
る、請求項１に記載の構造。 - 【請求項４】 前記ギャップ（２４）は１０ｎｍと９０
ｎｍの間の長さを有する、請求項１に記載の構造。 - 【請求項５】 前記導電性エレメント（１２、１４）の
１つはタングステンからなる、請求項１に記載の構造。 - 【請求項６】 前記２つの導電性エレメント（１２、１
４）の各々は他の導電性エレメントの材料とは異なる材
料からなる、請求項１に記載の構造。 - 【請求項７】 前記第１の導電性エレメントは、そのベ
ースで半導体基板（２１）の上で支持された第１の導電
性材料のコラム（６０）であり、前記第２の導電性エレ
メントは、前記コラムの周辺の部分に面する対向する面
を有しかつ前記コラムの高さの、部分だけ対抗して延び
る導体（４２）であり、第２の導電性材料の前記第２の
導電性エレメントはガス充填ギャップの部分だけ前記コ
ラムから分離されている、請求項１に記載の構造。 - 【請求項８】 前記コラム（６０）はそのベース上で１
つまたはそれ以上の層の導電性材料（３８、５８）によ
って支持される、請求項７に記載の構造。 - 【請求項９】 前記導電性材料（３８）の層はポリシリ
コンを含む、請求項８に記載の構造。 - 【請求項１０】 前記導電性材料（５８）の層はチタン
を含む、請求項８に記載の構造。 - 【請求項１１】 前記導電性材料（５８）の層は窒化チ
タンを含む、請求項８に記載の構造。 - 【請求項１２】 前記コラム（６０）への電気的接続
は、前記コラムの上部表面上に堆積された導電性材料
（６６）の層によって与えられ、前記導電性層（６６）
の下部表面はキャビティ（２４；６８）の内部表面の一
部を形成する、請求項７に記載の構造。 - 【請求項１３】 封止層（６６）は実質的にアルミニウ
ムから成る、請求項１２に記載の構造。 - 【請求項１４】 前記コラム（６０）は前記ギャップ
（６８）の長さに等しい厚みの薄い層（５８）上に支持
される、請求項７または請求項１２に記載の構造。 - 【請求項１５】 材料の前記薄い層（５８）は１０ｎｍ
と９０ｎｍとの間の厚みを有する、請求項１４に記載の
構造。 - 【請求項１６】 その上面に絶縁材料（３４）の第１の
層を含む基板（２１）を与えるステップと、 第１の導電性材料（４２）の層を絶縁材料の前記第１の
層の上部表面上に堆積するステップと、 前記第１の導電性材料（４２）に第１のアパチャ（４
４）をエッチングするステップと、 前記第１の導電性材料（４２）の前記上部表面を覆いか
つ前記第１のアパチャ（４４）を充填するように絶縁材
料（４６）の第２の層を堆積するステップと、 前記絶縁材料（４６）の第２の層に第２のアパチャをエ
ッチングするステップとを含み、前記第２のアパチャは
前記第１のアパチャ（４４）の全領域を覆い、さらに、 前記第１のアパチャ（４４）の真下の前記絶縁材料（３
４）の第１の層に第３のアパチャをエッチングするステ
ップと、 前記アパチャの内部表面を含む構造の全表面を材料の薄
い層（５８）で覆うステップと、 前記アパチャを第２の導電性材料（６０）で充填するス
テップと、 前記薄い層（５８）の上部表面が前記導電性材料（４
２）の第１の層の下部表面より下になるまで材料の前記
薄い層（５８）をエッチングするステップと、 前記薄い層（５８）の前記エッチングされた部分にその
材料がないように材料の封止層（６６）を構造の表面の
上に堆積するステップとを含む、請求項７に記載の構造
の製造のための方法。 - 【請求項１７】 前記絶縁材料（３４）の第１の層の下
にエッチング選択性層（３８）を堆積するステップをさ
らに含む、請求項１６に記載の方法。 - 【請求項１８】 エッチング選択性層（３８）はポリシ
リコンを含む、請求項１７に記載の方法。 - 【請求項１９】 材料の前記薄い層（５８）は１０ｎｍ
と９０ｎｍとの間の厚みを有する、請求項１６に記載の
方法。 - 【請求項２０】 材料の前記薄い層（５８）はチタンお
よび窒化チタンの複合層である、請求項１９に記載の方
法。
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