JPS6034053A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6034053A JPS6034053A JP14336583A JP14336583A JPS6034053A JP S6034053 A JPS6034053 A JP S6034053A JP 14336583 A JP14336583 A JP 14336583A JP 14336583 A JP14336583 A JP 14336583A JP S6034053 A JPS6034053 A JP S6034053A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装h1に関し、特にMUS型入力保護装
置とMO8型内部回路とを有する半導体装置に関する。
置とMO8型内部回路とを有する半導体装置に関する。
一般に、MO8型トランジスタを含んで構成される集積
回路は、外部からサージ電圧が印加されると印加された
回路に使用されたトランジスタのゲート絶縁膜が容易に
破壊され、永久破壊を起すという欠点がある。
回路は、外部からサージ電圧が印加されると印加された
回路に使用されたトランジスタのゲート絶縁膜が容易に
破壊され、永久破壊を起すという欠点がある。
第1図(at 、 (blは従来の入力保護袋すのMO
B型トランジスタと外部引出し電極部の平面図及び八−
に線断面図である。
B型トランジスタと外部引出し電極部の平面図及び八−
に線断面図である。
第1図(al 、 tb)に示すように、半導体基板1
には厚いフィールド酸化膜が形成され、MO8型トラン
ジスタ領域にはゲート絶縁膜2並びにソース領域11が
形成されている。ゲート酸化膜2上にはゲート電極とし
てポリシリコン層3が形成され、このポリシリコン層3
は、この上に形成された絶縁膜41例えばSin、膜に
設けられた開口部5を介してアルミニウム(Al)配線
6により外部引出し電極7と電気的に接続されている。
には厚いフィールド酸化膜が形成され、MO8型トラン
ジスタ領域にはゲート絶縁膜2並びにソース領域11が
形成されている。ゲート酸化膜2上にはゲート電極とし
てポリシリコン層3が形成され、このポリシリコン層3
は、この上に形成された絶縁膜41例えばSin、膜に
設けられた開口部5を介してアルミニウム(Al)配線
6により外部引出し電極7と電気的に接続されている。
このような従来の構造の入力保護トランジスタに外部よ
シサージ電圧が印加されると、すなわち半導体基板lと
外部引出し電極7の間にサージ電圧が加わると、この電
圧はAl配線6からポリシリコン層3に加わシゲート絶
縁膜2の絶縁耐圧を超えるとゲート絶縁膜2は破壊され
、永久破壊を起すことがおるという欠点があった。
シサージ電圧が印加されると、すなわち半導体基板lと
外部引出し電極7の間にサージ電圧が加わると、この電
圧はAl配線6からポリシリコン層3に加わシゲート絶
縁膜2の絶縁耐圧を超えるとゲート絶縁膜2は破壊され
、永久破壊を起すことがおるという欠点があった。
本発明の目的は、以上の欠点を除去し、外部引出し電極
と基板間に印加される高電圧より内部回路を保護し、し
かも嘔気的動作特性に影響を与えることがない信頼性の
高い半導体装置を提供することにある。
と基板間に印加される高電圧より内部回路を保護し、し
かも嘔気的動作特性に影響を与えることがない信頼性の
高い半導体装置を提供することにある。
本発明の半導体装置は、内部回路と入力端子との間に接
続されたMO8型入力保護トランジスタを有する牛導体
装心において、前記M(JS型入力保護トランジスタの
ゲート絶縁膜に接する金属又は半導体よシなるゲート電
極を一方の電極とし。
続されたMO8型入力保護トランジスタを有する牛導体
装心において、前記M(JS型入力保護トランジスタの
ゲート絶縁膜に接する金属又は半導体よシなるゲート電
極を一方の電極とし。
前記半導体基板を他方の1を極とし、前記二つの電極の
曲に存在せしめた気体を誘電体とするコンデンサを設け
て構成される。
曲に存在せしめた気体を誘電体とするコンデンサを設け
て構成される。
次に、本発明の実施例について図面を用いて説明する。
第2図(al 、 (blは本発明の一実施例の平面図
及び断面図である。
及び断面図である。
第2図(al 、 (blに示すように1本実施例では
ゲート絶縁膜2の一部を除去し、空間領域8を形成する
。これが第1図(al 、 (blに示した従来構這と
異なる主要点である。その他は第1図(a) 、 (b
lと同じである。
ゲート絶縁膜2の一部を除去し、空間領域8を形成する
。これが第1図(al 、 (blに示した従来構這と
異なる主要点である。その他は第1図(a) 、 (b
lと同じである。
この空間領域8はゲート絶縁膜2の上にポリシリコン層
3を形成した後、第2図[alに示すゲート絶縁膜エツ
チング領域9の外側にマスクを設け。
3を形成した後、第2図[alに示すゲート絶縁膜エツ
チング領域9の外側にマスクを設け。
ゲート絶縁膜エツチング領域9の内側のゲート絶縁膜を
エツチングにより取除くことにより形成することができ
る。
エツチングにより取除くことにより形成することができ
る。
この後、ポリシリコン層3とA7配線6を分離するため
に5i(J2 等の絶縁層4がCVD法により形成され
るが、ポリシリコン層がマスクとなる為ゲート絶縁膜エ
ツチング領域9のうちポリシリコン層3の下には5i(
J2が付着しないので空間領域8が残ることになる。
に5i(J2 等の絶縁層4がCVD法により形成され
るが、ポリシリコン層がマスクとなる為ゲート絶縁膜エ
ツチング領域9のうちポリシリコン層3の下には5i(
J2が付着しないので空間領域8が残ることになる。
従って1本実施例はMO8型トランジヌタ構造であるが
、外部引出し電極7に半導体基板1とポリシリコン層3
を電極とし、空間領域8中の空気を誘電体とするコンデ
ンサと、 5s02判成されたゲート絶縁膜2を誘電体
とするコンデンサの2つのコンデンサが並列に接続され
ていることになる。
、外部引出し電極7に半導体基板1とポリシリコン層3
を電極とし、空間領域8中の空気を誘電体とするコンデ
ンサと、 5s02判成されたゲート絶縁膜2を誘電体
とするコンデンサの2つのコンデンサが並列に接続され
ていることになる。
一方、 Sin、膜の絶縁耐圧が〜1o8v/m程度で
あるのに対し、空気の絶縁耐圧は〜1g’V/m程度で
ある。従って本実施例において外部引出し電極7にゲー
ト絶縁膜2の絶縁耐圧を超えるピーク値を持つサージ′
電圧が印加された場合、印加電圧がゲート絶縁膜2の絶
縁耐圧に達する前に空間領域8縁耐圧に達する為、これ
以上゛電圧は上がらず、′観菊は空間領域8を放電とい
う形で流れて行く。従って本実施例によれば、外部から
サージ電圧等の異常電圧が側屈印加されても入力保護ト
ランジスタを破壊することがない。
あるのに対し、空気の絶縁耐圧は〜1g’V/m程度で
ある。従って本実施例において外部引出し電極7にゲー
ト絶縁膜2の絶縁耐圧を超えるピーク値を持つサージ′
電圧が印加された場合、印加電圧がゲート絶縁膜2の絶
縁耐圧に達する前に空間領域8縁耐圧に達する為、これ
以上゛電圧は上がらず、′観菊は空間領域8を放電とい
う形で流れて行く。従って本実施例によれば、外部から
サージ電圧等の異常電圧が側屈印加されても入力保護ト
ランジスタを破壊することがない。
なお、本実施例では、本発明を人力保護トランジスタ部
に適用したが、気体を誘電体とするコンデンサを出力ト
ランジスタ部又は′亀諒端子に接続されるトランジスタ
に適用することにより外部引出電極と半導体基板に印加
される′電圧を核部で制限し、内部回路を保護すること
もできる。
に適用したが、気体を誘電体とするコンデンサを出力ト
ランジスタ部又は′亀諒端子に接続されるトランジスタ
に適用することにより外部引出電極と半導体基板に印加
される′電圧を核部で制限し、内部回路を保護すること
もできる。
また他の半導体装置において電圧を制限したい部分に本
発明を適用すれば電気的動作特性に悪影響を与えること
なく内部回路を保護することが可能な半導体装置が得ら
れる。
発明を適用すれば電気的動作特性に悪影響を与えること
なく内部回路を保護することが可能な半導体装置が得ら
れる。
以上説明したように、本発明によれば、外部引出し電極
と半導体基板間に印加される高電圧よシ内部回路を保護
し、しかも電気的動作特性に影響することがない信頼性
の高い牛導体装血が得られる。
と半導体基板間に印加される高電圧よシ内部回路を保護
し、しかも電気的動作特性に影響することがない信頼性
の高い牛導体装血が得られる。
【図面の簡単な説明】
第1図(aj 、 fblは従来の入力保護装b:のM
O8型トランジスタと外部引出し電極部の平面図及びA
A/線の断面図、第2図(at 、 (b)は本発明の
−実施例の平面図及びB−B/線の断面図である。 l ・・・半導体基板、2・・・・・・ゲート絶縁膜、
3・・・・・ポリシリコン層、4・・・・絶縁膜、5・
・・・開孔部。 6・・・・・・アルミニウム配線、7・・・・・・外部
引出し電極。 8・・・・・・空間領域、9・・・・・ゲート絶縁膜エ
ツチング領域、10・・・・・ソース領域、11・・・
・・・ドレイン領域。
O8型トランジスタと外部引出し電極部の平面図及びA
A/線の断面図、第2図(at 、 (b)は本発明の
−実施例の平面図及びB−B/線の断面図である。 l ・・・半導体基板、2・・・・・・ゲート絶縁膜、
3・・・・・ポリシリコン層、4・・・・絶縁膜、5・
・・・開孔部。 6・・・・・・アルミニウム配線、7・・・・・・外部
引出し電極。 8・・・・・・空間領域、9・・・・・ゲート絶縁膜エ
ツチング領域、10・・・・・ソース領域、11・・・
・・・ドレイン領域。
Claims (1)
- 内部回路と、該内部回路と入力端子との間に接続された
MO8型入力保護トランジスタを有する半導体装置にお
いて、前記MO8型入力保護トランジスタのゲート絶縁
膜に接する金属又は半導体よシなるゲート電極を一方の
電極とし、前記半導体基板を他方の電極とし、前記二つ
の電極の間に存在せしめた気体を誘電体とするコンデン
サを設けたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14336583A JPS6034053A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14336583A JPS6034053A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6034053A true JPS6034053A (ja) | 1985-02-21 |
Family
ID=15337086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14336583A Pending JPS6034053A (ja) | 1983-08-05 | 1983-08-05 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6034053A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2717308A1 (fr) * | 1994-03-14 | 1995-09-15 | Sgs Thomson Microelectronics | Dispositif de protection contre des surtensions dans des circuits intégrés. |
WO2005074027A3 (en) * | 2004-01-30 | 2006-12-07 | Philips Intellectual Property | Integrated circuit chip with electrostatic discharge protection device |
-
1983
- 1983-08-05 JP JP14336583A patent/JPS6034053A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2717308A1 (fr) * | 1994-03-14 | 1995-09-15 | Sgs Thomson Microelectronics | Dispositif de protection contre des surtensions dans des circuits intégrés. |
EP0673068A1 (fr) * | 1994-03-14 | 1995-09-20 | STMicroelectronics S.A. | Dispositif de protection contre des surtensions dans des circuits intégrés |
US5786613A (en) * | 1994-03-14 | 1998-07-28 | Sgs-Thomson Microelectronics S.A. | Integrated overvoltage protection device having electrodes separated by a gas-filled cavity |
US5811330A (en) * | 1994-03-14 | 1998-09-22 | Sgs-Thomson Microelectronics S.A. | Method of fabricating an overvoltage protection device in integrated circuits |
WO2005074027A3 (en) * | 2004-01-30 | 2006-12-07 | Philips Intellectual Property | Integrated circuit chip with electrostatic discharge protection device |
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