JPS61225852A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61225852A JPS61225852A JP6687685A JP6687685A JPS61225852A JP S61225852 A JPS61225852 A JP S61225852A JP 6687685 A JP6687685 A JP 6687685A JP 6687685 A JP6687685 A JP 6687685A JP S61225852 A JPS61225852 A JP S61225852A
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- H—ELECTRICITY
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- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
-
- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係わり、特に入力保護回路を具備
した半導体集積回路に関する。
した半導体集積回路に関する。
近時、ＬＳＩ （大規模集積回路）の高密度化、高速化
に伴なって、使用されるＭＯＳ トランジスタの？−）
酸化膜は次第に薄くなっている。そのため、外部からの
サージ／ＪルスによるＭＯＳ型 ＩＣ（集積回路）の入
力段のｒ−）破壊を防止する手段が必要となり、例えば
第５図に等価回路で示したような入力保護回路を一体的
に集積することが行なわれる。即ちＱｌ 、Ｑ、はＭＯ
８型ＩＣの入力段インバータを構成するそれぞれドライ
バ用ＭＯ８）ランジスタ、負荷用ＭＯ８）ランジスタで
らって、ＭＯＳ ）ランジスタＱ１のｒ−）と接地電位
間に保護用ＭＯ８）ランジスタＱ、を設けると共に、Ｍ
ＯＳ ）ランジスタＱ１のＰ−）と信号入力端（外部導
出端子）■。との間に抵抗Ｒを介在させる。
に伴なって、使用されるＭＯＳ トランジスタの？−）
酸化膜は次第に薄くなっている。そのため、外部からの
サージ／ＪルスによるＭＯＳ型 ＩＣ（集積回路）の入
力段のｒ−）破壊を防止する手段が必要となり、例えば
第５図に等価回路で示したような入力保護回路を一体的
に集積することが行なわれる。即ちＱｌ 、Ｑ、はＭＯ
８型ＩＣの入力段インバータを構成するそれぞれドライ
バ用ＭＯ８）ランジスタ、負荷用ＭＯ８）ランジスタで
らって、ＭＯＳ ）ランジスタＱ１のｒ−）と接地電位
間に保護用ＭＯ８）ランジスタＱ、を設けると共に、Ｍ
ＯＳ ）ランジスタＱ１のＰ−）と信号入力端（外部導
出端子）■。との間に抵抗Ｒを介在させる。
このような入力保護回路において、外部からのサージパ
ルスの大きさに対しては、保護用ＭＯ８）ランジスタＱ
、のト９レイン耐圧が有効表保護機能を果たす。また急
峻な立ち上がりのサージパルスに対しては、保護用ＭＯ
８）ランジスタＱ３とドライバ用ＭＯ８）ランジスタＱ
１の接続点に存在する浮遊容量Ｃ３と抵抗Ｒからなる回
路が、サージパルスの立ち上がりを緩やかなものとする
ことにより保護機能を果たす。
ルスの大きさに対しては、保護用ＭＯ８）ランジスタＱ
、のト９レイン耐圧が有効表保護機能を果たす。また急
峻な立ち上がりのサージパルスに対しては、保護用ＭＯ
８）ランジスタＱ３とドライバ用ＭＯ８）ランジスタＱ
１の接続点に存在する浮遊容量Ｃ３と抵抗Ｒからなる回
路が、サージパルスの立ち上がりを緩やかなものとする
ことにより保護機能を果たす。
ところが最近、ＩＣの素子寸法の縮小化に伴ない、高集
積化、チャネル長の減少は消費電力の増大を引き起こし
ている。消費電力の増大はチップ全体の発熱量を増し、
集積回路の熱設計を難しくさせる。またこのような構造
においては、抵抗を形成する半導体膜のまわりが絶縁膜
のため、熱が充満する。サージ／ＩＰルスが入力する場
合、抵抗を形成する半導体膜が熱により溶断される、或
いは抵抗値が熱により変わり、所望の値が得られないこ
とがある。
積化、チャネル長の減少は消費電力の増大を引き起こし
ている。消費電力の増大はチップ全体の発熱量を増し、
集積回路の熱設計を難しくさせる。またこのような構造
においては、抵抗を形成する半導体膜のまわりが絶縁膜
のため、熱が充満する。サージ／ＩＰルスが入力する場
合、抵抗を形成する半導体膜が熱により溶断される、或
いは抵抗値が熱により変わり、所望の値が得られないこ
とがある。
〔発明の目的〕
本発明は上記実情に鑑みてなされたもので、簡単な構成
で外部からのサージパルス或いは入力により、入力保護
抵抗の囲りに熱が充満することを防止する入力保護回路
を備えた半導体装置を提供しようとするものである。
で外部からのサージパルス或いは入力により、入力保護
抵抗の囲りに熱が充満することを防止する入力保護回路
を備えた半導体装置を提供しようとするものである。
本発明は、半導体集積回路の入力保護抵抗上に放熱用の
導電体膜を設け、この膜上の絶縁膜を除去して放熱効率
の向上を図ったものである。
導電体膜を設け、この膜上の絶縁膜を除去して放熱効率
の向上を図ったものである。
以下図面を参照して本発明の一実施例を説明する。第１
図（１）は同実施例の入力保護回路部のパターン平面図
、同図伽）は同図（＆）のＡ−Ａ線に沿う断面図である
０図中１は半導体基板であり、ここにｆ−）酸醗化膜２
、多結晶シリコンを用いたシリコンｅ−）電極３を形成
し、不純物拡散によりＰ型ソース領域４、ドレイン領域
５を形成して保護トランジスタ６とする。シリコンｒ−
）電極３はソース領域４に短絡されて接地される。また
ドレイン領域５はアルミニウム配線２に接続され、Ｍｏ
５Ｉｃの内部回路（図示せず）の入力段のＰ−）に導か
れる。
図（１）は同実施例の入力保護回路部のパターン平面図
、同図伽）は同図（＆）のＡ−Ａ線に沿う断面図である
０図中１は半導体基板であり、ここにｆ−）酸醗化膜２
、多結晶シリコンを用いたシリコンｅ−）電極３を形成
し、不純物拡散によりＰ型ソース領域４、ドレイン領域
５を形成して保護トランジスタ６とする。シリコンｒ−
）電極３はソース領域４に短絡されて接地される。また
ドレイン領域５はアルミニウム配線２に接続され、Ｍｏ
５Ｉｃの内部回路（図示せず）の入力段のＰ−）に導か
れる。
半導体基板１上には、シリコンｃ−）ＩＥ電極と同時に
形成され細長く蛇行するようにエツチングされたポリシ
リコン層からなる抵抗体８が、保護用ＭＯ８）ランジス
タロのドレイン領域に一端を接続した形で設けられる。
形成され細長く蛇行するようにエツチングされたポリシ
リコン層からなる抵抗体８が、保護用ＭＯ８）ランジス
タロのドレイン領域に一端を接続した形で設けられる。
抵抗体８には、必要に応じて不純物をドープして所望の
比抵抗を得、その寸法を選んで所望の抵抗値に設定する
。そしてこの抵抗体８の他端は、チップの信号入力端（
外部導出端子）となるアルミニウム膜からなるメンディ
ングツ々、ド９に接続される。
比抵抗を得、その寸法を選んで所望の抵抗値に設定する
。そしてこの抵抗体８の他端は、チップの信号入力端（
外部導出端子）となるアルミニウム膜からなるメンディ
ングツ々、ド９に接続される。
保護用ＭＯ８）ランジスタロ及び抵抗体８は絶縁膜例え
ば５ｉｎ２膜１０で被覆され、ＳｔＯ□膜１０を介して
抵抗体８の上に所定の面積のアルミニウム膜１１を配設
する。このアルミニウム膜１１は接地されていても、フ
ローティング状態でも、電源に接続されていてもよい。
ば５ｉｎ２膜１０で被覆され、ＳｔＯ□膜１０を介して
抵抗体８の上に所定の面積のアルミニウム膜１１を配設
する。このアルミニウム膜１１は接地されていても、フ
ローティング状態でも、電源に接続されていてもよい。
この実施例では、アルミニウム膜１１は保護トランジス
タ６のソース領域５に接続され接地されている。
タ６のソース領域５に接続され接地されている。
アルミニウム膜１１は、アルミニウム配線７、ゲンディ
ングパ、ド９と共に蒸着、ツヤターニングという一連の
工程で同時に形成すればよい。
ングパ、ド９と共に蒸着、ツヤターニングという一連の
工程で同時に形成すればよい。
ダンディングパ、Ｐ９とアルミニウム膜８以外の部分は
、絶縁膜例えば酸化膜１２で被覆され保護されている。
、絶縁膜例えば酸化膜１２で被覆され保護されている。
ここでＰ−）とソースを共に接地し、ドレインをＬＳＩ
本体の入力段Ｐ−）に導くように設けられる保護用ＭＯ
８）ランジスタロと、そのドレインと信号入力端の間に
設けられた抵抗体８を有することは従来同様である。
本体の入力段Ｐ−）に導くように設けられる保護用ＭＯ
８）ランジスタロと、そのドレインと信号入力端の間に
設けられた抵抗体８を有することは従来同様である。
上記の如く構成されたものにあっては、抵抗体９の上に
８１０□膜１０を介してアルミニウム膜１１を配設し、
このアルミニウム膜１１が直接チップ外雰囲気に接する
ことによって、抵抗体８０発する熱をチップ外に発散す
る。これによりサージパルスの入力した際の抵抗体８の
熱溶断の限界を高めることができる。また抵抗体８０発
する熱がチップ外に発散するため、チップの温度上昇を
避けることができ、チップの熱設計を容易にする。また
抵抗体８の温度を一定に保つために、抵抗を一定の値に
できる。またサージノ臂ルスの大きさに対しては、保護
用ＭＯ８）ランジスタロのドレイン耐圧が有効な保護機
能を果たすことは従来通りである。また本発明に係わる
半導体集積回路の入力保護回路は、平面的に新たな面積
を用意したり、或いは保護用トランジスタを大きくする
等、ＬＳＩの小形化、高密度化を阻害するような手段を
何ら講じることなく、熱の発散を容易にし、有効に入力
段ｙ −トの破壊を防止し得る。しかも熱を発散させる
ための抵抗体上のアルミニウム膜は、−ンディングパ、
ドのアルミニウム膜と同一工程で形成できるので、製造
工程を何ら複雑にすることはない。
８１０□膜１０を介してアルミニウム膜１１を配設し、
このアルミニウム膜１１が直接チップ外雰囲気に接する
ことによって、抵抗体８０発する熱をチップ外に発散す
る。これによりサージパルスの入力した際の抵抗体８の
熱溶断の限界を高めることができる。また抵抗体８０発
する熱がチップ外に発散するため、チップの温度上昇を
避けることができ、チップの熱設計を容易にする。また
抵抗体８の温度を一定に保つために、抵抗を一定の値に
できる。またサージノ臂ルスの大きさに対しては、保護
用ＭＯ８）ランジスタロのドレイン耐圧が有効な保護機
能を果たすことは従来通りである。また本発明に係わる
半導体集積回路の入力保護回路は、平面的に新たな面積
を用意したり、或いは保護用トランジスタを大きくする
等、ＬＳＩの小形化、高密度化を阻害するような手段を
何ら講じることなく、熱の発散を容易にし、有効に入力
段ｙ −トの破壊を防止し得る。しかも熱を発散させる
ための抵抗体上のアルミニウム膜は、−ンディングパ、
ドのアルミニウム膜と同一工程で形成できるので、製造
工程を何ら複雑にすることはない。
第２図は本発明の異なる実施例で、同図（ａ）はパター
ン平面図、同図（ｂ）は同図（ａ）のＢ−Ｂ＠に沿う断
面図である。即ち前実施例では、保護用抵抗８として多
結晶シリコンを用いたが、これは不純物拡散層１３で形
成してもよい。
ン平面図、同図（ｂ）は同図（ａ）のＢ−Ｂ＠に沿う断
面図である。即ち前実施例では、保護用抵抗８として多
結晶シリコンを用いたが、これは不純物拡散層１３で形
成してもよい。
第３図は本発明の更に異なる実施例で、同図（ａ）は／
４ターン平面図、同図（ｂ）は同図（、）のＣ−Ｃ線に
沿う断面図である。ここで示されるように、放熱用導電
体膜は多結晶シリコン膜１４としてもよい。
４ターン平面図、同図（ｂ）は同図（、）のＣ−Ｃ線に
沿う断面図である。ここで示されるように、放熱用導電
体膜は多結晶シリコン膜１４としてもよい。
第４図は本発明の更に異なる実施例で、同図（、）は・
母ターン平面図、同図節）は同図（ａ）のＤ−Ｄ線に沿
う断面図である。ここで示されるように放熱用導電体膜
は、多結晶シリコンによるｒ−ト３と同じく形成された
多結晶シリコン膜１５としてもよい。
母ターン平面図、同図節）は同図（ａ）のＤ−Ｄ線に沿
う断面図である。ここで示されるように放熱用導電体膜
は、多結晶シリコンによるｒ−ト３と同じく形成された
多結晶シリコン膜１５としてもよい。
なお本発明は上記実施例のみく限られることなく種々の
応用が可能である。例えば実施例では、保護用ＭＯ８）
ランジスタをシリコンＰ−）構造としたが、アルミニウ
ム等の金属Ｐ−）構造の場合にも適用できる。また抵抗
体上に設はタアルミニウム展についても、他の金属膜と
することもできる。また実施例において基板は、半導体
基板の場合について説明したが、絶縁基板上に設けたＳ
Ｏ８Ｃ８１１ｉｃｏｎ Ｏｎ ５ａＰＰｈ１ｒｅ ）の
ようなＬＳＩにも適用できる。
応用が可能である。例えば実施例では、保護用ＭＯ８）
ランジスタをシリコンＰ−）構造としたが、アルミニウ
ム等の金属Ｐ−）構造の場合にも適用できる。また抵抗
体上に設はタアルミニウム展についても、他の金属膜と
することもできる。また実施例において基板は、半導体
基板の場合について説明したが、絶縁基板上に設けたＳ
Ｏ８Ｃ８１１ｉｃｏｎ Ｏｎ ５ａＰＰｈ１ｒｅ ）の
ようなＬＳＩにも適用できる。
以上説明した如く本発明によれば、簡単に外部からのブ
ージノ４ルス或いは入力により、入力保護抵抗の囲りに
熱が充満することを防止する入力保護回路を備えた半導
体装置が提供できるものである。
ージノ４ルス或いは入力により、入力保護抵抗の囲りに
熱が充満することを防止する入力保護回路を備えた半導
体装置が提供できるものである。
第１図（１）は本発明の一実施例のパターン平面図、同
図（ｂ）は同図（ａ）のＡ−Ａ線に沿う断面図、第２図
（ａ）は本発明の異なる実施例のパターン平面図、同図
節）は同図（１）のＢ−Ｂ線に沿う断面図、第３図（、
）は本発明の更に異なる実施例のノ臂ターン平面図、同
図（ｂ）は同図（＆）のＣ−Ｃ線に沿う断面図、第４図
（ａ）は本発明の叉に異なる実施例の、ｐ４ターン平面
図、同図（ｂ）は同図（−）のＤ−Ｄ線に沿う断面図、
第５図はＩＣの入力保護回路図である。 ８．１３・・・抵抗体、９・・・？ンディンダパ、ド、
１１．１４．ＩＢ・・・放熱用導電体膜。 ａｌｌｊｉ人代理人 弁理士 鈴 江 武 彦ｊｌｌｌ
ｌ 立 （ｂ） 第２＠ ！ 第３図 ユ （ｂ） 第４ｒＩＡ 旦 （ｂ）６ 一 第 ５ 図 Ｖｏ。 １、事件の表示 特願昭６０−６６８７６号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 （＃欲か１名） ４、代理人 ５、自発補正 ７、補正の内容 （１） 明細書第４頁第１７行目に「ｒ−ト酸酸化膜
」とあるを「ゲート酸化膜」と訂正する。 （２） 同第６頁第６行目に「アルミニウム膜８」と
あるを「アルミニウム膜１１」と訂正する（８） 同
第６頁第１４行目に「体９の上」とあるを「体８の上」
と訂正する。
図（ｂ）は同図（ａ）のＡ−Ａ線に沿う断面図、第２図
（ａ）は本発明の異なる実施例のパターン平面図、同図
節）は同図（１）のＢ−Ｂ線に沿う断面図、第３図（、
）は本発明の更に異なる実施例のノ臂ターン平面図、同
図（ｂ）は同図（＆）のＣ−Ｃ線に沿う断面図、第４図
（ａ）は本発明の叉に異なる実施例の、ｐ４ターン平面
図、同図（ｂ）は同図（−）のＤ−Ｄ線に沿う断面図、
第５図はＩＣの入力保護回路図である。 ８．１３・・・抵抗体、９・・・？ンディンダパ、ド、
１１．１４．ＩＢ・・・放熱用導電体膜。 ａｌｌｊｉ人代理人 弁理士 鈴 江 武 彦ｊｌｌｌ
ｌ 立 （ｂ） 第２＠ ！ 第３図 ユ （ｂ） 第４ｒＩＡ 旦 （ｂ）６ 一 第 ５ 図 Ｖｏ。 １、事件の表示 特願昭６０−６６８７６号 ２、発明の名称 半導体装置 ３、補正をする者 事件との関係 特許出願人 （３０７） 株式会社 東芝 （＃欲か１名） ４、代理人 ５、自発補正 ７、補正の内容 （１） 明細書第４頁第１７行目に「ｒ−ト酸酸化膜
」とあるを「ゲート酸化膜」と訂正する。 （２） 同第６頁第６行目に「アルミニウム膜８」と
あるを「アルミニウム膜１１」と訂正する（８） 同
第６頁第１４行目に「体９の上」とあるを「体８の上」
と訂正する。
Claims (5)
- （１）半導体集積回路の外部導出端子と前記集積回路の
内部回路との間に配設された入力保護回路の抵抗体と、
この抵抗体を絶縁膜を介して覆うように配設され前記集
積回路を構成するチップ外の雰囲気に直接接する放熱用
導電体膜とを具備したことを特徴とする半導体装置。 - （２）前記抵抗体はポリシリコンであることを特徴とす
る特許請求の範囲第１項に記載の半導体装置。 - （３）前記抵抗体は不純物拡散層であることを特徴とす
る特許請求の範囲第１項に記載の半導体装置。 - （４）前記導電体膜は金属からなることを特徴とする特
許請求の範囲第１項に記載の半導体装置。 - （５）前記導電体膜はポリシリコンからなることを特徴
とする特許請求の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6687685A JPS61225852A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6687685A JPS61225852A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61225852A true JPS61225852A (ja) | 1986-10-07 |
Family
ID=13328511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6687685A Pending JPS61225852A (ja) | 1985-03-30 | 1985-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61225852A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108567A (ja) * | 1985-11-06 | 1987-05-19 | Nec Corp | 半導体集積回路装置 |
| JPH07115175A (ja) * | 1993-10-14 | 1995-05-02 | Nec Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5289478A (en) * | 1976-01-22 | 1977-07-27 | Agency Of Ind Science & Technol | Mos integrated circuit |
-
1985
- 1985-03-30 JP JP6687685A patent/JPS61225852A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5289478A (en) * | 1976-01-22 | 1977-07-27 | Agency Of Ind Science & Technol | Mos integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62108567A (ja) * | 1985-11-06 | 1987-05-19 | Nec Corp | 半導体集積回路装置 |
| JPH07115175A (ja) * | 1993-10-14 | 1995-05-02 | Nec Corp | 半導体装置 |
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