JPS61260665A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61260665A JPS61260665A JP60102907A JP10290785A JPS61260665A JP S61260665 A JPS61260665 A JP S61260665A JP 60102907 A JP60102907 A JP 60102907A JP 10290785 A JP10290785 A JP 10290785A JP S61260665 A JPS61260665 A JP S61260665A
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- JP
- Japan
- Prior art keywords
- type channel
- channel stopper
- gate
- polysilicon
- well layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、！ＫＭＯＳ型集積回路
の入力保護回路に関するものである。
の入力保護回路に関するものである。
ＭＯＳ型集積回路は構造上から環境や取扱い条件によっ
て静電破壊の恐れがあり、それに対する保護回路は必要
不可欠となっている。またその保護回路も各種あるがＣ
ＭＯＳ集積回路の１例を第３図に示しである。
て静電破壊の恐れがあり、それに対する保護回路は必要
不可欠となっている。またその保護回路も各種あるがＣ
ＭＯＳ集積回路の１例を第３図に示しである。
通常ダイオードＤ３１およびＤ３２が入力端子Ｔ３１に
接続される抵抗Ｒ３１の他端と電源端子Ｔ３２．Ｔ３４
間に挿入されている。これらダイオードＤ３１．Ｄ３２
の接続点はＭＯＳＦ’ＢＴＱ３１．Ｑ３２のゲートに接
続され、それらの降伏電圧はＭＯＳＦＢＴＱ３１． Ｑ
３２のゲート破壊電圧よりも低くされておう、このダイ
オードＤ３１．Ｄ３２の降板によってＭＯＳＦＥＴＱ３
２．Ｑ３３のゲートを静電破壊から防いでいる。
接続される抵抗Ｒ３１の他端と電源端子Ｔ３２．Ｔ３４
間に挿入されている。これらダイオードＤ３１．Ｄ３２
の接続点はＭＯＳＦ’ＢＴＱ３１．Ｑ３２のゲートに接
続され、それらの降伏電圧はＭＯＳＦＢＴＱ３１． Ｑ
３２のゲート破壊電圧よりも低くされておう、このダイ
オードＤ３１．Ｄ３２の降板によってＭＯＳＦＥＴＱ３
２．Ｑ３３のゲートを静電破壊から防いでいる。
上述した従来の入力保護回路では抵抗Ｒ３１が入力端子
Ｔ３１に接続されているために回路機能上で問題となる
場合がある。このような場合は抵抗Ｒ３１の抵抗値を小
さくして対応しているが、この抵抗Ｒ３１の抵抗値を小
さくすると第４図に示すように破壊耐量は小さくなって
しまう。
Ｔ３１に接続されているために回路機能上で問題となる
場合がある。このような場合は抵抗Ｒ３１の抵抗値を小
さくして対応しているが、この抵抗Ｒ３１の抵抗値を小
さくすると第４図に示すように破壊耐量は小さくなって
しまう。
本発明はよれば、半導体基板上に空隙を介して入力端子
とＭＯＳＦＥＴのゲート電極とを結ぶ導電性薄膜が形成
されている半導体装置を得る。
とＭＯＳＦＥＴのゲート電極とを結ぶ導電性薄膜が形成
されている半導体装置を得る。
次に本発明について図面を８照して説明する。
第１図お」４び第２図は本発明の一実施例であり第１図
に示す回路では、入力端子ＴｌｌとＭＯＳＦＥＴＱｌｌ
、 Ｑ１２のゲートとの間には抵抗Ｒ１１が接続されて
おり、 ＭＯＳＦＥＴＱＩＩ、 Ｑ１２のゲートと電源
端子Ｔ１２．Ｔ１４との間にはダイオードＤ １１．
Ｄ １２と入力保護機構Ａｌｌ、ＡＩ２が接続されてい
る。この入力保護機構ＡｌｌおよびＡ２１の断面図を第
２図に示す。シリコン基板２７にＰウェル層２０１とＮ
型チャンネルストッパー２０６とが形成されておシ、こ
のＰウェル層２０１とシリコン基板２７との間にＰ型チ
ャンネルストッパー２ｏａをｍしてお９、このＰ型チャ
ンネルストッパー２０３上からＮ型チャンネルストッパ
ー２０６上にかけて空隙２０４を介してポリシリコンの
配線２０５が形成されており、全体がシリコン酸化膜２
０２でおおわれている。ここでＰウェル層２０１は電源
端子１Ｐ１４にＮ型チャンネルストッパー２０６は電源
端子Ｔ１２にそれぞれ接続され、ポリシリコンの配線２
０５はＭＯＳ）ランジスタのゲート電極へ接続されてい
る。
に示す回路では、入力端子ＴｌｌとＭＯＳＦＥＴＱｌｌ
、 Ｑ１２のゲートとの間には抵抗Ｒ１１が接続されて
おり、 ＭＯＳＦＥＴＱＩＩ、 Ｑ１２のゲートと電源
端子Ｔ１２．Ｔ１４との間にはダイオードＤ １１．
Ｄ １２と入力保護機構Ａｌｌ、ＡＩ２が接続されてい
る。この入力保護機構ＡｌｌおよびＡ２１の断面図を第
２図に示す。シリコン基板２７にＰウェル層２０１とＮ
型チャンネルストッパー２０６とが形成されておシ、こ
のＰウェル層２０１とシリコン基板２７との間にＰ型チ
ャンネルストッパー２ｏａをｍしてお９、このＰ型チャ
ンネルストッパー２０３上からＮ型チャンネルストッパ
ー２０６上にかけて空隙２０４を介してポリシリコンの
配線２０５が形成されており、全体がシリコン酸化膜２
０２でおおわれている。ここでＰウェル層２０１は電源
端子１Ｐ１４にＮ型チャンネルストッパー２０６は電源
端子Ｔ１２にそれぞれ接続され、ポリシリコンの配線２
０５はＭＯＳ）ランジスタのゲート電極へ接続されてい
る。
このような構造に１７でポリシリコンの配線２０５に高
電圧がかかると空隙２０４を介して放電を生じＭＯＳ）
ランジスタのゲートを保護する。この場合保護機構Ａｌ
ｌはシリコン基板２０７あるいけＮ型チャンネルストッ
パー２０６と空隙２０４とポリシリコンの配線２０５で
構成されて訃り、保護機構Ａ１２けＰウェル２０１ある
いはＰ型チャンネルストッパー２０３と空隙２０４とポ
リシリコンの配線２０５とで構成されている。
電圧がかかると空隙２０４を介して放電を生じＭＯＳ）
ランジスタのゲートを保護する。この場合保護機構Ａｌ
ｌはシリコン基板２０７あるいけＮ型チャンネルストッ
パー２０６と空隙２０４とポリシリコンの配線２０５で
構成されて訃り、保護機構Ａ１２けＰウェル２０１ある
いはＰ型チャンネルストッパー２０３と空隙２０４とポ
リシリコンの配線２０５とで構成されている。
以上説明したように本発明はシリコン基板とポリシリコ
ンとの間に空隙を作ってそこでの放電現象を利用するだ
めにゲートの酸化膜の耐圧よりも低いものが容易に作れ
る。また放電現象を使用しているので回復性がある。
ンとの間に空隙を作ってそこでの放電現象を利用するだ
めにゲートの酸化膜の耐圧よりも低いものが容易に作れ
る。また放電現象を使用しているので回復性がある。
第１図は本発明の一実施例による回路図、第２図はその
主要部を示す断面図である。 第３図は従来例を示す回路図である。 第４図は従来の静電耐量と入力保護抵抗の関係を示すグ
ラフである。 ２０１・・・・・・Ｐウェル、２０２・・・・・・シリ
コン酸化Ｉ１％、２０３・・・・・・Ｐ型チャンネルス
トツバ＋−、２０４・・・・・・空隙、２０５・・・・
・・ポリシリコンによる配線、２０６・・・・・・ＮＷ
チャンネルストッパー、２０７・・・・・・シリコン基
板。
主要部を示す断面図である。 第３図は従来例を示す回路図である。 第４図は従来の静電耐量と入力保護抵抗の関係を示すグ
ラフである。 ２０１・・・・・・Ｐウェル、２０２・・・・・・シリ
コン酸化Ｉ１％、２０３・・・・・・Ｐ型チャンネルス
トツバ＋−、２０４・・・・・・空隙、２０５・・・・
・・ポリシリコンによる配線、２０６・・・・・・ＮＷ
チャンネルストッパー、２０７・・・・・・シリコン基
板。
Claims (1)
- 半導体基板上に空隙を介して入力端子とＭＯＳ電界効果
トランジスタのゲート電極とを接続する導電性薄膜が形
成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102907A JPS61260665A (ja) | 1985-05-15 | 1985-05-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60102907A JPS61260665A (ja) | 1985-05-15 | 1985-05-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61260665A true JPS61260665A (ja) | 1986-11-18 |
Family
ID=14339928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60102907A Pending JPS61260665A (ja) | 1985-05-15 | 1985-05-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61260665A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0673068B1 (fr) * | 1994-03-14 | 2002-07-24 | STMicroelectronics S.A. | Dispositif de protection contre des surtensions dans des circuits intégrés |
-
1985
- 1985-05-15 JP JP60102907A patent/JPS61260665A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0673068B1 (fr) * | 1994-03-14 | 2002-07-24 | STMicroelectronics S.A. | Dispositif de protection contre des surtensions dans des circuits intégrés |
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