DE102013214483A1 - Feldemissionsvorrichtungen und Verfahren zu ihrer Herstellung - Google Patents
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- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Gemäß einer Ausführungsform der vorliegenden Erfindung weist eine elektronische Vorrichtung ein erstes Emitter/Kollektor-Gebiet und ein zweites Emitter/Kollektor-Gebiet auf, die in einem Substrat angeordnet sind. Das erste Emitter/Kollektor-Gebiet hat eine erste Kante/Spitze, und das zweite Emitter/Kollektor-Gebiet hat eine zweite Kante/Spitze. Ein Zwischenraum trennt die erste Kante/Spitze von der zweiten Kante/Spitze. Das erste Emitter/Kollektor-Gebiet, das zweite Emitter/Kollektor-Gebiet und der Zwischenraum bilden eine Feldemissionsvorrichtung.
Description
- TECHNISCHES GEBIET
- Die vorliegende Erfindung betrifft allgemein elektronische Vorrichtungen und insbesondere Feldemissionsvorrichtungen und Verfahren zu ihrer Herstellung.
- HINTERGRUND
- Weil elektronische Komponenten zusammen mit den inneren Strukturen in integrierten Schaltungen immer kleiner werden, wird es einfacher, elektronische Komponenten entweder vollkommen zu zerstören oder auf andere Weise zu beeinträchtigen. Insbesondere sind viele integrierte Schaltungen sehr anfällig gegen eine Beschädigung durch die Entladung statischer Elektrizität. Allgemein ist die elektrostatische Entladung (ESD) die Übertragung einer elektrostatischen Ladung zwischen Körpern auf unterschiedlichen elektrostatischen Potentialen (Spannungen), welche durch direkten Kontakt hervorgerufen oder durch ein elektrostatisches Feld induziert wird. Die Entladung statischer Elektrizität oder ESD ist zu einem kritischen Problem für die Elektronikindustrie geworden.
- Wenn ein ESD-Impuls an einem Transistor oder einer anderen aktiven oder passiven Vorrichtung auftritt, kann die sehr hohe Spannung des ESD-Impulses einen Durchschlag des Transistors hervorrufen und möglicherweise eine permanente Beschädigung verursachen. Folglich müssen die Schaltungen in Zusammenhang mit den Ein-/Ausgangskontaktstellen einer integrierten Schaltung vor ESD-Impulsen geschützt werden, so dass sie nicht beschädigt werden.
- Vorrichtungsfehler, die sich aus ESD-Ereignissen ergeben, sind nicht immer sofort katastrophal oder offensichtlich. Häufig wird die Vorrichtung nur leicht geschwächt, ist jedoch weniger in der Lage, normalen Betriebsbelastungen zu widerstehen, und kann daher zu einem Zuverlässigkeitsproblem führen. Daher werden in die Vorrichtung verschiedene ESD-Schutzschaltungen aufgenommen, um die verschiedenen Komponenten zu schützen.
- ESD-Schutzvorrichtungen werden auf der Grundlage des Typs der zu schützenden Komponente entwickelt. Beim Entwurf von ESD-Schutzvorrichtungen muss jedoch eine Anzahl von Beschränkungen überwunden werden, die durch die Notwendigkeit auferlegt werden, die Vorrichtungsfläche zu verringern, ohne den erforderlichen Spannungsschutz und die Ansprechzeit zu verringern.
- ZUSAMMENFASSUNG DER ERFINDUNG
- Gemäß einer Ausführungsform der vorliegenden Erfindung weist eine elektronische Vorrichtung ein erstes Emitter/Kollektor-Gebiet und ein zweites Emitter/Kollektor-Gebiet, die in einem Substrat angeordnet sind, auf. Das erste Emitter/Kollektor-Gebiet hat eine erste Kante/Spitze, und das zweite Emitter/Kollektor-Gebiet hat eine zweite Kante/Spitze. Ein Zwischenraum trennt die erste Kante/Spitze von der zweiten Kante/Spitze. Das erste Emitter/Kollektor-Gebiet, das zweite Emitter/Kollektor-Gebiet und der Zwischenraum bilden eine Feldemissionsvorrichtung.
- Gemäß einer alternativen Ausführungsform der vorliegenden Erfindung weist eine elektronische Vorrichtung einen ersten Graben, der in einem Substrat angeordnet ist, einen ersten Hohlraum, der in dem Substrat unter dem ersten Graben angeordnet ist, und einen zweiten Graben in der Nähe des ersten Grabens auf. Ein zweiter Hohlraum ist im Substrat unter dem zweiten Graben angeordnet. Der erste Hohlraum schneidet den zweiten Hohlraum an einer ersten Kante/Spitze und einer zweiten Kante/Spitze. Die erste Kante/Spitze und die zweite Kante/Spitze bilden einen Teil einer Feldemissionsvorrichtung.
- Gemäß einer alternativen Ausführungsform der vorliegenden Erfindung umfasst ein Verfahren zum Bilden einer elektronischen Vorrichtung das Bilden eines ersten Grabens und eines zweiten Grabens in einem Substrat und das Bilden einer ersten Kante/Spitze und einer zweiten Kante/Spitze durch Bilden eines ersten Hohlraums unter dem ersten Graben und eines zweiten Hohlraums unter dem zweiten Graben. Der erste Hohlraum schneidet den zweiten Hohlraum, um die erste Kante/Spitze und die zweite Kante/Spitze zu bilden. Die erste Kante/Spitze ist der zweiten Kante/Spitze entgegengesetzt. Die erste Kante/Spitze und die zweite Kante/Spitze bilden einen Teil einer ersten Feldemissionsvorrichtung.
- KURZBESCHREIBUNG DER ZEICHNUNG
- Für ein vollständigeres Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Zusammenhang mit der anliegenden Zeichnung Bezug genommen. Es zeigen:
-
1 , welche die1A –1D einschließt, eine ESD-Vorrichtung gemäß Ausführungsformen der Erfindung, wobei1A eine Schemazeichnung der zum Schützen einer Schaltung verwendeten ESD-Vorrichtung zeigt,1B ein Schaltungsschema der ESD-Schutzvorrichtung zeigt und die1C und1D eine strukturelle Ausführungsform der ESD-Schutzvorrichtung zeigen, -
2 , welche die2A und2B einschließt, eine Feldemissions-ESD-Vorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung, wobei2A eine Schnittansicht zeigt und2B eine Draufsicht zeigt, -
3 , welche die3A und3B einschließt, Schnittansichten von Feldemissions-ESD-Vorrichtungen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung, -
4 , welche die4A –4B einschließt, eine Feldemissions-ESD-Vorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung, wobei4A eine Schnittansicht zeigt und wobei4B eine Draufsicht zeigt, -
5 , welche die5A –5F einschließt, eine Feldemissionsvorrichtung während verschiedener Herstellungsstufen gemäß Ausführungsformen der vorliegenden Erfindung, -
6 , welche die6A –6J einschließt, eine Feldemissionsvorrichtung während verschiedener Verarbeitungsstufen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung, -
7 , welche die7A –7C einschließt, eine Feldemissionsvorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung, -
8 , welche die8A –8G einschließt, eine Feldemissionsvorrichtung während verschiedener Herstellungsstufen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung, -
9 , welche die9A –9E einschließt, eine Feldemissionsvorrichtung während verschiedener Herstellungsstufen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung, -
10 , welche die10A und10B einschließt, eine Feldemissionsvorrichtung während verschiedener Herstellungsstufen gemäß einer alternativen Ausführungsform der Erfindung, -
11 eine Feldemissionsvorrichtung während einer Herstellung gemäß einer alternativen Ausführungsform der Erfindung, -
12 , welche die12A –12D einschließt, eine Feldemissionsvorrichtung während der Herstellung gemäß einer alternativen Ausführungsform der Erfindung, -
13 , welche die13A und13B einschließt, ein Gehäuse auf der Chipskala, welches Feldemissionsvorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung aufweist, -
14 ein Leiterrahmengehäuse mit einem Einzelchip, welcher Feldemissionsvorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung aufweist, -
15 ein zuleitungsfreies Oberflächenmontagevorrichtungsgehäuse gemäß einer Ausführungsform der vorliegenden Erfindung, und -
16 , welche die16A und16B aufweist, ein Kapselgehäuse gemäß Ausführungsformen der vorliegenden Erfindung. - Entsprechende Bezugszahlen und Symbole in den verschiedenen Figuren bezeichnen allgemein entsprechende Teile, sofern nichts anderes angegeben wird. Die Figuren sind dargestellt, um die relevanten Aspekte der Ausführungsformen klar zu veranschaulichen, und sie sind nicht notwendigerweise maßstabsgerecht gezeichnet.
- DETAILLIERTE BESCHREIBUNG DER ERLÄUTERUNG DIENENDER AUSFÜHRUNGSFORMEN
- Nachstehend werden die Herstellung und Verwendung verschiedener Ausführungsformen detailliert erörtert. Es ist allerdings zu verstehen, dass die vorliegende Erfindung viele anwendbare erfindungsgemäße Konzepte bereitstellt, die in einer großen Vielzahl spezifischer Zusammenhänge verwirklicht werden können. Die erörterten Ausführungsformen sollen lediglich einige Arten der Herstellung und Verwendung der Erfindung erläutern, und sie schränken den Schutzumfang der Erfindung nicht ein. Wenngleich sie nachstehend als ESD-Vorrichtungen beschrieben werden, können die in verschiedenen Ausführungsformen beschriebenen Feldemissionsvorrichtungen auch für andere Anwendungen verwendet werden.
- Eine strukturelle Ausführungsform der Erfindung wird in
1 beschrieben. Weitere strukturelle Ausführungsformen der Erfindung werden unter Verwendung der2 –4 beschrieben. Verschiedene Ausführungsformen und Verfahren zur Herstellung der Vorrichtungen werden unter Verwendung der5 –6 und8 –12 beschrieben. Verschiedene Ausführungsformen des Gehäuses werden unter Verwendung der7 sowie13 –16 beschrieben. -
1 , welche die1A –1D einschließt, zeigt eine ESD-Vorrichtung gemäß Ausführungsformen der Erfindung, wobei1A eine Schemazeichnung der zum Schützen einer Schaltung verwendeten ESD-Vorrichtung zeigt,1B ein Schaltungsschema der ESD-Schutzvorrichtung zeigt und die1C und1D eine strukturelle Ausführungsform der ESD-Schutzvorrichtung zeigen. -
1A ist eine schematische Darstellung einer zum Schützen einer Schaltung verwendeten ESD-Vorrichtung gemäß Ausführungsformen der Erfindung. - Wie in
1A dargestellt ist, ist die ESD-Vorrichtung10 parallel zur zu schützenden Schaltungsanordnung100 zwischen eine erste Spannungsschiene R1 und eine zweite Spannungsschiene R2 geschaltet. Die zu schützende Schaltungsanordnung100 könnte ein beliebiger Schaltungstyp sein. Beispiele umfassen Logikschaltungen, Analogschaltungen, Mischsignalschaltungen, Speicherschaltungen, Leistungsschaltungen, einschließlich interner Puffer, Treiber, usw. - Mit Bezug auf
1A sei bemerkt, dass eine ESD-Vorrichtung10 ausgelöst wird, wenn ein ESD-Impuls an der Kontaktstelle P1 oder P2 auftritt. Die Kontaktstellen P1/P2 können gemäß einer Ausführungsform Stifte einer gedruckten Leiterplatte sein. Bei Nichtvorhandensein eines ESD-Impulses befindet sich die ESD-Vorrichtung10 in der "Aus"-Position und leitet keinen Strom. Wenn die Kontaktstelle P1 oder P2 mit einem ESD-Impuls belastet wird, wird die ESD-Vorrichtung10 durch die ESD-Belastungsspannung ausgelöst und auf "Ein" gesetzt, um einen ESD-Strom von der Kontaktstelle P1 zur Kontaktstelle P2 zu leiten oder umgekehrt. Demgemäß wird die Ladung vom ESD-Ereignis durch eine parallele ESD-Schaltung, welche die zu schützende Schaltungsanordnung100 schützt, abgeführt. - Für einen effektiven ESD-Schutz muss die ESD-Vorrichtung bei einer Spannung ausgelöst werden, die kleiner als die Durchbruchspannung der geschützten Schaltungsanordnung
100 ist. Beispielsweise ist diese Durchbruchspannung im Fall eines MOS-Transistors typischerweise die Gateoxid-Durchbruchspannung. Um einen MOS-Transistor in der Schaltungsanordnung100 zu schützen, muss die ESD-Vorrichtung daher bei einer Spannung (Auslösespannung) einschalten, die kleiner als die Gateoxid-Durchbruchspannung ist. - Die ESD-Vorrichtung muss auch in den gleichen Zeitskalen ansprechen wie der ESD-Impuls, der einige Nanosekunden dauern kann. Eine höhere Auslösegeschwindigkeit ist vorteilhaft, weil sie eine Beschädigung der Schaltungsanordnung
100 während des Anstiegs des ESD-Impulses, bevor die ESD-Vorrichtung10 eingeschaltet wird, vermeidet. Die ESD-Vorrichtung10 muss auch über den Betriebstemperaturbereich robust sein. - Zusätzlich beeinflussen die Haltespannung und der "Ein"-Widerstand der ESD-Vorrichtung
10 die Robustheit des Schutzes. Eine niedrigere Haltespannung und ein kleinerer Widerstandswert stellen einen robusteren Schutz bereit. Allerdings muss die Haltespannung höher als die Betriebsspannung (VDD) der Schaltungsanordnung100 sein, um zu verhindern, dass sie ihren Betrieb unter normalen Betriebsbedingungen behindert. - Folglich muss die ESD-Vorrichtung
10 mit den Anforderungen der zu schützenden Schaltungsanordnung100 abgestimmt werden. Beispielsweise kann eine für das Schützen einer Hochspannungsvorrichtung verwendete ESD-Vorrichtung höhere Auslöse- und Haltespannungen erfordern als eine ESD-Vorrichtung, die zum Schützen einer Niederspannungsvorrichtung verwendet wird. - Ausführungsformen erreichen ein schnelles Ansprechen (weniger als Nanosekunden), während sie eine Flexibilität ermöglichen, indem sie verschiedene Auslöse- und Haltespannungen aufgrund der geschützten Schaltungsanordnung
100 erreichen. Gemäß verschiedenen Ausführungsformen werden eine oder mehrere Feldemissionsvorrichtungen für den ESD-Schutz verwendet. -
1B zeigt ein Schaltungsschema der ESD-Vorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. - Mit Bezug auf
1B sei bemerkt, dass die ESD-Vorrichtung10 mehrere Feldemissionsvorrichtungen20 aufweist, die parallel zwischen die erste Spannungsschiene R1 und die zweite Spannungsschiene R2 geschaltet sind. Gemäß verschiedenen Ausführungsformen, die nachstehend beschrieben werden, umfassen die mehreren Feldemissionsvorrichtungen20 Platten, Kanten und/oder Spitzen, die durch ein Vakuum oder ein Gas getrennt sind, so dass die mehreren Feldemissionsvorrichtungen20 beim Einwirken eines durch einen ESD-Impuls herbeigeführten elektrischen Felds infolge des Phänomens der Feldemission zu leiten beginnen. Diese Leitung durch die mehreren Feldemissionsvorrichtungen20 verringert das Spannungspotential an der zu schützenden Schaltungsanordnung100 , wodurch eine Beschädigung der Schaltungsanordnung100 verhindert wird. Gemäß verschiedenen Ausführungsformen sind die mehreren Feldemissionsvorrichtungen20 vorteilhafterweise symmetrisch, d.h. die mehreren Feldemissionsvorrichtungen20 können durch einen ESD-Impuls ausgelöst werden, der auf die erste Spannungsschiene R1 oder die zweite Spannungsschiene R2 einwirkt. Daher machen Ausführungsformen der Erfindung die Verwendung von zwei ESD-Vorrichtungen, wie sie herkömmlicherweise verwendet werden, unnötig. - Die
1C und1D zeigen eine Implementation der Feldemissions-ESD-Schutzvorrichtung gemäß Ausführungsformen der Erfindung, wobei1C eine Schnittansicht zeigt und1D eine Draufsicht zeigt. -
1C zeigt schematisch eine strukturelle Implementation der Feldemissions-ESD-Vorrichtung gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung. - Mit Bezug auf
1C sei bemerkt, dass jede der mehreren Feldemissionsvorrichtungen20 ein erstes Emitter/Kollektor-Gebiet21 und ein zweites Emitter/Kollektor-Gebiet22 aufweist, die voneinander durch einen Zwischenraum30 getrennt sind. Das erste Emitter/Kollektor-Gebiet21 und das zweite Emitter/Kollektor-Gebiet22 sind innerhalb eines Substrats50 angeordnet. Das Substrat50 kann ein Bulksiliciumsubstrat umfassen, das beispielsweise eine (100)-Fläche aufweist. Gemäß verschiedenen Ausführungsformen kann das Substrat50 ein Halbleiter-auf-Isolator-(SOI)-Material, wie Silicium-auf-Oxid, aufweisen. Gemäß einer oder mehreren Ausführungsformen kann das Substrat mit einer n- oder p-Dotierung dotiert sein, um den Widerstand zu verringern. - Gemäß einer oder mehreren Ausführungsformen kann das Substrat andere Halbleitermaterialien, wie SiGe, SiC, Graphen, einschließlich Verbindungshalbleiter, wie GaN, GaAs, GaP, GaSb, InP, InSb, SbAs und Kombinationen davon aufweisen. Gemäß alternativen Ausführungsformen kann das Substrat
50 metallische Materialien aufweisen. - Gemäß einer oder mehreren Ausführungsformen können das erste und das zweite Emitter/Kollektor-Gebiet
21 und22 das gleiche Material wie das Substrat50 aufweisen. Gemäß alternativen Ausführungsformen können das erste und das zweite Emitter/Kollektor-Gebiet21 und22 ein anderes Material als das Substrat50 oder andere dielektrische Materialien, wie Glas, aufweisen. - Das erste und das zweite Emitter/Kollektor-Gebiet
21 und22 haben eine geneigte Fläche, welche eine Kante25 bildet, die an Stelle einer Spitze eine eindimensionale (1-D) Linie ist. Die Feldemission geschieht zwischen der Kante25 des ersten Emitter/Kollektor-Gebiets21 und der entsprechenden Kante25 des zweiten Emitter/Kollektor-Gebiets22 , weil das elektrische Feld zwischen diesen Kanten25 am höchsten ist. Daher ist der durch den Zwischenraum30 zwischen dem ersten Emitter/Kollektor-Gebiet21 und dem zweiten Emitter/Kollektor-Gebiet22 fließende Strom proportional zur Oberfläche der Kante25 . Zum sicheren Ableiten eines ESD-Impulses muss eine große Strommenge (beispielsweise einige Ampere) durch die Feldemissionsvorrichtung fließen. Falls die Kante25 allerdings eine nulldimensionale Form hat (beispielsweise eine angeschärfte Spitze mit einem Radius von 10 nm–50 nm), ist der durch die Feldemissionsvorrichtung fließende Strom sehr klein (einige Mikroampere), was nicht ausreicht, um einen ESD-Impuls abzuleiten. Falls eine Feldemissionsvorrichtung mit einer angeschärften Spitze verwendet wird, sind große Anzahlen solcher Vorrichtungen (> 1000) erforderlich, um eine geeignete ESD-Vorrichtung zu bilden. Dies vergrößert die Chipfläche und damit die Kosten der ESD-Vorrichtung jedoch in zu hohem Maße. Wie weiter in1D dargestellt ist, erhöhen Ausführungsformen der Erfindung durch die Verwendung einer eindimensionalen Form der Kante25 drastisch den durch die ESD-Vorrichtung fließenden Strom. - Gemäß verschiedenen Ausführungsformen kann der Zwischenraum
30 ein Leerraum innerhalb des Substrats50 sein. Gemäß einer oder mehreren Ausführungsformen ist der Zwischenraum30 hermetisch abgedichtet, um Störungen aus der Betriebsumgebung zu vermeiden. Der Zwischenraum30 kann ein Vakuum oder ein Gas bei niedrigen Drücken aufweisen, um eine Ionisation des Gases zu vermeiden, wodurch die Vorrichtung beschädigt werden könnte. - Beispielsweise können Drücke von weniger als 1 atm (beispielsweise 0,1 atm–0,5 atm) gemäß verschiedenen Ausführungsformen verwendet werden.
-
1D zeigt eine Draufsicht der in1C dargestellten Feldemissions-ESD-Vorrichtung gemäß Ausführungsformen der vorliegenden Erfindung. - Wie in
1D dargestellt ist, erstreckt sich die Kante25 des ersten Emitter/Kollektor-Gebiets21 lateral über eine Länge L. Die Kante25 des zweiten Emitter/Kollektor-Gebiets22 erstreckt sich in ähnlicher Weise lateral unterhalb der Kante25 des ersten Emitter/Kollektor-Gebiets21 . Gemäß verschiedenen Ausführungsformen kann die Länge L der Kante25 etwa 1 µm bis etwa 100 µm betragen. Gemäß einer oder mehreren Ausführungsformen kann die Länge L der Kante25 etwa 1 µm bis etwa 10 µm betragen. Gemäß einer oder mehreren Ausführungsformen kann die Länge L der Kante25 etwa 0,5 µm bis etwa 5 µm betragen. Daher kann die Kante25 vorteilhafterweise 100 bis etwa 10000 Mal mehr Strom leiten als eine angeschärfte Kante mit etwa 10 nm. -
2 , welche die2A und2B einschließt, zeigt eine Feldemissions-ESD-Vorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung, wobei2A eine Schnittansicht zeigt und2B eine Draufsicht zeigt. - Wie in
2A dargestellt ist, können die mehreren Feldemissionsvorrichtungen20 durch eine Isolierschicht40 voneinander sowie von anderen Komponenten im Substrat isoliert sein. Die Isolierschicht40 kann ein geeignetes dielektrisches Material in der Art eines Oxids, Nitrids und anderer isolierender dielektrischer Materialien aufweisen und mehrere Schichten aufweisen. -
3 , welche die3A und3B einschließt, zeigt Schnittansichten von Feldemissions-ESD-Vorrichtungen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung. -
3A zeigt mehrere Feldemissionsvorrichtungen, die voneinander sowie von anderen Komponenten unter Verwendung eines Grabenisolationsgebiets60 isoliert sind. Um die Isolation zu verbessern, kann sich das Grabenisolationsgebiet60 gemäß einer oder mehreren Ausführungsformen über die Kante25 des ersten Emitter/Kollektor-Gebiets21 hinaus erstrecken. Gemäß alternativen Ausführungsformen kann sich das Grabenisolationsgebiet60 über die Kante25 des zweiten Emitter/Kollektor-Gebiets22 hinaus erstrecken. -
3B zeigt mehrere Feldemissionsvorrichtungen20 mit unterschiedlichen Betriebscharakteristiken. Die Auslösespannung und die Haltespannung der mehreren Feldemissionsvorrichtungen20 hängen unter anderem vom Abstand des Zwischenraums30 zwischen der Kante25 des ersten Emitter/Kollektor-Gebiets21 und der Kante25 des zweiten Emitter/Kollektor-Gebiets22 ab.3B zeigt einen ersten Satz von Vorrichtungen mit einem ersten Abstand d1 und einen zweiten Satz von Vorrichtungen mit einem zweiten Abstand d2. Gemäß verschiedenen Ausführungsformen können der erste Abstand d1 und der zweite Abstand d2 etwa 10 nm bis etwa 1000 nm betragen. Beispielsweise kann der erste Satz von Vorrichtungen dafür ausgelegt sein, einen ersten Schaltungstyp zu schützen, während der zweite Satz von Vorrichtungen dafür ausgelegt sein kann, den zweiten Schaltungstyp zu schützen. Beispielsweise kann der erste Schaltungstyp eine Niederspannungsschaltung sein, die beispielsweise eine Treiberspannung von weniger als etwa 1,5 V (beispielsweise 0,8 V–1,2 V) aufweist, während der zweite Schaltungssatz eine Hochspannungsschaltung sein kann, die beispielsweise eine Treiberspannung von mehr als etwa 1,5 V (beispielsweise 3 V–20 V) aufweist. Der erste Satz von Vorrichtungen und der zweite Satz von Vorrichtungen können zwischen dieselben Spannungsschienen (wie dargestellt) geschaltet sein oder gemäß einigen Ausführungsformen mit getrennten Spannungsschienen verbunden sein. -
4 , welche die4A –4B einschließt, zeigt eine Feldemissions-ESD-Vorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung, wobei4A eine Schnittansicht zeigt und4B eine Draufsicht zeigt. - Mit Bezug auf
4A sei bemerkt, dass mehrere Gräben120 innerhalb eines Substrats50 angeordnet sind. Die mehreren Gräben120 können gemäß verschiedenen Ausführungsformen eine Tiefe von mindestens 1 µm aufweisen. Die mehreren Gräben120 können gemäß verschiedenen Ausführungsformen eine Tiefe von etwa 1 µm bis etwa 10 µm aufweisen. Die mehreren Gräben120 können gemäß einer oder mehreren Ausführungsformen eine Tiefe von etwa 1 µm bis etwa 5 µm aufweisen. Die mehreren Gräben120 können gemäß einigen Ausführungsformen eine Tiefe von etwa 0,5 µm bis etwa 1 µm aufweisen. - Die Seitenwände der mehreren Gräben
120 sind mit einem Seitenwand-Abstandselement130 überzogen, wodurch Grabenisolationsgebiete60 gebildet sind. Das Seitenwand-Abstandselement130 kann ein isolierendes Material in der Art eines Dielektrikums aufweisen. Gemäß einer oder mehreren Ausführungsformen kann das Seitenwand-Abstandselement130 ein Nitrid in der Art von Siliciumnitrid aufweisen. Gemäß alternativen Ausführungsformen kann das Seitenwand-Abstandselement130 ein Oxid in der Art von Siliciumoxid aufweisen. - Die mehreren Gräben
120 erstrecken sich in einen Zwischenraum30 mit Seitenwänden35 , die in der Art eines Ballons geformt sind. Die angrenzenden Seitenwände35 der angrenzenden Gräben von den mehreren Gräben120 schneiden einander unter Bildung einer Kante25 . Demgemäß schließen die angrenzenden Gräben von den mehreren Gräben120 ein erstes Emitter/Kollektor-Gebiet21 ein. - Das Seitenwand-Abstandselement
130 hilft dabei, das erste Emitter/Kollektor-Gebiet21 von angrenzenden sowie vom zweiten Emitter/Kollektor-Gebiet22 zu isolieren. Das Seitenwand-Abstandselement130 erstreckt sich in den Zwischenraum30 , wodurch eine gute Isolation gewährleistet wird sowie verhindert wird, dass eine Feldemission von den Seitenwänden der Kante25 ausgeht. Ähnlich schneiden die unteren Seitenwände35 des Zwischenraums30 einander unter Bildung einer Kante25 des zweiten Emitter/Kollektor-Gebiets22 . - Der Zwischenraum
30 und die mehreren Gräben120 können durch eine Maskenschicht80 und eine Abdeckungsschicht90 abgedichtet sein. Das erste Emitter/Kollektor-Gebiet21 kann mit einer ersten Kontaktstelle65 gekoppelt sein, während das zweite Emitter/Kollektor-Gebiet22 durch eine rückseitige leitende Schicht70 und/oder durch eine zweite Kontaktstelle75 gekoppelt sein kann. -
4B zeigt eine Draufsicht der Feldemissions-ESD-Vorrichtung, bei der die mehreren Feldemissionsvorrichtungen20 durch das Seitenwand-Abstandselement130 und zusätzlich durch Isolationsgräben160 isoliert sind.4B zeigt auch, dass die Seitenwände35 angrenzender Gräben von den mehreren Gräben einander schneiden und dadurch Kanten25 der mehreren Feldemissionsvorrichtungen20 bilden. - Die erste Kontaktstelle
65 kann gemäß einigen Ausführungsformen als eine Fingerstruktur gebildet sein, während die zweite Kontaktstelle parallel und/oder senkrecht zu den Isolationsgräben160 angeordnet sein kann. -
5 , welche die5A –5F einschließt, zeigt eine Feldemissionsvorrichtung während verschiedener Herstellungsstufen gemäß Ausführungsformen der vorliegenden Erfindung. - Mit Bezug auf
5A sei bemerkt, dass mehrere Gräben120 innerhalb eines Substrats50 ausgebildet sind. Eine Hartmaskenschicht110 kann über dem Substrat50 abgeschieden sein. Alternativ kann eine Weichmaskenschicht in der Art eines Resists an Stelle der Hartmaskenschicht110 verwendet werden. Eine solche Maskenschicht kann nach dem Grabenätzen entfernt werden. Die Hartmaskenschicht110 kann gemäß verschiedenen Ausführungsformen eine Einzelschicht oder mehrere Schichten aufweisen. Die Hartmaskenschicht110 schützt das Substrat50 während des anschließenden Grabenätzprozesses. - Die Hartmaskenschicht
110 kann auf der Grundlage der Selektivität für den Ätzprozess ausgewählt werden. Die Hartmaskenschicht110 kann gemäß verschiedenen Ausführungsformen eine anorganische dielektrische Schicht in der Art einer Siliciumoxidschicht aufweisen. Die Hartmaskenschicht110 kann gemäß einer Ausführungsform Siliciumnitrid aufweisen. Gemäß einer alternativen Ausführungsform kann die Hartmaskenschicht110 eine Imidschicht aufweisen. - Die Hartmaskenschicht
110 kann gemäß verschiedenen Ausführungsformen eine Dicke von etwa 100 nm bis etwa 500 nm aufweisen. Gemäß einer oder mehreren Ausführungsformen kann die Hartmaskenschicht110 eine Dicke von etwa 100 nm bis etwa 300 nm aufweisen. Gemäß einer oder mehreren Ausführungsformen kann die Hartmaskenschicht110 eine Dicke von etwa 100 nm bis etwa 2000 nm aufweisen. Die Hartmaskenschicht110 kann gemäß verschiedenen Ausführungsformen unter Verwendung von Abscheidungstechniken oder durch Beschichten gebildet werden. Die Bildung der Hartmaskenschicht110 kann einen Ausheizprozess aufweisen. Eine Resistschicht kann über der Hartmaskenschicht110 abgeschieden und unter Verwendung herkömmlicher Lithographie strukturiert werden. Der Abstand zwischen den mehreren Gräben120 kann im Strukturierungsprozess eingestellt werden. Unter Verwendung der strukturierten Resistschicht wird die Hartmaskenschicht110 wie in5A dargestellt strukturiert. Unter Verwendung der strukturierten Hartmaskenschicht110 werden mehrere Gräben120 unter Verwendung eines Ätzprozesses in der Art eines reaktiven Ionenätzprozesses im Substrat50 gebildet. - Mit Bezug auf
5B sei bemerkt, dass eine Isolierschicht über dem Substrat50 abgeschieden wird. Die Isolierschicht wird unter Verwendung eines anisotropen Ätzprozesses geätzt, um sie von der oberen Fläche der strukturierten Hartmaskenschicht110 zu entfernen, wodurch ein Seitenwand-Abstandselement130 gebildet wird. Gemäß einer oder mehreren Ausführungsformen weist das Seitenwand-Abstandselement130 ein Oxid in der Art von Siliciumoxid auf. Gemäß anderen Ausführungsformen kann das Seitenwand-Abstandselement130 gemäß einer oder mehreren Ausführungsformen ein Nitrid in der Art von Siliciumnitrid sowie andere isolierende Materialien aufweisen. - Als nächstes sei mit Bezug auf
5C bemerkt, dass das Substrat50 einem isotropen Ätzprozess unterzogen wird. Die Chemie des isotropen Ätzens wird gewählt, um das Substrat50 ohne erhebliches Ätzen des Seitenwand-Abstandselements130 zu ätzen. Gemäß einer oder mehreren Ausführungsformen kann ein Salpetersäure und Fluorwasserstoffsäure aufweisendes Ätzmittel für das Ätzen des Substrats50 verwendet werden. Wegen der isotropen Natur des Ätzens wird das Substrat50 sowohl vertikal als auch lateral geätzt. Beispielsweise unterschneidet das Ätzen die Seitenwand-Abstandselemente130 lateral. Abhängig vom Abstand zwischen den benachbarten Gräben von den mehreren Gräben120 , können sich die lateralen Ätzfronten der angrenzenden Gräben schneiden, wodurch die Kanten25 der ersten und zweiten Emitter/Kollektor-Gebiete21 und22 gebildet werden. Dies führt zur Bildung der keilförmigen Kanten25 der ersten und zweiten Emitter/Kollektor-Gebiete21 und22 (siehe auch4B ). Der isotrope Ätzprozess kann zeitlich so eingestellt werden, dass die gewünschte Form und der gewünschte Spaltabstand zwischen den Kanten25 der ersten und zweiten Emitter/Kollektor-Gebiete21 und22 erzeugt werden. - Wie als nächstes in
5D dargestellt ist, werden die mehreren Gräben120 und der Zwischenraum30 abgedichtet. Eine Verkappungsschicht90 kann über dem Substrat50 ausgebildet werden. Optional kann gemäß einigen Ausführungsformen die restliche Hartmaskenschicht110 vor dem Aufbringen der Verkappungsschicht90 entfernt werden. Die Verkappungsschicht90 kann unter Verwendung eines Dampfabscheidungsprozesses in der Art eines Hochdichteplasma-(HDP)-chemischen Dampfabscheidungsprozesses (CVD-Prozesses) sowie eines Schleuderbeschichtungsprozesses gebildet werden. Gemäß verschiedenen Ausführungsformen kann die Verkappungsschicht90 ein Oxid in der Art eines HTP-Oxids, ein dotiertes Glas, wie BPSG, PSG und BSG, und andere Materialien aufweisen. Das dotierte Glas kann gemäß einer oder mehreren Ausführungsformen unter Verwendung eines Schleuderbeschichtens beschichtet werden. Das Spin-on-Glas kann als ein Semi-Festkörper aufgebracht werden und dann ausgeheizt und gehärtet werden, um die Verkappungsschicht90 zu bilden. Gemäß verschiedenen Ausführungsformen wird sorgfältig vorgegangen, um zu gewährleisten, dass der Dichtungsprozess den Zwischenraum30 und die mehreren Gräben120 nicht auffüllt. - Mit Bezug auf
5E sei bemerkt, dass die Verkappungsschicht90 und jegliche verbleibende Hartmaskenschicht110 strukturiert wird, um Öffnungen140 für Kontakte zu bilden. Die Strukturierung kann unter Verwendung herkömmlicher Lithographieprozesse, beispielsweise durch Aufbringen einer Photoresistschicht und Strukturieren von dieser, ausgeführt werden. - Wie als nächstes in
5F dargestellt ist, werden Kontakte innerhalb der Öffnungen140 gebildet. Eine erste Kontaktstelle65 wird über dem ersten Emitter/Kollektor-Gebiet21 gebildet, während eine zweite Kontaktstelle75 verwendet werden kann, um das zweite Emitter/Kollektor-Gebiet22 zu kontaktieren. Die erste und die zweite Kontaktstelle65 und75 können gemäß einer Ausführungsform Aluminium aufweisen. Gemäß einer alternativen Ausführungsform können die erste und die zweite Kontaktstelle65 und75 Kupfer aufweisen. Ein Barrieremetallüberzug, wie Titannitrid, Tantalnitrid und/oder Wolfram, kann gemäß einigen Ausführungsformen vor dem Aufbringen von Aluminium und Kupfer aufgebracht werden. Die erste und die zweite Kontaktstelle65 und75 können gemäß einigen Ausführungsformen auch ein Lotmaterial aufweisen. Beispielsweise kann gemäß einigen Ausführungsformen ein Lotmaterial schichtförmig über der ersten und der zweiten Kontaktstelle65 und75 aufgebracht werden, um den nachfolgenden Lotverbindungsprozess zu fördern. Beispielsweise kann gemäß einer Ausführungsform eine Bleischicht (Pb), gefolgt von einer Zinnschicht (Sn) über der ersten und der zweiten Kontaktstelle65 und75 gebildet werden. Andere Beispiele umfassen SnAg, SnPbAg, SnPb, PbAg, PbIn und bleifreie Materialien, wie SnBi, SnAgCu, SnTn und SiZn. Gemäß verschiedenen Ausführungsformen können andere geeignete Materialien aufgebracht werden. - Die rückseitige leitende Schicht
70 kann unter dem Substrat50 abgeschieden werden. Gemäß einigen Ausführungsformen kann das Substrat50 vor dem Aufbringen der rückseitigen leitenden Schicht70 gedünnt werden. Gemäß einer Ausführungsform kann der Oberteil dieser Struktur jenem aus4B ähneln. -
6 , welche die6A –6J einschließt, zeigt eine Feldemissionsvorrichtung während verschiedener Verarbeitungsstufen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung. - Anders als gemäß der vorhergehenden Ausführungsform wird gemäß dieser Ausführungsform die Metallisierung vor der Bildung der Feldemissionsgebiete in der Art der Kanten und des Zwischenraums ausgeführt.
- Mit Bezug auf
6A sei bemerkt, dass mehrere schmale Gräben115 im Substrat50 gebildet werden. Die mehreren schmalen Gräben115 weisen durch ein Mesa-Gebiet125 getrennte angrenzende Gräben auf. Gemäß verschiedenen Ausführungsformen können die mehreren schmalen Gräben115 durch Bilden einer Hartmaskenschicht110 , Strukturieren der Hartmaskenschicht110 und Ätzen des Substrats50 unter Verwendung der strukturierten Hartmaskenschicht110 gebildet werden, wie in der vorhergehenden Ausführungsform beschrieben wurde. - Die mehreren schmalen Gräben
115 können gemäß verschiedenen Ausführungsformen eine Tiefe von etwa 1 µm bis etwa 10 µm aufweisen. Die mehreren schmalen Gräben115 können gemäß einer oder mehreren Ausführungsformen eine Tiefe von etwa 1 µm bis etwa 5 µm aufweisen. Die mehreren schmalen Gräben115 können gemäß einigen Ausführungsformen eine Tiefe von etwa 0,5 µm bis etwa 1 µm aufweisen. - Mit Bezug auf
6B sei bemerkt, dass eine Isolierschicht135 über dem Substrat50 aufgebracht wird. Die Isolierschicht135 wird gebildet, um die mehreren schmalen Gräben115 zu füllen. Die Isolierschicht135 kann gemäß einer Ausführungsform ein Nitridmaterial, wie Siliciumnitrid, aufweisen. Gemäß anderen Ausführungsformen kann die Isolierschicht135 ein dielektrisches Material, wie ein dielektrisches Material mit einer hohen Dielektrizitätskonstanten, das eine andere Ätzrate als Siliciumoxid aufweist, aufweisen. Beispielsweise kann die Isolierschicht135 gemäß einer Ausführungsform Hafniumoxid aufweisen. - Wie als nächstes in
6C dargestellt ist, wird die Isolierschicht135 zur Metallisierung strukturiert. Insbesondere wird die Isolierschicht135 zur Bildung von Öffnungen140 für das Bilden von Kontakten strukturiert. Als nächstes sei mit Bezug auf6D bemerkt, dass eine erste Kontaktstelle65 und eine zweite Kontaktstelle75 innerhalb der Öffnungen140 gebildet werden. - Die Maskenschicht
150 wird über der Metallisierung aufgebracht, wie in6E dargestellt ist. Die Maskenschicht150 wird, beispielsweise unter Verwendung von Lithographie, strukturiert, um Grabenöffnungen165 zu bilden. Mit Bezug auf6F sei bemerkt, dass die freigelegte Isolierschicht135 , beispielsweise unter Verwendung eines anisotropen Ätzprozesses in der Art eines reaktiven Ionenätzens, geätzt wird. - Mit Bezug auf
6G sei bemerkt, dass die mehreren Gräben120 im Substrat50 unter Verwendung der strukturierten Maskenschicht150 geätzt werden. Der Ätzprozess kann ein anisotropes Ätzen in der Art eines reaktiven Ionenätzens sein, wie vorstehend in vorhergehenden Ausführungsformen beschrieben wurde. Ein isotropes Ätzen wird wie gemäß vorhergehenden Ausführungsformen ausgeführt, um den Zwischenraum30 zu bilden (6H ). Wie zuvor beschrieben wurde, schneiden die Seitenwände35 des Zwischenraums30 zwischen den benachbarten Gräben einander in keilförmigen Kanten25 , welche mehrere Feldemissionsvorrichtungen20 bilden. - Wie in
6I dargestellt ist, wird die Maskenschicht150 , beispielsweise durch einen Ätzprozess, entfernt. Wie gemäß vorhergehenden Ausführungsformen kann das Substrat50 optional von der Rückseite her gedünnt werden, und eine Weiterverarbeitung kann nach Bedarf ausgeführt werden. -
6J zeigt eine Draufsicht der mehreren Feldemissionsvorrichtungen an dieser Verarbeitungsstufe. Wie dargestellt, weist jede der mehreren Feldemissionsvorrichtungen20 eine keilförmige Kante25 auf, die zwischen benachbarten Gräben von den mehreren Gräben120 ausgebildet ist. Die mehreren Feldemissionsvorrichtungen20 sind durch die Seitenwand-Abstandselemente130 und die Isolationsgräben160 isoliert. - Ähnlich der vorhergehenden Ausführungsform kann die erste Kontaktstelle
65 als eine Einzelstruktur gebildet sein, während die zweite Kontaktstelle75 um die mehreren Feldemissionsvorrichtungen20 gebildet sein kann. -
7 , welche die7A –7C einschließt, zeigt eine Feldemissionsvorrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung. - An dieser in den
5 und6 beschriebenen Verarbeitungsstufe können sich die mehreren Feldemissionsvorrichtungen20 in einem Halbleiterwafer befinden. Falls dies der Fall ist, kann der Halbleiterwafer zerlegt werden, um Einzelchips oder Chips zu bilden, wobei ein Einzelchip55 beispielsweise mehrere Feldemissionsvorrichtungen20 aufweisen kann. - Gemäß einigen Ausführungsformen kann die in
4 oder5F dargestellte Struktur weiterverarbeitet werden, um den in7A und7B dargestellten Einzelchip55 zu bilden. Beispielsweise kann die Verkappungsschicht90 unter Verwendung eines Ätzprozesses entfernt werden, um dadurch die mehreren Gräben120 und den Zwischenraum30 freizulegen. Alternativ kann die in den6I und6K dargestellte Struktur zur Bildung des Einzelchips55 verwendet werden. - Anders als bei den zuvor erläuterten Ausführungsformen kann die erste Kontaktstelle
65 gemäß dieser Ausführungsform nicht als eine Fingerstruktur gebildet werden. Vielmehr kann die erste Kontaktstelle65 der mehreren Feldemissionsvorrichtungen20 durch eine leitende Schicht im Gehäuse angeschlossen werden. - Mit Bezug auf
7C sei bemerkt, dass der Zwischenraum30 und die mehreren Gräben120 während des Verkapselungsprozesses gemäß verschiedenen Ausführungsformen hermetisch abgedichtet werden können. Gemäß einer oder mehreren Ausführungsformen wird der Einzelchip55 über einer laminierten Platte250 angeordnet, welche eine gedruckte Leiterplatte sein kann. Der Einzelchip55 wird in einer Flip-Chip-Konfiguration über der laminierten Platte250 angeordnet, so dass die erste Kontaktstelle65 und die zweite Kontaktstelle75 der laminierten Platte250 gegenüberstehen. Die erste Kontaktstelle65 und die zweite Kontaktstelle75 auf dem Einzelchip55 können gemäß verschiedenen Ausführungsformen unter Verwendung eines Lotmaterials oder einer leitenden Paste an entsprechenden Kontaktstellen auf der laminierten Platte250 angebracht werden. Die getrennte erste Kontaktstelle65 der mehreren Feldemissionsvorrichtungen20 kann durch die laminierte Platte angeschlossen werden und eine erste Oberflächenkontaktstelle260 aufweisen. Ähnlich kann die zweite Kontaktstelle75 eine zweite Oberflächenkontaktstelle270 auf der laminierten Platte250 aufweisen. Eine Verkapselung210 kann um den Einzelchip55 und über der laminierten Platte250 gebildet werden, um dadurch den Zwischenraum30 und die mehreren Gräben120 abzudichten. -
8 , welche die8A –8G einschließt, zeigt eine Feldemissionsvorrichtung während verschiedener Herstellungsstufen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung. - Gemäß dieser Ausführungsform wird ein Oxidationsprozess verwendet, um die keilförmigen Kanten der mehreren Feldemissionsvorrichtungen zu bilden. Mit Bezug auf
8A sei bemerkt, dass eine strukturierte Hartmaskenschicht110 und mehrere Gräben120 wie gemäß vorhergehenden Ausführungsformen gebildet werden. Als nächstes wird ein oxidationsbeständiger Überzug310 innerhalb der mehreren Gräben120 aufgebracht. Der oxidationsbeständige Überzug kann gemäß einer Ausführungsform ein Nitridmaterial, wie Siliciumnitrid, aufweisen. Der oxidationsbeständige Überzug310 kann gemäß verschiedenen Ausführungsformen als ein Überzug aufgebracht werden. Der oxidationsbeständige Überzug310 kann unter Verwendung eines Dampfabscheidungsprozesses in der Art eines physikalischen Dampfabscheidungsprozesses, eines chemischen Dampfabscheidungsprozesses, eines plasmaverstärkten chemischen Dampfabscheidungsprozesses und anderer Abscheidungsprozesse abgeschieden werden. Der oxidationsbeständige Überzug310 wird beispielsweise unter Verwendung eines anisotropen Ätzprozesses von der Bodenfläche der mehreren Gräben120 entfernt, um Seitenwand-Abstandselemente zu bilden, welche den oxidationsbeständigen Überzug310 aufweisen. - Mit Bezug auf
8B sei bemerkt, dass das Substrat50 als nächstes einem Oxidationsprozess unterzogen wird. Das durch den oxidationsbeständigen Überzug310 und die Hartmaskenschicht110 bedeckte Gebiet des Substrats50 bleibt vom Oxidationsprozess geschützt, während das der Oxidation unterzogene Gebiet des Substrats50 eine eingebettete Oxidschicht320 bildet. Der Oxidationsprozess kann gemäß verschiedenen Ausführungsformen unter Verwendung unseres trockenen oder nassen Oxidationsprozesses ausgeführt werden. Der Oxidationsprozess kann gemäß verschiedenen Ausführungsformen bei etwa 600 °C bis etwa 900 °C ausgeführt werden. - Wie als nächstes in
8C dargestellt ist, wird die eingebettete Oxidschicht320 unter Bildung eines Zwischenraums30 entfernt. Gemäß verschiedenen Ausführungsformen kann die eingebettete Oxidschicht320 unter Verwendung eines isotropen Nassätzprozesses entfernt werden, der für die eingebettete Oxidschicht320 selektiv ist. Gemäß einer oder mehreren Ausführungsformen kann die eingebettete Oxidschicht320 unter Verwendung von Fluorwasserstoffsäure, beispielsweise einer Kombination von Fluorwasserstoffsäure und Wasser, geätzt werden. Alternativ kann gemäß einigen Ausführungsformen gepuffertes HF verwendet werden, um die eingebettete Oxidschicht320 zu entfernen. - Als nächstes sei mit Bezug auf
8D bemerkt, dass die mehreren Gräben120 und der Zwischenraum30 abgedichtet werden. Gemäß einer Ausführungsform kann eine Verkappungsschicht90 über dem Substrat50 gebildet werden, wie in vorhergehenden Ausführungsformen beschrieben wurde. Alternativ kann das freigelegte Substrat50 einem epitaxialen Prozess unterzogen werden, um eine epitaxiale Verkappungsschicht90 zu bilden, welche wegen der facettierten Natur der Wachstumsprozesse die mehreren Gräben abdichtet. - Mit Bezug auf
8E sei bemerkt, dass die Verkappungsschicht90 für Kontaktöffnungen140 strukturiert wird, wie in vorhergehenden Ausführungsformen beschrieben wurde. - Die
8F und8G zeigen die Feldemissionsvorrichtungen nach der Bildung mehrerer Kontakte, wobei8F eine Schnittansicht zeigt und8G eine Draufsicht zeigt. Wie in8F dargestellt ist, werden mehrere Kontakte, welche die erste Kontaktstelle65 und die zweite Kontaktstelle75 umfassen, innerhalb der Öffnungen140 für Kontakte gebildet.8G zeigt eine Draufsicht der in8F gebildeten Feldemissionsvorrichtungen sowie die Isolationsgräben160 , wie zuvor beschrieben wurde. -
9 , welche die9A –9E einschließt, zeigt eine Feldemissionsvorrichtung während verschiedener Herstellungsstufen gemäß einer alternativen Ausführungsform der vorliegenden Erfindung. - Wenngleich die vorhergehenden Ausführungsformen eine größere Flexibilität in Bezug auf den Typ des Substrats aufwiesen, weist diese Ausführungsform ein Substrat
50 auf, das ein Halbleiter-auf-Isolator-Substrat einschließt. Daher weist das Substrat50 , wie in9A dargestellt ist, eine darin angeordnete Isolatorschicht51 auf. - Ähnlich den vorhergehenden Ausführungsformen wird eine Hartmaskenschicht
110 aufgebracht und strukturiert. Unter Verwendung der strukturierten Hartmaskenschicht110 werden mehrere Gräben120 im Substrat50 gebildet. - Als nächstes sei mit Bezug auf
9B bemerkt, dass ein Nassätzprozess zur Bildung eines sich innerhalb des Substrats50 befindenden Hohlraums180 ausgeführt wird. Gemäß verschiedenen Ausführungsformen entfernt das Nassätzen selektiv die Isolatorschicht51 . Die Ätzzeit des Ätzprozesses kann festgelegt werden, um den Betrag des lateralen Ätzens zu steuern. - Mit Bezug auf
9C sei bemerkt, dass ein anisotropes Ätzen des Substrats ausgeführt wird, um den Zwischenraum30 zu bilden. Anders als gemäß den vorhergehenden Ausführungsformen wird gemäß dieser Ausführungsform ein Ätzmittel gewählt, das entlang bestimmten Kristallorientierungen schneller ätzt. Beispielsweise wird gemäß einer Ausführungsform ein Ätzmittel gewählt, das entlang der {100}-Ebene schneller ätzt als entlang der {110}-Ebene und entlang dieser schneller ätzt als entlang der {111}-Ebene. Daher legt der Ätzprozess{111}-Ebenen frei, welche die Ebenen mit den langsamsten Ätzraten sind. Gemäß verschiedenen Ausführungsformen kann das anisotrope kristallographische Ätzen unter Verwendung von Hydroxiden, wie KOH, NaOH, CeOH, RbOH, NH4OH und Tetra-methylammoniumhydroxid (TMAH, welches (CH3)4NOH ist), ausgeführt werden. - Gemäß einer Ausführungsform kann eine Verkappungsschicht wie gemäß vorhergehenden Ausführungsformen beschrieben gebildet werden, um den Zwischenraum
30 abzudichten, und strukturiert werden, um Kontakte zu bilden. - Alternativ können die Kontakte, wie in
9D dargestellt ist, direkt ohne eine weitere Strukturierung über dem Substrat50 gebildet werden. Gemäß einer oder mehreren Ausführungsformen kann jegliche restliche Hartmaskenschicht110 entfernt werden. - Wie als nächstes in
9E dargestellt ist, können vorderseitige und rückseitige Metallisierungsschichten auf der vorderen und hinteren Fläche des Substrats50 gebildet werden. Die vorderseitigen und rückseitigen Metallisierungsschichten können eine rückseitige leitende Schicht70 , eine erste Kontaktstelle65 und eine zweite Kontaktstelle75 aufweisen. Die vorderseitigen und rückseitigen Metallisierungsschichten können gemäß einer oder mehreren Ausführungsformen direkt über der Oberfläche des Substrats50 abgeschieden werden. Alternativ können die Sperrschichten zwischen den Metallisierungsschichten des Substrats50 eingebracht werden. Die vorder- und rückseitigen Metallisierungsschichten können gemäß einer Ausführungsform Aluminium, Kupfer, Wolfram und/oder Titan aufweisen. Die vorderseitigen und rückseitigen Metallisierungsschichten können gemäß einer oder mehreren Ausführungsformen ein Silicidmaterial, wie Nickel, Titan, Kobalt, Wolfram, Tantal, Platin, Silber und andere, aufweisen. Die vorderseitigen und rückseitigen Metallisierungsschichten können gemäß einer oder mehreren Ausführungsformen Metallnitride aufweisen. -
10 , welche die10A und10B einschließt, zeigt eine Feldemissionsvorrichtung während verschiedener Herstellungsstufen gemäß einer alternativen Ausführungsform der Erfindung. - Mit Bezug auf
10A sei bemerkt, dass mehrere Gräben120 gebildet werden, wie gemäß vorhergehenden Ausführungsformen beschrieben wurde. Allerdings umfassen die mehreren Gräben120 einen ersten Satz von Gräben mit einer ersten kritischen Abmessung W1 und einen zweiten Satz von Gräben mit einer zweiten kritischen Abmessung W2. Als nächstes werden die in den5B –5C beschriebenen Prozesse zur Bildung der mehreren Feldemissionsvorrichtungen20 ausgeführt. Die anschließende Verarbeitung kann wie zuvor beispielsweise in den5B –5K beschrieben fortgesetzt werden. - Wie als nächstes in
10B dargestellt ist, wird wegen der Breitendifferenzen der Gräben zwischen dem ersten und dem zweiten Grabensatz von den mehreren Gräben120 ein erster Satz von Feldemissionsvorrichtungen31 gebildet, der vom zweiten Satz von Feldemissionsvorrichtungen32 verschieden ist. Der erste Satz von Feldemissionsvorrichtungen31 kann einen ersten Abstand d1 zwischen den keilförmigen Kanten25 aufweisen, während der zweite Satz von Feldemissionsvorrichtungen32 einen zweiten Abstand d2 zwischen den keilförmigen Kanten25 aufweisen kann. Der zweite Abstand d2 kann wegen der unterschiedlichen Ätzrate des den Zwischenraum30 bildenden anisotropen Ätzens größer als der erste Abstand d1 sein. -
11 zeigt eine Feldemissionsvorrichtung während einer Herstellung gemäß einer alternativen Ausführungsform der Erfindung. - Ähnlich können gemäß einer anderen Ausführungsform der erste und der zweite Satz von Feldemissionsvorrichtungen
31 und32 durch Ändern des Abstands zwischen den Gräben gebildet werden. Wie dargestellt, ist die erste Teilung p1 größer als die zweite Teilung p2, was dazu führt, dass der erste Satz von Feldemissionsvorrichtungen31 einen ersten Abstand d1 aufweist, der kleiner ist als der zweite Abstand d2 des zweiten Satzes von Feldemissionsvorrichtungen32 . - Demgemäß ermöglichen die vorstehend mit Bezug auf die
10 und11 beschriebenen Ausführungsformen das Ändern des Spaltabstands der Feldemissionsvorrichtungen ohne das Hinzufügen zusätzlicher Strukturierungsschritte. -
12 , welche die12A –12D einschließt, zeigt eine Feldemissionsvorrichtung während der Herstellung gemäß einer alternativen Ausführungsform der Erfindung. - Dieser Ausführungsform folgt den in
5 dargestellten Prozessschritten. Anders als in5 sind die Abmessungen der Merkmale gemäß dieser Ausführungsform allerdings verschieden. -
12A-1 zeigt eine Draufsicht, und12A-2 zeigt eine Schnittansicht einer Feldemissionsvorrichtungs-Mehrfachanordnung nach der Bildung mehrerer Gräben120 . Wie in5A dargestellt ist, wird die Hartmaskenschicht110 aufgebracht und strukturiert, um Säulen145 zu bilden. - Seitenwand-Abstandselemente werden entlang den Seitenwänden der mehreren Gräben
120 gebildet, wie in12B dargestellt ist. - Mit Bezug auf
12C-1 , welche eine Draufsicht ist, und12C-2 , welche eine Schnittansicht ist, wird ein anisotropes Ätzen ausgeführt, um den Zwischenraum30 und die Spitzen425 zu bilden. Anders als gemäß den vorhergehenden Ausführungsformen läuft das isotrope Ätzen von vier Ecken der Säulen145 (in12C-2 als Pfeile dargestellt) gleich ab, so dass an Stelle einer eindimensionalen Kante, wie gemäß vorhergehenden Ausführungsformen, eine nulldimensionale Spitze gebildet wird. - Wie in
12D dargestellt ist, können Kontakte wie gemäß vorhergehenden Ausführungsformen über dem Substrat50 gebildet werden. Die getrennten Feldemissionsvorrichtungen können unter Verwendung einer Metallisierung zwischenverbunden werden. Beispielsweise können mehrere Metallleitungen465 mit einer gemeinsamen ersten Kontaktstelle65 gekoppelt werden. Demgemäß kann eine Mehrfachanordnung von Feldemissionsvorrichtungen gebildet werden. Diese Ausführungsform kann gemäß einer oder mehreren Ausführungsformen auch unter Verwendung der in den6 –11 dargestellten Ausführungsformen hergestellt werden. -
13 , welche die13A und13B einschließt, zeigt ein Gehäuse auf der Chipskala, welches Feldemissionsvorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung aufweist. - Mit Bezug auf
13A sei bemerkt, dass die in verschiedenen Ausführungsformen beschriebenen Feldemissionsvorrichtungen gemäß einer oder mehreren Ausführungsformen als Gehäuse auf der Chipskala gekapselt werden können. Beispielsweise kann gemäß einer oder mehreren Ausführungsformen ein leitender Deckel410 oder eine leitende Platte an die Kontaktstellen des Einzelchips55 gelötet werden, der die Feldemissionsvorrichtungen aufweist. Wie bereits zuvor beschrieben wurde, kann der leitende Deckel410 auch den Zwischenraum30 und die mehreren Gräben120 im Einzelchip55 hermetisch abdichten. -
14 zeigt ein Leiterrahmengehäuse mit einem Einzelchip, welcher Feldemissionsvorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung aufweist. - Ein Leiterrahmen
500 kann ein Einzelchip-Paddle520 und mehrere Zuleitungen510 aufweisen. Der die mehreren Feldemissionsvorrichtungen aufweisende Einzelchip55 ist mit den mehreren Zuleitungen510 elektrisch gekoppelt, beispielsweise unter Verwendung von Bonddrähten530 , und er kann auch elektrisch mit dem Einzelchip-Paddle520 gekoppelt werden. Der Einzelchip55 kann in eine Verkapselung210 eingekapselt werden. -
15 zeigt ein zuleitungsfreies Oberflächenmontagevorrichtungsgehäuse gemäß einer Ausführungsform der vorliegenden Erfindung. - Gemäß einer Ausführungsform kann der Einzelchip
55 als ein dünnes kleines zuleitungsfreies Gehäuse (TSLP) mit Oberflächenmontagekontakten610 und620 gekapselt werden. Der Einzelchip55 kann in eine Verkapselung210 eingekapselt werden. -
16 , welche die16A und16B aufweist, zeigt ein Kapselgehäuse gemäß Ausführungsformen der vorliegenden Erfindung. - Mit Bezug auf
16A sei bemerkt, dass das Kapselgehäuse eine Kapsel710 und eine gedruckte Leiterplatte720 zum Bereitstellen von Kontakten aufweist. Der die Feldemissionsvorrichtungen aufweisende Einzelchip55 kann zwischen der Kapsel710 und der gedruckten Leiterplatte720 angebracht werden. -
16B veranschaulicht eine alternative Ausführungsform, welche auch eine Wärmesenke zeigt. Gemäß verschiedenen Ausführungsformen stellt das Kapselgehäuse eine doppelseitige Kühlung bereit, weil ein Kühlkörper350 durch eine thermische Schicht360 an der Kapsel710 angebracht werden kann und ähnlich eine andere Wärmesenke an der laminierten Platte250 angebracht werden kann. - Der Einzelchip
55 wird in einer Flip-Chip-Konfiguration über der laminierten Platte250 angeordnet, so dass die erste Kontaktstelle65 und die zweite Kontaktstelle75 der laminierten Platte250 zugewandt sind. Die erste Kontaktstelle65 und die zweite Kontaktstelle75 auf dem Einzelchip55 können gemäß verschiedenen Ausführungsformen unter Verwendung eines Lotmaterials oder einer leitenden Paste an entsprechenden Kontaktstellen auf der laminierten Platte250 angebracht werden. Die laminierte Platte kann eine erste Oberflächenkontaktstelle260 für die erste Kontaktstelle65 und eine zweite Oberflächenkontaktstelle270 für die zweite Kontaktstelle75 aufweisen. Eine Verkapselung210 kann um den Einzelchip55 herum und über der laminierten Platte250 gebildet werden, wodurch der Zwischenraum30 und die mehreren Gräben120 abgedichtet werden. - Wenngleich diese Erfindung mit Bezug auf erläuternde Ausführungsformen beschrieben wurde, sollte diese Beschreibung nicht in einschränkendem Sinne ausgelegt werden. Verschiedene Modifikationen und Kombinationen der als Beispiel dienenden Ausführungsformen sowie andere Ausführungsformen der Erfindung werden Fachleuten auf dem Gebiet beim Lesen der Beschreibung einfallen. Beispielsweise können die in den
1 –16 beschriebenen Ausführungsformen miteinander in verschiedenen Ausführungsformen kombiniert werden. Es ist daher vorgesehen, dass die anliegenden Ansprüche all diese Modifikationen oder Ausführungsformen einschließen. - Wenngleich die vorliegende Erfindung und ihre Vorteile detailliert beschrieben wurden, ist zu verstehen, dass verschiedene Änderungen, Austauschungen und Modifikationen vorgenommen werden können, ohne vom Gedanken und vom Schutzumfang der durch die anliegenden Ansprüche definierten Erfindung abzuweichen. Beispielsweise werden Fachleute leicht verstehen, dass viele der hier beschriebenen Merkmale, Funktionen, Prozesse und Materialien geändert werden können, während innerhalb des Schutzumfangs der vorliegenden Erfindung geblieben wird.
- Überdies sollte der Schutzumfang der vorliegenden Erfindung nicht als auf die jeweiligen Ausführungsformen des Prozesses, der Maschine, der Herstellung, der Stoffzusammensetzung, der Mittel, der Verfahren und der Schritte, die in der Beschreibung dargelegt sind, eingeschränkt verstanden werden. Durchschnittsfachleute werden anhand der Offenbarung der vorliegenden Erfindung leicht verstehen, dass Prozesse, Maschinen, Herstellungsverfahren, Stoffzusammensetzungen, Mittel, Verfahren oder Schritte, ob gegenwärtig existierend oder später zu entwickelnd, welche im Wesentlichen die gleichen Funktionen erfüllen oder im Wesentlichen das gleiche Ergebnis erzielen wie die entsprechenden hier beschriebenen Ausführungsformen, gemäß der vorliegenden Erfindung verwendet werden können. Demgemäß sollen die anliegenden Ansprüche innerhalb ihres Schutzumfangs solche Prozesse, Maschinen, Herstellungsverfahren, Stoffzusammensetzungen, Mittel, Verfahren oder Schritte einschließen.
Claims (36)
- Elektronische Vorrichtung, welche Folgendes aufweist: ein erstes Emitter/Kollektor-Gebiet, welches in einem Substrat angeordnet ist, wobei das erste Emitter/Kollektor-Gebiet eine erste Kante/Spitze aufweist, ein zweites Emitter/Kollektor-Gebiet, welches im Substrat angeordnet ist, wobei das zweite Emitter/Kollektor-Gebiet eine zweite Kante/Spitze aufweist, und einen Zwischenraum, welcher die erste Kante/Spitze von der zweiten Kante/Spitze trennt, wobei das erste Emitter/Kollektor-Gebiet, das zweite Emitter/Kollektor-Gebiet und der Zwischenraum eine erste Feldemissionsvorrichtung bilden.
- Vorrichtung nach Anspruch 1, welche ferner aufweist: ein drittes Emitter/Kollektor-Gebiet, welches im Substrat angeordnet ist, wobei das dritte Emitter/Kollektor-Gebiet eine dritte Kante/Spitze aufweist, ein viertes Emitter/Kollektor-Gebiet, welches im Substrat angeordnet ist, wobei das vierte Emitter/Kollektor-Gebiet eine vierte Kante/Spitze aufweist, und einen zweiten Zwischenraum, welcher die dritte Kante/Spitze von der vierten Kante/Spitze trennt, wobei das dritte Emitter/Kollektor-Gebiet, das vierte Emitter/Kollektor-Gebiet und der zweite Zwischenraum eine zweite Feldemissionsvorrichtung bilden, wobei die erste Feldemissionsvorrichtung und die zweite Feldemissionsvorrichtung einen Teil einer Mehrfachanordnung von Feldemissionsvorrichtungen bilden.
- Vorrichtung nach Anspruch 1 oder 2, wobei die erste Kante/Spitze und die zweite Kante/Spitze angeschärfte Spitzengebiete sind.
- Vorrichtung nach Anspruch 1 oder 2, wobei die erste Kante/Spitze und die zweite Kante/Spitze keilförmige Gebiete sind.
- Vorrichtung nach einem der Ansprüche 1 bis 4, wobei die erste Kante/Spitze und die zweite Kante/Spitze aufeinander zeigen.
- Vorrichtung nach einem der Ansprüche 1 bis 5, wobei die erste Kante/Spitze und die zweite Kante/Spitze in etwa die gleiche Länge aufweisen und wobei eine Länge der ersten Kante/Spitze etwa 0,5 µm bis etwa 1 mm beträgt.
- Vorrichtung nach einem der Ansprüche 1 bis 6, wobei das Substrat einen Halbleiter aufweist.
- Vorrichtung nach Anspruch 7, wobei der Halbleiter Silicium aufweist.
- Vorrichtung nach einem der Ansprüche 1 bis 6, wobei das Substrat ein Metall aufweist.
- Elektronische Vorrichtung, welche aufweist: einen ersten Graben, welcher in einem Substrat angeordnet ist, einen ersten Hohlraum, welcher im Substrat unter dem ersten Graben angeordnet ist, einen zweiten Graben in der Nähe des ersten Grabens und einen zweiten Hohlraum, der im Substrat unter dem zweiten Graben angeordnet ist, wobei der erste Hohlraum den zweiten Hohlraum an einer ersten Kante/Spitze und einer zweiten Kante/Spitze schneidet und wobei die erste Kante/Spitze und die zweite Kante/Spitze Teil einer Feldemissionsvorrichtung sind.
- Vorrichtung nach Anspruch 10, welche ferner aufweist: einen ersten Isolationsüberzug, welcher auf Seitenwänden des ersten Grabens angeordnet ist, und einen zweiten Isolationsüberzug, welcher auf Seitenwänden des zweiten Grabens angeordnet ist.
- Vorrichtung nach Anspruch 10 oder 11, welche ferner aufweist: eine Verkappungsschicht, welche den ersten Graben und den zweiten Graben abdichtet.
- Vorrichtung nach einem der Ansprüche 10 bis 12, wobei das Substrat ein Halbleiter-auf-Isolator-Substrat ist und wobei der erste Hohlraum und der zweite Hohlraum Seitenwände aufweisen, die entlang spezifischen Kristallebenen orientiert sind.
- Vorrichtung nach Anspruch 13, wobei die spezifischen Kristallebenen{111}-Ebenen umfassen.
- Vorrichtung nach einem der Ansprüche 10 bis 14, wobei der erste Hohlraum und der zweite Hohlraum ballonförmige Seitenwände aufweisen.
- Vorrichtung nach einem der Ansprüche 10 bis 15, welche ferner ein erstes Kontaktgebiet aufweist, das an einer Hauptfläche des Substrats zwischen dem ersten Graben und dem zweiten Graben angeordnet ist, wobei das erste Kontaktgebiet mit der ersten Kante/Spitze gekoppelt ist.
- Vorrichtung nach Anspruch 16, welche ferner ein zweites Kontaktgebiet aufweist, welches an der Hauptfläche des Substrats angeordnet ist, wobei das zweite Kontaktgebiet mit der zweiten Kante/Spitze gekoppelt ist.
- Vorrichtung nach einem der Ansprüche 10 bis 17, wobei die erste Kante/Spitze und die zweite Kante/Spitze keilförmige Gebiete sind.
- Vorrichtung nach einem der Ansprüche 10 bis 18, wobei das Substrat Silicium aufweist.
- Vorrichtung nach einem der Ansprüche 10 bis 19, welche ferner aufweist: einen Leiterrahmen, welcher mehrere die Feldemissionsvorrichtung tragende Zuleitungen aufweist, einen Bonddraht, welcher die Feldemissionsvorrichtung mit einer Zuleitung des Leiterrahmens koppelt, und eine Verkapselung, welche am Leiterrahmen und an der Feldemissionsvorrichtung angeordnet ist.
- Vorrichtung nach einem der Ansprüche 10 bis 19, welche ferner aufweist: einen leiterfreien Rahmen, welcher die Feldemissionsvorrichtung trägt, einen Bonddraht, welcher die Feldemissionsvorrichtung mit dem leiterfreien Rahmen koppelt, und eine Verkapselung, welche am leiterfreien Rahmen und an der Feldemissionsvorrichtung angeordnet ist.
- Vorrichtung nach einem der Ansprüche 10 bis 21, welche ferner aufweist: eine Kapsel, welche über der Feldemissionsvorrichtung angeordnet ist, eine laminierte Platte, welche unter der Feldemissionsvorrichtung angeordnet ist, wobei die Feldemissionsvorrichtung zwischen der Kapsel und der laminierten Platte angeordnet ist, und eine Verkapselung, welche an der Feldemissionsvorrichtung angeordnet ist.
- Vorrichtung nach einem der Ansprüche 10 bis 21, welche ferner aufweist: eine laminierte Platte, welche mit Kontakten der Feldemissionsvorrichtung gekoppelt ist, und eine Verkapselung, welche an der laminierten Platte und der Feldemissionsvorrichtung angeordnet ist, wobei die laminierte Platte und die Verkapselung den ersten Hohlraum und den zweiten Hohlraum hermetisch abdichten.
- Verfahren zum Bilden einer elektronischen Vorrichtung, wobei das Verfahren folgende Schritte aufweist: Bilden eines ersten Grabens und eines zweiten Grabens in einem Substrat und Bilden einer ersten Kante/Spitze und einer zweiten Kante/Spitze durch Bilden eines ersten Hohlraums unter dem ersten Graben und eines zweiten Hohlraums unter dem zweiten Graben, wobei der erste Hohlraum den zweiten Hohlraum schneidet, um die erste Kante/Spitze und die zweite Kante/Spitze zu bilden, wobei die erste Kante/Spitze der zweiten Kante/Spitze entgegengesetzt ist und wobei die erste Kante/Spitze und die zweite Kante/Spitze einen Teil einer ersten Feldemissionsvorrichtung bilden.
- Verfahren nach Anspruch 24, wobei ferner vor dem Bilden der ersten Kante/Spitze und der zweiten Kante/Spitze ein erster Isolationsüberzug auf Seitenwänden des ersten Grabens und ein zweiter Isolationsüberzug auf Seitenwänden des zweiten Grabens gebildet werden.
- Verfahren nach Anspruch 25, wobei der erste Isolationsüberzug und der zweite Isolationsüberzug ein Oxid aufweisen.
- Verfahren nach Anspruch 25 oder 26, wobei beim Bilden des ersten Hohlraums unter dem ersten Graben und des zweiten Hohlraums unter dem zweiten Graben das durch den ersten Graben und den zweiten Graben freigelegte Substrat mit einem isotropen Ätzprozess aufweist.
- Verfahren nach einem der Ansprüche 25 bis 27, wobei der erste Isolationsüberzug und der zweite Isolationsüberzug Nitrid aufweisen.
- Verfahren nach Anspruch 28, wobei beim Bilden des ersten Hohlraums unter dem ersten Graben und des zweiten Hohlraums unter dem zweiten Graben das durch den ersten Graben und den zweiten Graben freigelegte Substrat oxidiert wird.
- Verfahren nach einem der Ansprüche 25 bis 29, wobei beim Bilden des ersten Hohlraums unter dem ersten Graben und des zweiten Hohlraums unter dem zweiten Graben ein anisotroper kristallographischer Ätzprozess verwendet wird.
- Verfahren nach einem der Ansprüche 25 bis 30, wobei ferner ein Kontakt über dem Substrat gebildet wird, nachdem der erste Hohlraum unter dem ersten Graben und der zweite Hohlraum unter dem zweiten Graben gebildet wurden.
- Verfahren nach einem der Ansprüche 25 bis 30, wobei ferner ein Kontakt über dem Substrat gebildet wird, bevor der erste Hohlraum unter dem ersten Graben und der zweite Hohlraum unter dem zweiten Graben gebildet werden.
- Verfahren nach einem der Ansprüche 25 bis 32, welches ferner folgende Schritte aufweist: Bilden eines dritten Grabens und eines vierten Grabens im Substrat und Bilden einer dritten Kante und einer vierten Kante durch Bilden eines dritten Hohlraums unter dem dritten Graben und eines vierten Hohlraums unter dem vierten Graben, wobei der dritte Hohlraum den vierten Hohlraum zur Bildung der dritten Kante und der vierten Kante schneidet, wobei die dritte Kante der vierten Kante entgegengesetzt ist und wobei die dritte Kante und die vierte Kante einen Teil einer zweiten Feldemissionsvorrichtung bilden.
- Verfahren nach Anspruch 33, wobei die erste Feldemissionsvorrichtung einen anderen Zwischenraumabstand aufweist als die zweite Feldemissionsvorrichtung.
- Verfahren nach Anspruch 34, wobei ein erster Abstand zwischen dem ersten Graben und dem zweiten Graben von einem zweiten Abstand zwischen dem dritten Graben und dem vierten Graben verschieden ist.
- Verfahren nach Anspruch 34 oder 35, wobei ein erster Durchmesser des ersten Grabens und des zweiten Grabens von einem zweiten Durchmesser des dritten Grabens und des vierten Grabens verschieden ist.
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9711392B2 (en) | 2012-07-25 | 2017-07-18 | Infineon Technologies Ag | Field emission devices and methods of making thereof |
US9979187B2 (en) | 2015-11-12 | 2018-05-22 | Infineon Technologies Austria Ag | Power device with overvoltage arrester |
US9741617B2 (en) * | 2015-11-16 | 2017-08-22 | Amkor Technology, Inc. | Encapsulated semiconductor package and method of manufacturing thereof |
US10461152B2 (en) | 2017-07-10 | 2019-10-29 | Globalfoundries Inc. | Radio frequency switches with air gap structures |
CN107731791B (zh) * | 2017-11-20 | 2020-07-21 | 深圳市华星光电技术有限公司 | 一种提高跨线区静电击伤修复良率的结构 |
US10446643B2 (en) | 2018-01-22 | 2019-10-15 | Globalfoundries Inc. | Sealed cavity structures with a planar surface |
US10729012B2 (en) * | 2018-04-24 | 2020-07-28 | Micron Technology, Inc. | Buried lines and related fabrication techniques |
US10825867B2 (en) | 2018-04-24 | 2020-11-03 | Micron Technology, Inc. | Cross-point memory array and related fabrication techniques |
US10950663B2 (en) | 2018-04-24 | 2021-03-16 | Micron Technology, Inc. | Cross-point memory array and related fabrication techniques |
US11410872B2 (en) * | 2018-11-30 | 2022-08-09 | Globalfoundries U.S. Inc. | Oxidized cavity structures within and under semiconductor devices |
US10923577B2 (en) | 2019-01-07 | 2021-02-16 | Globalfoundries U.S. Inc. | Cavity structures under shallow trench isolation regions |
FR3101480B1 (fr) * | 2019-09-30 | 2021-10-29 | St Microelectronics Tours Sas | Tranchées isolantes pour les circuits ESD |
US11127816B2 (en) | 2020-02-14 | 2021-09-21 | Globalfoundries U.S. Inc. | Heterojunction bipolar transistors with one or more sealed airgap |
US11712766B2 (en) * | 2020-05-28 | 2023-08-01 | Toyota Motor Engineering And Manufacturing North America, Inc. | Method of fabricating a microscale canopy wick structure having enhanced capillary pressure and permeability |
Family Cites Families (110)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US600280A (en) | 1898-03-08 | Puzzle | ||
US3755704A (en) | 1970-02-06 | 1973-08-28 | Stanford Research Inst | Field emission cathode structures and devices utilizing such structures |
US3858125A (en) * | 1972-07-31 | 1974-12-31 | Westinghouse Electric Corp | Receiver protection method and apparatus |
JPS6072243A (ja) * | 1983-09-28 | 1985-04-24 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
US5412285A (en) * | 1990-12-06 | 1995-05-02 | Seiko Epson Corporation | Linear amplifier incorporating a field emission device having specific gap distances between gate and cathode |
US5142184B1 (en) * | 1990-02-09 | 1995-11-21 | Motorola Inc | Cold cathode field emission device with integral emitter ballasting |
US5097231A (en) * | 1990-05-16 | 1992-03-17 | Varian Associates, Inc. | Quasi-passive, non-radioactive receiver protector device |
US5156988A (en) * | 1990-06-30 | 1992-10-20 | Sony Corporation | A method of manufacturing a quantum interference semiconductor device |
US5204588A (en) * | 1991-01-14 | 1993-04-20 | Sony Corporation | Quantum phase interference transistor |
US5627427A (en) * | 1991-12-09 | 1997-05-06 | Cornell Research Foundation, Inc. | Silicon tip field emission cathodes |
US5198390A (en) * | 1992-01-16 | 1993-03-30 | Cornell Research Foundation, Inc. | RIE process for fabricating submicron, silicon electromechanical structures |
US5393375A (en) * | 1992-02-03 | 1995-02-28 | Cornell Research Foundation, Inc. | Process for fabricating submicron single crystal electromechanical structures |
US5653619A (en) * | 1992-03-02 | 1997-08-05 | Micron Technology, Inc. | Method to form self-aligned gate structures and focus rings |
US5371431A (en) * | 1992-03-04 | 1994-12-06 | Mcnc | Vertical microelectronic field emission devices including elongate vertical pillars having resistive bottom portions |
JP2904635B2 (ja) * | 1992-03-30 | 1999-06-14 | 株式会社東芝 | 半導体装置およびその製造方法 |
US5397904A (en) * | 1992-07-02 | 1995-03-14 | Cornell Research Foundation, Inc. | Transistor microstructure |
KR100307384B1 (ko) * | 1993-01-19 | 2001-12-17 | 레오니드 다니로비치 카르포브 | 전계방출장치 |
EP0683921B1 (de) * | 1993-02-04 | 2004-06-16 | Cornell Research Foundation, Inc. | Mikrostrukturen und einzelmask, einkristall-herstellungsverfahren |
JPH06310547A (ja) * | 1993-02-25 | 1994-11-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5357397A (en) | 1993-03-15 | 1994-10-18 | Hewlett-Packard Company | Electric field emitter device for electrostatic discharge protection of integrated circuits |
US6199874B1 (en) * | 1993-05-26 | 2001-03-13 | Cornell Research Foundation Inc. | Microelectromechanical accelerometer for automotive applications |
US5426070A (en) * | 1993-05-26 | 1995-06-20 | Cornell Research Foundation, Inc. | Microstructures and high temperature isolation process for fabrication thereof |
US5515234A (en) * | 1993-06-30 | 1996-05-07 | Texas Instruments Incorporated | Antistatic protector and method |
JP3249288B2 (ja) * | 1994-03-15 | 2002-01-21 | 株式会社東芝 | 微小真空管およびその製造方法 |
US5508584A (en) * | 1994-12-27 | 1996-04-16 | Industrial Technology Research Institute | Flat panel display with focus mesh |
US5770465A (en) * | 1995-06-23 | 1998-06-23 | Cornell Research Foundation, Inc. | Trench-filling etch-masking microfabrication technique |
US6000280A (en) * | 1995-07-20 | 1999-12-14 | Cornell Research Foundation, Inc. | Drive electrodes for microfabricated torsional cantilevers |
JP3512933B2 (ja) * | 1996-01-25 | 2004-03-31 | 株式会社東芝 | 電界放出型冷陰極装置及びその製造方法 |
US6132278A (en) * | 1996-06-25 | 2000-10-17 | Vanderbilt University | Mold method for forming vacuum field emitters and method for forming diamond emitters |
US5844370A (en) * | 1996-09-04 | 1998-12-01 | Micron Technology, Inc. | Matrix addressable display with electrostatic discharge protection |
JP2956612B2 (ja) * | 1996-09-25 | 1999-10-04 | 日本電気株式会社 | フィールドエミッタアレイとその製造方法およびその駆動方法 |
US5857885A (en) * | 1996-11-04 | 1999-01-12 | Laou; Philips | Methods of forming field emission devices with self-aligned gate structure |
US6093330A (en) * | 1997-06-02 | 2000-07-25 | Cornell Research Foundation, Inc. | Microfabrication process for enclosed microstructures |
US5933718A (en) | 1997-10-23 | 1999-08-03 | International Business Machines Corporation | Method for electrostatic discharge protection through electric field emission |
US6255771B1 (en) * | 1997-12-04 | 2001-07-03 | Emagin Corporation | Flashover control structure for field emitter displays and method of making thereof |
US5972758A (en) * | 1997-12-04 | 1999-10-26 | Intel Corporation | Pedestal isolated junction structure and method of manufacture |
JP2002510139A (ja) * | 1998-01-15 | 2002-04-02 | コーネル・リサーチ・ファンデーション・インコーポレイテッド | ミクロ加工デバイスのトレンチアイソレーション |
US6756247B1 (en) * | 1998-01-15 | 2004-06-29 | Timothy J. Davis | Integrated large area microstructures and micromechanical devices |
US6180536B1 (en) * | 1998-06-04 | 2001-01-30 | Cornell Research Foundation, Inc. | Suspended moving channels and channel actuators for microfluidic applications and method for making |
US5946176A (en) | 1998-08-17 | 1999-08-31 | International Business Machines Corporation | Electrostatic discharge protection utilizing microelectromechanical switch |
US5990519A (en) * | 1998-11-27 | 1999-11-23 | United Microelectronics Corp. | Electrostatic discharge structure |
JP4238437B2 (ja) * | 1999-01-25 | 2009-03-18 | 株式会社デンソー | 半導体力学量センサとその製造方法 |
US6417016B1 (en) * | 1999-02-26 | 2002-07-09 | Micron Technology, Inc. | Structure and method for field emitter tips |
US6497141B1 (en) * | 1999-06-07 | 2002-12-24 | Cornell Research Foundation Inc. | Parametric resonance in microelectromechanical structures |
US6245600B1 (en) | 1999-07-01 | 2001-06-12 | International Business Machines Corporation | Method and structure for SOI wafers to avoid electrostatic discharge |
US7105997B1 (en) * | 1999-08-31 | 2006-09-12 | Micron Technology, Inc. | Field emitter devices with emitters having implanted layer |
US6692323B1 (en) * | 2000-01-14 | 2004-02-17 | Micron Technology, Inc. | Structure and method to enhance field emission in field emitter device |
US6787052B1 (en) * | 2000-06-19 | 2004-09-07 | Vladimir Vaganov | Method for fabricating microstructures with deep anisotropic etching of thick silicon wafers |
US6586889B1 (en) * | 2000-06-21 | 2003-07-01 | Si Diamond Technology, Inc. | MEMS field emission device |
US6346776B1 (en) * | 2000-07-10 | 2002-02-12 | Memsolutions, Inc. | Field emission array (FEA) addressed deformable light valve modulator |
US6867539B1 (en) * | 2000-07-12 | 2005-03-15 | 3M Innovative Properties Company | Encapsulated organic electronic devices and method for making same |
US6573154B1 (en) * | 2000-10-26 | 2003-06-03 | Institute Of Microelectronics | High aspect ratio trench isolation process for surface micromachined sensors and actuators |
US6767614B1 (en) * | 2000-12-19 | 2004-07-27 | Wolfgang M. J. Hofmann | Multiple-level actuators and clamping devices |
US20020132490A1 (en) * | 2001-03-16 | 2002-09-19 | Lieyi Sheng | Microstructure having a membrane and a wedge beneath and methods for manufacture of same |
US6887732B2 (en) * | 2001-05-07 | 2005-05-03 | Applied Materials, Inc. | Microstructure devices, methods of forming a microstructure device and a method of forming a MEMS device |
US6648710B2 (en) * | 2001-06-12 | 2003-11-18 | Hewlett-Packard Development Company, L.P. | Method for low-temperature sharpening of silicon-based field emitter tips |
US7067914B2 (en) * | 2001-11-09 | 2006-06-27 | International Business Machines Corporation | Dual chip stack method for electro-static discharge protection of integrated circuits |
US7288171B2 (en) * | 2002-01-18 | 2007-10-30 | University Of North Texas | Method for using field emitter arrays in chemical and biological hazard mitigation and remediation |
WO2004028952A2 (en) * | 2002-06-26 | 2004-04-08 | Cornell Research Foundation, Inc. | Small scale wires with microelectromechanical devices |
US7045466B2 (en) * | 2002-06-27 | 2006-05-16 | Cornell Research Foundation, Inc. | Three dimensional high aspect ratio micromachining |
US6859351B2 (en) * | 2002-08-09 | 2005-02-22 | Hewlett-Packard Development Company, L.P. | Electrostatic discharge protection |
KR100513599B1 (ko) * | 2002-12-10 | 2005-09-09 | 한국전자통신연구원 | 정전기 방지 구조체 및 그의 제조방법 |
US20040239006A1 (en) * | 2003-01-22 | 2004-12-02 | Microfabrica Inc. | Silicone compositions, methods of making, and uses thereof |
US20060249391A1 (en) * | 2003-04-09 | 2006-11-09 | Sungho Jin | High resolution electrolytic lithography, apparatus therefor and resulting products |
US7166488B2 (en) * | 2003-04-16 | 2007-01-23 | The Regents Of The University Of California | Metal MEMS devices and methods of making same |
US7125795B2 (en) * | 2003-04-29 | 2006-10-24 | Industrial Technology Research Institute | Fabrication method for microstructures with high aspect ratios |
US8408077B2 (en) * | 2003-09-22 | 2013-04-02 | Brother International Corporation | Method and apparatus for sensing applied forces |
CN1228669C (zh) | 2003-10-17 | 2005-11-23 | 友达光电股份有限公司 | 静电放电防护结构 |
US7327026B2 (en) * | 2003-11-12 | 2008-02-05 | Sharp Kabushiki Kaisha | Vacuum diode-type electronic heat pump device and electronic equipment having the same |
US7157350B2 (en) * | 2004-05-17 | 2007-01-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming SOI-like structure in a bulk semiconductor substrate using self-organized atomic migration |
JP2006004966A (ja) | 2004-06-15 | 2006-01-05 | Ricoh Co Ltd | 静電気放電保護デバイス |
JP4212521B2 (ja) | 2004-06-30 | 2009-01-21 | 株式会社東芝 | 先読み制御装置、プロセッサの一時記憶装置へデータの先読みを制御する先読み制御方法およびプログラム |
US20060014271A1 (en) * | 2004-07-16 | 2006-01-19 | Yujun Song | Fabrication of a completely polymeric microfluidic reactor for chemical synthesis |
US7564178B2 (en) * | 2005-02-14 | 2009-07-21 | Agere Systems Inc. | High-density field emission elements and a method for forming said emission elements |
TWI266426B (en) * | 2005-04-13 | 2006-11-11 | Ind Tech Res Inst | Method for manufacturing protection structure of active matrix triode field emission device |
JP4848986B2 (ja) * | 2007-03-22 | 2011-12-28 | 富士ゼロックス株式会社 | 光導波路及びその製造方法 |
US8299678B2 (en) * | 2007-06-28 | 2012-10-30 | Kyocera Corporation | Surface acoustic wave device and method for production of same |
JP2010538403A (ja) * | 2007-08-29 | 2010-12-09 | アイメック | 先端部形成方法 |
US20090091233A1 (en) * | 2007-10-03 | 2009-04-09 | Liu Te-Pang | Protecting device for electronic circuit and manufacturing method thereof |
DE102007047596B4 (de) | 2007-10-05 | 2013-02-07 | Multitest Elektronische Systeme Gmbh | Handhabungsvorrichtung für elektronische Bauelemente, insbesondere ICs, mit einer Mehrzahl von auf einer Umlaufbahn geführten Umlaufwagen |
JP4784586B2 (ja) * | 2007-10-25 | 2011-10-05 | パナソニック株式会社 | 部品内蔵プリント配線基板および部品内蔵プリント配線基板の製造方法 |
TWI361504B (en) * | 2008-01-30 | 2012-04-01 | Ind Tech Res Inst | Hollow stylus-shaped structure, methods for fabricating the same, and phase-change memory devices, magnetic random access memory devices, resistive random access memory devices, field emission display, multi-electrobeams direct writing lithography appara |
US7811924B2 (en) * | 2008-06-16 | 2010-10-12 | Applied Materials, Inc. | Air gap formation and integration using a patterning cap |
US7700449B2 (en) * | 2008-06-20 | 2010-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming ESD diodes and BJTs using FinFET compatible processes |
US8279572B2 (en) * | 2008-06-23 | 2012-10-02 | International Business Machines Corporation | Structure for an on-chip high frequency electro-static discharge device |
KR20100036920A (ko) * | 2008-09-30 | 2010-04-08 | 삼성전자주식회사 | 전자방출원 형성용 조성물, 이로부터 형성된 전자방출원, 그 제조방법 및 이를 채용한 전계 방출 소자 |
US8749249B2 (en) | 2008-10-17 | 2014-06-10 | Asm Assembly Automation Ltd | Test handler for electronic devices |
US8097953B2 (en) | 2008-10-28 | 2012-01-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-dimensional integrated circuit stacking-joint interface structure |
EP2259027B1 (de) | 2009-06-04 | 2012-12-05 | Sensirion AG | Verfahren und Vorrichtung zur Ausführung individueller Sensorvorrichtungen |
US8866000B2 (en) * | 2009-07-31 | 2014-10-21 | Corey A. Weiss | Ultra-efficient energy conversion device for converting light to electricity by rectifying surface plasmon polaritons |
CN101996922B (zh) * | 2009-08-13 | 2013-09-04 | 上海丽恒光微电子科技有限公司 | Soi晶片及其形成方法 |
US8425787B2 (en) * | 2009-08-26 | 2013-04-23 | Hewlett-Packard Development Company, L.P. | Inkjet printhead bridge beam fabrication method |
US8183593B2 (en) * | 2009-10-16 | 2012-05-22 | Oracle America, Inc. | Semiconductor die with integrated electro-static discharge device |
US8134277B2 (en) * | 2009-12-15 | 2012-03-13 | Moidu Abdul Jaleel K | Electrostatic comb actuator |
US20120161255A1 (en) * | 2010-12-28 | 2012-06-28 | International Business Machines Corporation | Sealed mems cavity and method of forming same |
US10526198B2 (en) * | 2011-03-04 | 2020-01-07 | Texas Instruments Incorporated | Infrared sensor design using an epoxy film as an infrared absorption layer |
US8502279B2 (en) * | 2011-05-16 | 2013-08-06 | Globalfoundries Singapore Pte. Ltd. | Nano-electro-mechanical system (NEMS) structures with actuatable semiconductor fin on bulk substrates |
US9793685B2 (en) * | 2011-05-24 | 2017-10-17 | The Regents Of The University Of California | Junctionless semiconductor light emitting devices |
US8814622B1 (en) * | 2011-11-17 | 2014-08-26 | Sandia Corporation | Method of manufacturing a fully integrated and encapsulated micro-fabricated vacuum diode |
US9196752B2 (en) * | 2011-12-28 | 2015-11-24 | Intel Corporation | Backside bulk silicon MEMS |
US9363874B2 (en) * | 2012-04-12 | 2016-06-07 | Electronics And Telecommunications Research Institute | Current controlling device and electric field emission system including the same |
JP6009228B2 (ja) * | 2012-05-30 | 2016-10-19 | 新光電気工業株式会社 | 電子部品内蔵基板の製造方法 |
US9711392B2 (en) | 2012-07-25 | 2017-07-18 | Infineon Technologies Ag | Field emission devices and methods of making thereof |
KR101976846B1 (ko) * | 2012-08-16 | 2019-05-09 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 이의 제조방법 |
WO2014124041A2 (en) * | 2013-02-05 | 2014-08-14 | Guerrera Stephen Angelo | Individually switched field emission arrays |
US9443961B2 (en) * | 2013-03-12 | 2016-09-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor strips with undercuts and methods for forming the same |
EP2819166B1 (de) * | 2013-06-26 | 2018-03-14 | Nexperia B.V. | Funkenstrecke und Herstellungsverfahren |
EP2819165B1 (de) * | 2013-06-26 | 2018-05-30 | Nexperia B.V. | Feldemissionsvorrichtung und Herstellungsverfahren |
US10125011B2 (en) * | 2014-04-14 | 2018-11-13 | Skyworks Solutions, Inc. | MEMS devices having discharge circuits |
US9380688B1 (en) * | 2015-12-31 | 2016-06-28 | International Business Machines Corporation | Air gap electrostatic discharge structure for high speed circuits |
-
2012
- 2012-07-25 US US13/558,265 patent/US9711392B2/en active Active
-
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---|---|---|
DE102013214483B4 (de) | Feldemissionsvorrichtungen und Verfahren zu ihrer Herstellung | |
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DE112014003481B4 (de) | GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG | |
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