CN103098212A - 高密度闸流管随机存取存储器装置及方法 - Google Patents
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Abstract
本发明展示存储器装置及制作存储器装置的方法。所展示的方法及配置提供经折叠及垂直存储器装置以实现增加的存储器密度。所提供的方法允许在存储器装置的表面上或接近所述表面形成存储器阵列中的迹线布线。
Description
优先权申请
本专利申请案主张2010年7月19日提出申请的第12/838,803号美国申请案的优先权权益，所述美国申请案以引用的方式并入本文中。
技术领域
背景技术
闸流管随机存取存储器(TRAM)提供不需要与选择晶体管分离的用以存储存储器状态的排他性存储电容器的存储器结构。然而，迄今为止的装置配置使用相当大量的表面积。需要装置配置的改进以进一步改进存储器密度。此外，期望使用可靠且高效的制造方法来形成装置。
发明内容
附图说明
图1展示根据本发明的实施例的实例性存储器单元。
图2展示根据本发明的实施例的实例性存储器单元在各种栅极电压下的触发电压。
图3展示根据本发明的实施例的形成存储器单元的实例性方法。
图4展示包含根据本发明的实施例的实例性存储器单元的信息处置系统。
具体实施方式
在本发明的以下详细说明中，参考形成本发明的一部分且其中通过图解说明的方式展示其中可实践本发明的特定实施例的所附图式。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例且可做出化学、结构、逻辑、电改变等。
以下说明中所使用的术语晶片及衬底包含具有借助其形成装置或集成电路(IC)结构的经暴露表面的任何结构。术语衬底应理解为包含半导体晶片。术语衬底还用以指在处理期间的半导体结构且可包含已制作于其上的例如绝缘体上硅(SOI)等其它层。晶片及衬底两者包含经掺杂及未经掺杂半导体、由基底半导体或绝缘体支撑的外延半导体层以及所属领域的技术人员众所周知的其它半导体结构。术语导体应理解为包含半导体，且术语绝缘体或电介质定义为包含导电性低于称为导体的材料的任何材料。
如本申请案中所使用的术语“水平面”定义为平行于晶片或衬底的常规平面或表面的平面，而不管所述晶片或衬底的定向如何。术语“垂直”指垂直于如上文所定义的水平面的方向。相对于晶片或衬底的顶部表面上的常规平面或表面定义例如“在…上”、“侧”(如“侧壁”中的“侧”)、“较高”、“较低”、“在…上方”及“在…下方”等介词，而不管所述晶片或衬底的定向如何。因此，以下详细说明不应视为具有限制性意义，且本发明的范围仅由所附权利要求书连同授权此权利要求书的等效物的全部范围来定义。
图1展示根据本发明的实施例的存储器单元100。存储器单元100包含第一类型经掺杂半导体基底110。展示第一类型经掺杂半导体基底110具有两个面朝上的端106及108。如上文所述，相对于在制造期间的半导体晶片定义本说明书中的术语“朝上”。当使用时，经制作存储器芯片可具有若干个可能定向中的任一者。在两个面朝上的端106与108之间包含空间。在一个实施例中，所述空间界定传导路径140的一部分，下文予以更详细论述。
图1进一步展示耦合到面朝上的端中的第一者106的第二类型经掺杂半导体结构112及耦合到面朝上的端中的第二者108的另一第二类型经掺杂半导体结构114。在一个实施例中，第一类型经掺杂半导体为p型且第二类型经掺杂半导体为n型，但本发明不限于此。在其它实施例中，第一类型经掺杂半导体为n型且第二类型经掺杂半导体为p型。
还展示位于第二类型经掺杂半导体结构112上方的第一类型经掺杂半导体顶部结构116。图1中所展示的配置形成第一p-n结122、第二p-n结124及第三p-n结126。p-n结(122、124、126)沿传导路径140串联耦合以形成闸流管装置。
在所展示的配置中，第一类型经掺杂半导体基底110连同面朝上的端106及108界定经折叠结构。与水平结构相比，经折叠结构在占用面积上更紧凑。在一个实施例中，所述占用面积包含宽度130及为约四光刻特征平方(4F2)的长度132。当通过光学光刻制造时，光刻特征平方界定多少个装置或装置的元件可装配到衬底上的给定区中。实际装置尺寸可取决于包含光刻及蚀刻条件的数个因素。然而，相对质量因数“F”独立于波长且常常用于半导体工业中以针对空间效率将装置架构彼此进行比较。
图1中所展示的经折叠结构产生在存储器单元100的顶部表面处的电接触点151及152。此允许存储器阵列的后续布线形成于存储器单元的顶部上而非形成于存储器单元下面或以其它方式形成于存储器单元的顶部表面150下方。形成于装置的顶部表面150下方的导体迹线或其它布线结构可更难以制造。举例来说，可需要深离子植入程序或深入经蚀刻沟槽中的沉积来形成掩埋导体布线结构。相比来说，在接触点151及152位于顶部表面上的情况下，存储器单元100允许无深沟槽或离子植入的用于导体布线的更可靠沉积工艺。
图1进一步图解说明其中第一类型经掺杂半导体基底110位于绝缘体区域102上的实施例。在一个实例中，绝缘体区域102包含氧化物作为绝缘体材料。在具有绝缘体区域102的实施例中，在存储器装置100的基底处形成浮体区域160。具有浮体区域160的实施例可展示比直接形成于半导体材料上而不具有绝缘体区域的实施例少的电荷泄漏。
在一个实例中，绝缘体区域102为绝缘体上硅(SOI)晶片中的绝缘体区域。当使用SOI晶片时，可由所述晶片中的顶部半导体区域形成第一类型经掺杂半导体基底110。在一个实例中，以晶片形式提供所述顶部半导体区域作为p掺杂区域。在一个实例中，在存储器装置100的制作期间掺杂所述顶部半导体区域。
在另一实例中，使用浅沟槽隔离(STI)底切操作在个别存储器装置100下方形成绝缘体区域102。在STI底切操作的一个实例中，邻近于存储器装置100蚀刻沟槽，且使用各向异性蚀刻形成底切区域，随后(例如)通过沉积用例如硅的氧化物的绝缘体材料填充所述底切区域。
图1进一步图解说明邻近于第一类型经掺杂半导体基底110的至少一侧形成的栅极120。图1中所展示的实例图解说明邻近于第一类型经掺杂半导体基底110的四个侧形成以大致环绕第一类型经掺杂半导体基底110的栅极120。在一个实施例中，栅极绝缘体形成于栅极120与第一类型经掺杂半导体基底110之间的界面121处。
在操作中，将高于一阈值的栅极电压施加到栅极120致使第一类型经掺杂半导体基底110反相，且致使第二类型经掺杂半导体结构114克服第一类型经掺杂半导体基底110的势垒且连接到第二类型经掺杂半导体结构112。由于栅极反相，因此阳极到阴极电压不需要足够高以致使雪崩产生，且因此骤回电压类似于二极管接通。在一个实施例中，使用如所图解说明的栅极耦合基底(例如，栅极120)来调制存储器装置100的“写入”电压条件。
图2图解说明栅极电压(VG)的频谱以及对第二类型经掺杂半导体结构114处电流对所施加电压的影响。如在图2的实例中可看出，在无栅极触发器的辅助的情况下，需要较高阳极到阴极电压来执行“写入”操作。
图3展示根据本发明的实施例的制作存储器单元的实例性方法。在操作310中，在半导体衬底上形成p型基底区域。操作310进一步描述在所述p型基底区域中形成一对面朝上的端，其中在所述对面朝上的端之间具有经折叠传导路径。
操作320叙述在p型基底结构的面朝上的端上方形成一对n型结构以沿传导路径形成第一及第二p-n结。如上文所论述，尽管描述附接到基底结构的p型基底结构及n型结构，但替代掺杂布置是可能的。
操作330叙述在n型结构中的一者上形成p型结构以沿传导路径形成第三p-n结，且操作340叙述形成大致环绕p型基底结构的栅极。
操作350叙述将p型基底区域与半导体衬底的其余部分电隔离。在一个实例中，通过在SOI衬底上形成存储器装置100来提供电隔离。在此实例中，SOI衬底的绝缘体区域提供电隔离，且至少基底区域由SOI衬底的表面半导体区域形成。此实例可使用小数目个工艺步骤，这是因为所述绝缘体区域为晶片的一部分且不需要在制造工艺期间形成。然而，SOI晶片可比硅晶片成本高。在另一实例中，使用硅晶片且使用STI底切操作来将存储器装置与半导体衬底电隔离。此工艺在制造中可使用更多步骤，但晶片可较不昂贵。
例如计算机的信息处置系统的实施例包含于图4中以展示本发明的高层级装置应用的实施例。图4是并入有包含根据如上文所描述的本发明实施例的存储器单元的至少一个芯片或芯片组合件404的信息处置系统400的框图。信息处置系统400仅为其中可使用本发明的电子系统的一个实施例。其它实例包含(但不限于)上网本、相机、个人数据助理(PDA)、蜂窝式电话、MP3播放器、飞机、卫星、军事运载工具等。
在此实例中，信息处置系统400包括数据处理系统，所述数据处理系统包含系统总线402以耦合所述系统的各种组件。系统总线402提供信息处置系统400的各种组件间的通信链路且可实施为单个总线、总线的组合或以任何其它适合方式实施。
芯片组合件404耦合到系统总线402。芯片组合件404可包含任电路或电路的可操作兼容的组合。在一个实施例中，芯片组合件404包含可以是任类型的处理器406。如本文中所使用，“处理器”意指任类型的计算电路，例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任何其它类型的处理器或处理电路。
在一个实施例中，存储器芯片407包含于芯片组合件404中。在一个实施例中，存储器芯片407包含如上文实施例中所描述的闸流管存储器装置。
在一个实施例中，除处理器芯片以外的额外逻辑芯片408也包含于芯片组合件404中。除处理器以外的逻辑芯片408的实例包含模数转换器。逻辑芯片408上的例如定制电路、专用集成电路(ASIC)等其它电路也包含于本发明的一个实施例中。
信息处置系统400还可包含外部存储器411，外部存储器411又可包含适合特定应用的一个或一个以上存储器元件，例如一个或一个以上硬驱动器412及/或处置例如软磁盘、光盘(CD)、快闪驱动器、数字视频光盘(DVD)等的可装卸媒体413的一个或一个以上驱动器。如上文实例中所描述而构造的存储器包含于信息处置系统400中。
信息处置系统400还可包含显示装置409(例如监视器)、额外外围组件410(例如扬声器等)以及键盘及/或控制器414，键盘及/或控制器414可包含鼠标、轨迹球、游戏控制器、语音辨识装置或准许系统用户将信息输入到信息处置系统400中及从信息处置系统400接收信息的任何其它装置。
虽然描述本发明的若干个实施例，但上文列表并不打算为穷尽性的。尽管本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解，经计算以实现相同目的的任何布置可替代所展示的特定实施例。本申请案打算涵盖本发明的任何更改或变化。应理解，上文说明打算为说明性而非限定性。研究上文说明后，所属领域的技术人员将明了上文实施例的组合及其它实施例。
Claims (15)
1.一种存储器单元，其包括：
第一类型经掺杂半导体基底，其具有两个面朝上的端及在所述两个面朝上的端之间的经折叠传导路径；
一对第二类型经掺杂半导体结构，其垂直耦合到所述第一类型经掺杂半导体基底以沿所述传导路径形成第一及第二p-n结；
第一类型经掺杂半导体顶部结构，其用以沿所述传导路径形成第三p-n结；及
栅极，其邻近于所述第一类型经掺杂半导体基底的至少一侧在所述第一与第二p-n结之间。
2.根据权利要求1所述的存储器单元，其中所述第一类型经掺杂半导体为p型掺杂的且所述第二类型经掺杂半导体为n型。
3.根据权利要求1所述的存储器单元，其中所述第一类型经掺杂半导体基底位于绝缘体区域上方。
4.根据权利要求1所述的存储器单元，其中所述第一类型经掺杂半导体基底由绝缘体上硅衬底的半导体区域形成。
5.根据权利要求1所述的存储器单元，其中所述存储器单元使用约4F2的衬底面积量。
6.一种存储器单元，其包括：
第一类型经掺杂半导体基底，其具有两个面朝上的端及在所述两个面朝上的端之间的经折叠传导路径；
一对第二类型经掺杂半导体结构，其垂直耦合到所述第一类型经掺杂半导体基底以沿所述传导路径形成第一及第二p-n结；
第一类型经掺杂半导体顶部结构，其用以沿所述传导路径形成第三p-n结；及
栅极，其在所述第一与第二p-n结之间大致环绕所述第一类型经掺杂半导体基底。
7.根据权利要求6所述的存储器单元，其中所述栅极包含金属栅极。
8.根据权利要求6所述的存储器单元，其中所述第一类型经掺杂半导体基底包含p型基底。
9.根据权利要求8所述的存储器单元，其中所述p型基底包含浮体p型基底。
10.根据权利要求6所述的存储器单元，其中所述存储器单元形成于绝缘体上硅晶片上。
11.根据权利要求6所述的存储器单元，其中所述第一类型经掺杂半导体基底形成为“U”形状。
12.一种方法，其包括：
在半导体衬底上形成p型基底区域，所述p基底结构具有一对面朝上的端及在所述对面朝上的端之间的经折叠传导路径；
在所述p型基底结构的所述面朝上的端上形成一对n型结构以沿所述传导路径形成第一及第二p-n结；
在所述n型结构中的一者上形成p型结构以沿所述传导路径形成第三p-n结；
形成大致环绕所述p型基底结构的栅极；及
将所述p型基底区域与所述半导体衬底的其余部分电隔离。
13.根据权利要求12所述的方法，其中在所述半导体衬底上形成所述p型基底区域包含：由绝缘体上硅衬底的顶部硅区域形成所述p型基底区域。
14.根据权利要求12所述的方法，其中将所述p型基底区域与所述半导体衬底的所述其余部分电隔离包含：使用浅沟槽隔离底切工艺将所述p型基底区域与块体硅衬底隔离。
15.根据权利要求12所述的方法，其中在半导体衬底上形成所述p型基底区域包含：穿过p型区域的一半蚀刻沟槽以形成具有一对面朝上的端的经折叠p型基底区域。
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