CN117790505A - 半导体结构及半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，结构包括：衬底；位于衬底上的第一沟道层和第一沟道层上的第二沟道层，所述第一沟道层和衬底之间具有第二开口，所述第一沟道层和第二沟道层之间具有第三开口；位于衬底上的栅极结构，所述栅极结构位于第二开口内和第三开口内，所述栅极结构环绕所述第一沟道层，且所述栅极结构环绕所述第二沟道层；位于栅极结构两侧暴露出的第一沟道层侧壁的第一外延掺杂区；位于第一外延掺杂区上的第一连接层；位于第一连接层上第二沟道层侧壁的第二外延掺杂区；位于第二外延掺杂区上的第二连接层。所述半导体结构的性能得到提升。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
半导体产业的持续发展依赖于芯片单位面积上器件密度的不断增加，器件密度的增加通过器件尺寸的缩小来实现。器件尺寸的缩小还可以提高器件的开启电流、截止频率，此外还能降低功耗，从而实现性能更强、功耗更低的芯片，推进信息产业不断向前发展。但是半导体器件尺寸的缩小终将达到其物理极限，为延续摩尔定律每十八个月相同面积芯片性能提高一倍的集成电路发展周期，许多新型的器件相继出现，具有垂直堆叠的互补场效应晶体管(CFET)就是其中之一。
由于互补场效应晶体管的垂直堆叠结构可以以更低的性能成本进一步扩大器件尺寸，因此互补场效应晶体管是一种很有前景的结构设计。
互补场效应晶体管结构可以看作是在PMOS上堆栈NMOS的结构，NMOS结构接近于GAA(Gate-All-around)结构，而PMOS结构类似于鳍式场效应管(FINFET)结构。
现有的互补场效应晶体管结构的性能还有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升现有的互补场效应晶体管结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底；位于衬底上的第一沟道层和第一沟道层上的第二沟道层，所述第一沟道层和衬底之间具有第二开口，所述第一沟道层和第二沟道层之间具有第三开口；位于衬底上的栅极结构，所述栅极结构位于第二开口内和第三开口内，所述栅极结构环绕所述第一沟道层，且所述栅极结构环绕所述第二沟道层；位于栅极结构两侧暴露出的第一沟道层侧壁的第一外延掺杂区；位于第一外延掺杂区上的第一连接层；位于第一连接层上第二沟道层侧壁的第二外延掺杂区；位于第二外延掺杂区上的第二连接层。
可选的，还包括：位于第二开口侧壁的第一侧墙，所述第一侧墙位于第一沟道层和衬底之间，所述第一侧墙的外表面与第一沟道层的侧壁齐平；位于第三开口侧壁的第二侧墙，所述第二侧墙位于第一沟道层和第二沟道层之间，所述第二侧墙的外表面与第二沟道层的侧壁齐平，所述第一侧墙和第二侧墙位于栅极结构侧壁。
可选的，还包括：位于衬底上的第一隔离层，所述第一隔离层还位于所述第一侧墙侧壁表面。
可选的，还包括：位于第一外延掺杂区上的第三隔离层，所述第三隔离层位于第一连接层顶部表面和侧壁表面，所述第三隔离层电隔离所述第二外延掺杂区和第一连接层，以及电隔离栅极结构和第一连接层。
可选的，还包括：位于第二外延掺杂区上的第四隔离层，所述第二连接层位于第四隔离层内，所述第四隔离层电隔离所述栅极结构和第二连接层。
可选的，所述第一外延掺杂区的材料包括硅锗；所述第二外延掺杂区的材料包括磷硅。
可选的，所述衬底包括：基底和位于基底上的底部结构。
可选的，还包括：位于基底上的第二隔离层，所述第二隔离层还位于所述底部结构侧壁表面，所述第一隔离层位于第二隔离层上。
相应地，本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在衬底上形成初始第一堆叠结构和位于初始第一堆叠结构上的初始第二堆叠结构，所述初始第一堆叠结构包括初始第一牺牲层和位于初始第一牺牲层上的初始第一沟道层，所述初始第二堆叠结构包括初始第二牺牲层和位于初始第二牺牲层上的初始第二沟道层；在衬底上形成伪栅极结构，所述伪栅极结构横跨所述初始第一堆叠结构和初始第二堆叠结构；以所述伪栅极结构为掩膜刻蚀所述初始第一堆叠结构和初始第二堆叠结构，直至暴露出衬底表面，形成第一堆叠结构和第二堆叠结构，所述第一堆叠结构包括第一牺牲层和位于第一牺牲层上的第一沟道层，所述第二堆叠结构包括第二牺牲层和位于第二牺牲层上的第二沟道层；在第一沟道层侧壁形成第一外延掺杂区；在第一外延掺杂区上形成第一连接层；在第一连接层上形成第二外延掺杂区，所述第二外延掺杂区位于第二沟道层侧壁；在第二外延掺杂区上形成第二连接层；形成第二连接层之后，去除所述伪栅极结构、第一牺牲层和第二牺牲层，在第一外延掺杂区之间、第二外延掺杂区之间、第一连接层之间和第二连接层之间形成第一开口，在第一沟道层和衬底之间形成第二开口，在第一沟道层和第二沟道层之间形成第三开口；在第一开口内、第二开口内和第三开口内形成栅极结构，所述栅极结构环绕所述第一沟道层，且所述栅极结构环绕所述第二沟道层。
可选的，在第一沟道层侧壁形成第一外延掺杂区之前，还包括：在第一牺牲层侧壁形成第一侧墙，在第二牺牲层侧壁形成第二侧墙，所述第一侧墙的外表面与第一沟道层的侧壁齐平，所述第二侧墙的外表面与第二沟道层的侧壁齐平。
可选的，在第一牺牲层侧壁形成第一侧墙，在第二牺牲层侧壁形成第二侧墙的方法包括：去除所述伪栅极结构暴露出的部分第一牺牲层和第二牺牲层，在第一沟道层和衬底之间形成第一凹槽，在第二沟道层和第一沟道层之间形成第二凹槽；在第一凹槽内形成第一侧墙，在第二凹槽内形成第二侧墙。
可选的，在第一沟道层侧壁形成第一外延掺杂区的方法包括：在衬底上形成初始第一隔离层，所述初始第一隔离层暴露出所述第二侧墙侧壁表面和第二沟道层侧壁表面；在第二侧墙表面和第二沟道层侧壁表面形成第一保护层；形成第一保护层之后，回刻蚀所述初始第一隔离层，直至暴露出第一沟道层侧壁表面，形成第一隔离层；在暴露出的第一沟道层侧壁形成第一外延掺杂区。
可选的，在第一连接层上形成第二外延掺杂区的方法包括：去除第二沟道层表面的第一保护层；在暴露出的第二沟道层侧壁形成第二外延掺杂区。
可选的，在第一连接层上形成第二外延掺杂区之前，还包括：在第一外延掺杂区上形成第三隔离层，所述第三隔离层位于第一连接层顶部表面和侧壁表面，所述第三隔离层电隔离所述第二外延掺杂区和第一连接层，以及电隔离栅极结构和第一连接层。
可选的，去除所述伪栅极结构之前，还包括：形成位于第二外延掺杂区上的第四隔离层，所述第二连接层位于第四隔离层内，所述第四隔离层电隔离所述栅极结构和第二连接层。
可选的，所述第一开口、第二开口和第三开口的形成方法包括：去除所述伪栅极结构，在第一外延掺杂区之间、第二外延掺杂区之间、第一连接层之间和第二连接层之间形成第一开口，所述第一开口暴露出所述第一沟道层、第二沟道层、第一牺牲层和第二牺牲层；去除第一开口暴露的第一牺牲层和第二牺牲层，在第一沟道层和衬底之间形成第二开口，在第一沟道层和第二沟道层之间形成第三开口。
可选的，所述衬底包括：基底和位于基底上的底部结构，所述底部结构的延伸方向与初始第一堆叠结构和初始第二堆叠结构的延伸方向平行。
可选的，还包括：形成的形成方法位于基底上的第二隔离层，所述第二隔离层还位于所述底部结构侧壁表面，所述第一隔离层位于第二隔离层上。
可选的，所述第一外延掺杂区的材料包括硅锗；所述第二外延掺杂区的材料包括磷硅。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明的技术方案中的半导体结构中，所述栅极结构环绕所述第一沟道层，且所述栅极结构环绕所述第二沟道层，使得所述栅极结构对第一沟道层和第二沟道层的控制能力提升，从而减少了漏电流的产生，提升了半导体结构的性能。
本发明的技术方案中的半导体结构的形成方法中，提供一种形成半导体结构的方法，使得所述栅极结构环绕所述第一沟道层，且所述栅极结构环绕所述第二沟道层，使得所述栅极结构对第一沟道层和第二沟道层的控制能力提升，从而减少了漏电流的产生，提升了半导体结构的性能。
附图说明
图1至图13是本发明实施例中半导体结构形成过程的结构示意图。
具体实施方式
如背景技术所述，现有的互补场效应晶体管结构性能还有待提升。
具体地，互补场效应晶体管结构可以看作是在PMOS上堆栈NMOS的结构，NMOS结构接近于GAA(Gate-All-around)结构，而PMOS结构类似于鳍式场效应管(FINFET)结构。GAA结构中栅极全包围沟道，因此对沟道的控制能力强；鳍式场效应管结构中栅极三面包围所述沟道，因此对沟道的控制能力较弱，容易发生漏电流。因此，需要提升互补场效应晶体管结构中栅极对沟道的控制能力。
为了解决上述问题，本发明提供一种半导体结构及半导体结构的形成方法，所述栅极结构环绕所述第一沟道层，且所述栅极结构环绕所述第二沟道层，使得所述栅极结构对第一沟道层和第二沟道层的控制能力提升，从而减少了漏电流的产生，提升了半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1至图13是本发明实施例中半导体结构形成过程的结构示意图。
请参考图1至图3，图3为图1和图2的俯视图，图1为图3沿剖面线AA1方向的剖面结构示意图，图2为图3沿剖面线BB1方向的剖面结构示意图，提供衬底。
所述衬底包括：基底200和位于基底200上的底部结构201，所述底部结构201的延伸方向与后续形成的初始第一堆叠结构和初始第二堆叠结构的延伸方向平行。
在本实施例中，所述衬底的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
请继续参考图1至图3，在衬底上形成初始第一堆叠结构和位于初始第一堆叠结构上的初始第二堆叠结构，所述初始第一堆叠结构包括初始第一牺牲层202和位于初始第一牺牲层202上的初始第一沟道层203，所述初始第二堆叠结构包括初始第二牺牲层204和位于初始第二牺牲层204上的初始第二沟道层205。
所述基底200、底部结构201初始第一堆叠结构和初始第二堆叠结构的形成方法包括：形成初始衬底(未图示)；在所述初始衬底上形成第一堆叠结构材料层(未图示)；在第一堆叠结构材料层上形成第二堆叠结构材料层(未图示)；在堆叠材料层上形成掩膜结构(未图示)，以所述掩膜结构为掩膜刻蚀所述第二堆叠结构材料层、第一堆叠材料层和初始衬底，形成基底200和位于基底200上的底部结构201，以及形成位于底部结构201上的初始第一堆叠结构和位于初始第一堆叠结构上的初始第二堆叠结构。
所述初始第一牺牲层202和初始第一沟道层203的材料不同，所述初始第二牺牲层204和初始第二沟道层205的材料不同。具体的，所述初始第一牺牲层202的材料为单晶硅或单晶锗硅；所述初始第二牺牲层204的材料为单晶硅或单晶锗硅；所述初始第一沟道层203的材料为单晶硅或单晶锗硅；所述初始第二沟道层205的材料为单晶硅或单晶锗硅。
在本实施例中，所述初始第一牺牲层202和初始第二牺牲层204的材料为硅锗；所述初始第一沟道层203和初始第二沟道层205的材料为单晶硅。
所述初始第一牺牲层202和初始第一沟道层203的材料不同，所述初始第二牺牲层204和初始第二沟道层205的材料不同，使得所述初始第一牺牲层202和初始第一沟道层203具有不同的刻蚀选择比，初始第二牺牲层204和初始第二沟道层205具有不同的刻蚀选择比，则后续去除所述初始第一牺牲层202和初始第二牺牲层204时，对初始第一沟道层203和初始第二沟道层205的损伤较小。
请参考图4和图5，图4为在图2基础上的示意图，图5为在图1基础上的示意图，形成位于基底200上的第二隔离层206，所述第二隔离层206还位于所述底部结构201侧壁表面。
所述第二隔离层206的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述第二隔离层206的材料包括氧化硅。
请继续参考图4和图5，在第二隔离层206上形成伪栅极结构207，所述伪栅极结构207横跨所述初始第一堆叠结构和初始第二堆叠结构。
所述伪栅极结构207包括伪栅介质层(未图示)和位于伪栅介质层上的伪栅极层(未标示)。
在本实施例中，所述伪栅介质层的材料包括氧化硅或低K(K小于3.9)材料；所述伪栅极层的材料包括多晶硅。
请参考图6，图6为在图5基础上的结构示意图，以所述伪栅极结构207为掩膜刻蚀所述初始第一堆叠结构和初始第二堆叠结构，直至暴露出底部结构表面，形成第一堆叠结构和第二堆叠结构，所述第一堆叠结构包括第一牺牲层302和位于第一牺牲层302上的第一沟道层303，所述第二堆叠结构包括第二牺牲层304和位于第二牺牲层304上的第二沟道层305。
以所述伪栅极结构207为掩膜刻蚀所述初始第一堆叠结构和初始第二堆叠结构的工艺包括干法刻蚀工艺。
请继续参考图6，在第一牺牲层302侧壁形成第一侧墙209，在第二牺牲层304侧壁形成第二侧墙208，所述第一侧墙209的外表面与第一沟道层303的侧壁齐平，所述第二侧墙208的外表面与第二沟道层305的侧壁齐平。
在第一牺牲层302侧壁形成第一侧墙209，在第二牺牲层304侧壁形成第二侧墙208的方法包括：去除所述伪栅极结构207暴露出的部分第一牺牲层302和第二牺牲层304，在第一沟道层303和底部结构201之间形成第一凹槽(未图示)，在第二沟道层305和第一沟道层303之间形成第二凹槽(未图示)；在第一凹槽内、第二凹槽内、第二沟道层305侧壁表面、第一沟道层303侧壁表面以及伪栅极结构207表面形成侧墙材料层(未图示)；回刻蚀所述侧墙材料层，直至暴露出所述第二沟道层305侧壁表面和第一沟道层303侧壁表面，在第一凹槽内形成第一侧墙209，在第二凹槽内形成第二侧墙208。
在本实施例中，形成第一侧墙209和第二侧墙208的同时，还在伪栅极结构207表面形成侧墙层(未标示)，所述侧墙层能保护所述伪栅极结构207。
所述第一侧墙209和第二侧墙208的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述第一侧墙209和第二侧墙208的材料包括氮化硅。
接下来，在第一沟道层303侧壁形成第一外延掺杂区。所述第一外延掺杂区的形成过程请参考图7至图9。
请参考图7，在第二隔离层206上形成初始第一隔离层210，所述初始第一隔离层210暴露出所述第二侧墙208侧壁表面和第二沟道层305侧壁表面。
所述初始第一隔离层210的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述初始第一隔离层210的材料包括氧化硅。
请参考图8，在第二侧墙208表面和第二沟道层305侧壁表面形成第一保护层211。
在本实施例中，所述第一保护层211还位于伪栅极结构207表面。
所述第一保护层211的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述第一保护层211的材料包括氮化硅。
请继续参考图8，形成第一保护层211之后，回刻蚀所述初始第一隔离层210，直至暴露出第一沟道层303侧壁表面，形成第一隔离层212。
所述第一保护层211的材料与第一隔离层212的材料不同，从而在回刻蚀所述初始第一隔离层210时，所述第一保护层211能够对所述第二沟道层305进行保护。
请参考图9，在暴露出的第一沟道层303侧壁形成第一外延掺杂区213。
形成所述第一外延掺杂区213的工艺包括外延生长工艺，在本实施例中，所述第一外延掺杂区213用于形成P型器件，所述第一外延掺杂区213的材料包括硅锗。
请参考图10，在第一外延掺杂区213上形成第一连接层214。
所述第一连接层214用于将所述第一外延掺杂区213与外部电路电连接。
所述第一连接层214的材料包括金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
请继续参考图10，在第一外延掺杂区213上形成第三隔离层215，所述第三隔离层215位于第一连接层214顶部表面和侧壁表面，所述第三隔离层215电隔离后续形成的第二外延掺杂区和第一连接层214，以及电隔离后续形成的栅极结构和第一连接层214。
所述第三隔离层215的顶部表面低于所述第二沟道层305的底部表面。
所述第三隔离层215的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述第三隔离层215的材料包括氧化硅。
请参考图11，在第三隔离层215上形成第二外延掺杂区216，所述第二外延掺杂区216位于第二沟道层305侧壁。
在第三隔离层215上形成第二外延掺杂区216的方法包括：去除第二沟道层305表面的第一保护层211；在暴露出的第二沟道层305侧壁形成第二外延掺杂区216。
形成所述第二外延掺杂区216的工艺包括外延生长工艺，在本实施例中，所述第二外延掺杂区216用于形成N型器件，所述第二外延掺杂区216的材料包括磷硅。
请参考图12，在第二外延掺杂区216上形成第二连接层217。
所述第二连接层217用于将所述第二外延掺杂区216与外部电路电连接。
所述第二连接层217的材料包括金属或金属氮化物；所述金属包括：铜、铝、钨、钴、镍和钽中的一种或多种的组合；所述金属氮化物包括氮化钽和氮化钛中的一种或多种的组合。
请继续参考图12，形成位于第二外延掺杂区217上的第四隔离层218，所述第二连接层217位于第四隔离层218内，所述第四隔离层218电隔离后续形成的栅极结构和第二连接层217。
所述第四隔离层218的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述第四隔离层218的材料包括氧化硅。
请参考图13，去除所述伪栅极结构207、第一牺牲层302和第二牺牲层304，在第一外延掺杂区213之间、第二外延掺杂区216之间、第三隔离层215之间和第四隔离层218之间形成第一开口(未图示)，在第一沟道层303和衬底之间形成第二开口(未图示)，在第一沟道层303和第二沟道层305之间形成第三开口(未图示)。
所述第一开口、第二开口和第三开口的形成方法包括：去除所述伪栅极结构，在第一外延掺杂区213之间、第二外延掺杂区216之间、第三隔离层215之间和第四隔离层218之间形成第一开口，所述第一开口暴露出所述第一沟道层303、第二沟道层305、第一牺牲层302和第二牺牲层304；去除第一开口暴露的第一牺牲层302和第二牺牲层304，在第一沟道层303和衬底之间形成第二开口，在第一沟道层303和第二沟道层305之间形成第三开口。
请继续参考图13，在第一开口内、第二开口内和第三开口内形成栅极结构219，所述栅极结构219环绕所述第一沟道层303，且所述栅极结构219环绕所述第二沟道层305。
所述栅极结构219包括：栅介质层(未图示)和位于栅介质层上的栅极层(未图示)。在本实施例中，所述栅极结构还包括功函数层(未图示)，所述功函数层位于所述栅介质层和栅极层之间。
所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9，所述高介电常数的材料包括氧化铝或氧化铪；所述栅极层的材料包括金属，所述金属包括钨；所述功函数层的材料包括N型功函数材料或P型功函数材料，所述N型功函数材料包括钛铝，所述P型功函数材料包括氮化钛或氮化钽。
至此，形成的半导体结构，所述栅极结构219环绕所述第一沟道层303，且所述栅极结构219环绕所述第二沟道层305，使得所述栅极结构219对第一沟道层303和第二沟道层305的控制能力提升，从而减少了漏电流的产生，提升了半导体结构的性能。
相应地，本发明实施例还提供一种半导体结构，请继续参考图13，包括：
衬底；
位于衬底上的第一沟道层303和第一沟道层303上的第二沟道层305，所述第一沟道层303和衬底之间具有第二开口，所述第一沟道层303和第二沟道层305之间具有第三开口；
位于衬底上的栅极结构219，所述栅极结构219位于第二开口内和第三开口内，所述栅极结构219环绕所述第一沟道层303，且所述栅极结构209环绕所述第二沟道层305；
位于栅极结构219两侧暴露出的第一沟道层303侧壁的第一外延掺杂区213；
位于第一外延掺杂区213上的第一连接层214；
位于第一连接层214上第二沟道层305侧壁的第二外延掺杂区216；
位于第二外延掺杂区216上的第二连接层217。
在本实施例中，还包括：位于第二开口侧壁的第一侧墙209，所述第一侧墙209位于第一沟道层303和衬底之间，所述第一侧墙209的外表面与第一沟道层303的侧壁齐平；位于第三开口侧壁的第二侧墙208，所述第二侧墙208位于第一沟道层303和第二沟道层305之间，所述第二侧墙208的外表面与第二沟道层305的侧壁齐平，所述第一侧墙209和第二侧墙208位于栅极结构219侧壁。
在本实施例中，还包括：位于衬底上的第一隔离层212，所述第一隔离层212还位于所述第一侧墙209侧壁表面。
在本实施例中，还包括：位于第一外延掺杂区213上的第三隔离层215，所述第三隔离层215位于第一连接层214顶部表面和侧壁表面，所述第三隔离层215电隔离所述第二外延掺杂区216和第一连接层214，以及电隔离栅极结构219和第一连接层214。
在本实施例中，还包括：位于第二外延掺杂区216上的第四隔离层218，所述第二连接层217位于第四隔离层218内，所述第四隔离层218电隔离所述栅极结构219和第二连接层217。
在本实施例中，所述第一外延掺杂区213的材料包括硅锗；所述第二外延掺杂区216的材料包括磷硅。
在本实施例中，所述衬底包括：基底200和位于基底200上的底部结构201。
在本实施例中，还包括：位于基底200上的第二隔离层，所述第二隔离层还位于所述底部结构201侧壁表面，所述第一隔离层212位于第二隔离层上。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构，其特征在于，包括：
衬底；
位于衬底上的第一沟道层和第一沟道层上的第二沟道层，所述第一沟道层和衬底之间具有第二开口，所述第一沟道层和第二沟道层之间具有第三开口；
位于衬底上的栅极结构，所述栅极结构位于第二开口内和第三开口内，所述栅极结构环绕所述第一沟道层，且所述栅极结构环绕所述第二沟道层；
位于栅极结构两侧暴露出的第一沟道层侧壁的第一外延掺杂区；
位于第一外延掺杂区上的第一连接层；
位于第一连接层上第二沟道层侧壁的第二外延掺杂区；
位于第二外延掺杂区上的第二连接层。
2.如权利要求1所述的半导体结构，其特征在于，还包括：位于第二开口侧壁的第一侧墙，所述第一侧墙位于第一沟道层和衬底之间，所述第一侧墙的外表面与第一沟道层的侧壁齐平；位于第三开口侧壁的第二侧墙，所述第二侧墙位于第一沟道层和第二沟道层之间，所述第二侧墙的外表面与第二沟道层的侧壁齐平，所述第一侧墙和第二侧墙位于栅极结构侧壁。
3.如权利要求1所述的半导体结构，其特征在于，还包括：位于衬底上的第一隔离层，所述第一隔离层还位于所述第一侧墙侧壁表面。
4.如权利要求1所述的半导体结构，其特征在于，还包括：位于第一外延掺杂区上的第三隔离层，所述第三隔离层位于第一连接层顶部表面和侧壁表面，所述第三隔离层电隔离所述第二外延掺杂区和第一连接层，以及电隔离栅极结构和第一连接层。
5.如权利要求1所述的半导体结构，其特征在于，还包括：位于第二外延掺杂区上的第四隔离层，所述第二连接层位于第四隔离层内，所述第四隔离层电隔离所述栅极结构和第二连接层。
6.如权利要求1所述的半导体结构，其特征在于，所述第一外延掺杂区的材料包括硅锗；所述第二外延掺杂区的材料包括磷硅。
7.如权利要求1所述的半导体结构，其特征在于，所述衬底包括：基底和位于基底上的底部结构。
8.如权利要求7所述的半导体结构，其特征在于，还包括：位于基底上的第二隔离层，所述第二隔离层还位于所述底部结构侧壁表面，所述第一隔离层位于第二隔离层上。
9.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在衬底上形成初始第一堆叠结构和位于初始第一堆叠结构上的初始第二堆叠结构，所述初始第一堆叠结构包括初始第一牺牲层和位于初始第一牺牲层上的初始第一沟道层，所述初始第二堆叠结构包括初始第二牺牲层和位于初始第二牺牲层上的初始第二沟道层；
在衬底上形成伪栅极结构，所述伪栅极结构横跨所述初始第一堆叠结构和初始第二堆叠结构；
以所述伪栅极结构为掩膜刻蚀所述初始第一堆叠结构和初始第二堆叠结构，直至暴露出衬底表面，形成第一堆叠结构和第二堆叠结构，所述第一堆叠结构包括第一牺牲层和位于第一牺牲层上的第一沟道层，所述第二堆叠结构包括第二牺牲层和位于第二牺牲层上的第二沟道层；
在第一沟道层侧壁形成第一外延掺杂区；
在第一外延掺杂区上形成第一连接层；
在第一连接层上形成第二外延掺杂区，所述第二外延掺杂区位于第二沟道层侧壁；
在第二外延掺杂区上形成第二连接层；
形成第二连接层之后，去除所述伪栅极结构、第一牺牲层和第二牺牲层，在第一外延掺杂区之间、第二外延掺杂区之间、第一连接层之间和第二连接层之间形成第一开口，在第一沟道层和衬底之间形成第二开口，在第一沟道层和第二沟道层之间形成第三开口；
在第一开口内、第二开口内和第三开口内形成栅极结构，所述栅极结构环绕所述第一沟道层，且所述栅极结构环绕所述第二沟道层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，在第一沟道层侧壁形成第一外延掺杂区之前，还包括：在第一牺牲层侧壁形成第一侧墙，在第二牺牲层侧壁形成第二侧墙，所述第一侧墙的外表面与第一沟道层的侧壁齐平，所述第二侧墙的外表面与第二沟道层的侧壁齐平。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在第一牺牲层侧壁形成第一侧墙，在第二牺牲层侧壁形成第二侧墙的方法包括：去除所述伪栅极结构暴露出的部分第一牺牲层和第二牺牲层，在第一沟道层和衬底之间形成第一凹槽，在第二沟道层和第一沟道层之间形成第二凹槽；在第一凹槽内形成第一侧墙，在第二凹槽内形成第二侧墙。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，在第一沟道层侧壁形成第一外延掺杂区的方法包括：在衬底上形成初始第一隔离层，所述初始第一隔离层暴露出所述第二侧墙侧壁表面和第二沟道层侧壁表面；在第二侧墙表面和第二沟道层侧壁表面形成第一保护层；形成第一保护层之后，回刻蚀所述初始第一隔离层，直至暴露出第一沟道层侧壁表面，形成第一隔离层；在暴露出的第一沟道层侧壁形成第一外延掺杂区。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，在第一连接层上形成第二外延掺杂区的方法包括：去除第二沟道层表面的第一保护层；在暴露出的第二沟道层侧壁形成第二外延掺杂区。
14.如权利要求9所述的半导体结构的形成方法，其特征在于，在第一连接层上形成第二外延掺杂区之前，还包括：在第一外延掺杂区上形成第三隔离层，所述第三隔离层位于第一连接层顶部表面和侧壁表面，所述第三隔离层电隔离所述第二外延掺杂区和第一连接层，以及电隔离栅极结构和第一连接层。
15.如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述伪栅极结构之前，还包括：形成位于第二外延掺杂区上的第四隔离层，所述第二连接层位于第四隔离层内，所述第四隔离层电隔离所述栅极结构和第二连接层。
16.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一开口、第二开口和第三开口的形成方法包括：去除所述伪栅极结构，在第一外延掺杂区之间、第二外延掺杂区之间、第一连接层之间和第二连接层之间形成第一开口，所述第一开口暴露出所述第一沟道层、第二沟道层、第一牺牲层和第二牺牲层；去除第一开口暴露的第一牺牲层和第二牺牲层，在第一沟道层和衬底之间形成第二开口，在第一沟道层和第二沟道层之间形成第三开口。
17.如权利要求9所述的半导体结构的形成方法，其特征在于，所述衬底包括：基底和位于基底上的底部结构，所述底部结构的延伸方向与初始第一堆叠结构和初始第二堆叠结构的延伸方向平行。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，还包括：形成的形成方法位于基底上的第二隔离层，所述第二隔离层还位于所述底部结构侧壁表面，所述第一隔离层位于第二隔离层上。
19.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一外延掺杂区的材料包括硅锗；所述第二外延掺杂区的材料包括磷硅。
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