CN115719742A - 使用具有结特征的载体衬底保护集成电路系统免受等离子体感应的静电放电的技术 - Google Patents

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Abstract

提供了使用具有集成结的载体衬底保护集成电路免受等离子体感应的静电放电(ESD)的技术。根据一些实施例，多个半导体器件上方的互连区域内的各种金属特征电耦接到接合载体衬底上的一个或多个导电焊盘。导电焊盘提供到载体衬底内的下层掺杂区域的接触，该下层掺杂区域形成一个或多个PN结。这提供了经由载体衬底将互连区域中的金属特征电接地的能力。诸如在远后段制程(FBEOL)处理期间提供的附加互连层的附加互连层的形成可以继续，同时对集成电路造成较少的等离子体感应的ESD损坏，因为互连区域通过PN结连接到载体衬底的地，从而为在随后的处理期间产生的电荷提供放电路径。

Description

使用具有结特征的载体衬底保护集成电路系统免受等离子体 感应的静电放电的技术
技术领域
本公开内容涉及集成电路，并且更特别地，涉及用于保护集成电路免受由等离子体感应的静电放电(ESD)引起的损坏的技术。
背景技术
随着集成电路的尺寸持续缩小，出现了许多挑战。例如，减小存储器和逻辑单元的尺寸变得越来越困难。可以用于允许进一步缩小单元尺寸的一种可能的解决方案包括掩埋或背侧电源轨技术，或更一般地BPR技术。在一些情况下，BPR技术包括将向单元输送电力的导体(有时称为电源轨)掩埋在后段制程(BEOL)互连层下方，通常与包括半导体鳍状物的器件层处于相同的水平。在其他情况下，BPR技术包括在器件层下面的衬底的背侧上形成这样的电源轨。这种BPR配置释放了开销，以便为逻辑连接提供更多空间，并且能够进一步缩小标准逻辑单元(例如，存储器和逻辑单元)。BPR配置还允许相对较大的电源轨(例如，较厚)，相对较大的电源轨进而表现出较低的电阻和功率耗散。然而，关于形成这种BPR配置，仍然存在许多不可忽视的挑战。
附图说明
图1是根据本公开内容的实施例的示出配置有具有一个或多个集成结的载体晶圆的集成电路的示例部分的截面图。
图2A-2C是根据本公开内容的实施例的共同示出用于形成具有导电触点的集成电路的一部分的示例工艺的截面图，当集成电路被翻转并且接合到载体衬底时，该导电触点随后可以用作背侧导电触点。
图3A-3C是根据本公开内容的实施例的共同示出用于形成具有集成结的载体衬底的示例工艺的截面图。
图4A-4C是根据本公开内容的实施例的共同示出用于将图3A-3C的载体衬底接合到图2A-2C的集成电路部分的示例工艺的截面图。
图5A-5C是根据本公开内容的实施例的共同示出用于将不同的载体衬底接合到具有不同衬底设计的集成电路的示例工艺的截面图。
图6示出了根据本公开内容的一些实施例的包含一个或多个半导体管芯的芯片封装的截面图。
图7是根据本公开内容的实施例的包括具有集成结的载体衬底的集成电路的制造工艺的流程图。
图8示出了根据本公开内容的实施例的包括如本文中不同地描述的一个或多个集成电路的计算系统。
尽管将参考说明性实施例来进行以下详细描述，但鉴于本公开内容，其许多替代、修改和变化将是显而易见的。如将进一步理解的，附图不一定按比例绘制或旨在将本公开内容限制为所示的特定配置。例如，虽然一些图通常指示完美的直线、直角和平滑表面，但是假定所使用的处理设备和技术的真实世界限制的情况下，集成电路结构的实际实施方式可能具有不太完美的直线、直角，并且一些特征可能具有表面拓扑或者以其他方式是不平滑的。
具体实施方式
本文提供了使用具有集成结的载体衬底保护集成电路免受静电放电(ESD)的技术。尽管该技术可以用于任何数量的集成电路应用中，但是它们对于逻辑单元和存储器单元(例如，使用finFET、全环栅晶体管或其他晶体管技术的那些单元)的接触方案特别有用。根据一些实施例，多个半导体器件上方的互连区域内的各种金属特征电耦接到接合载体衬底上的一个或多个导电焊盘。根据实施例，导电焊盘提供到载体衬底内的下层掺杂区域的欧姆接触，该下层掺杂区域在载体衬底中形成一个或多个PN结。这提供了经由载体衬底将互连区域中的金属线或其他这种金属特征电接地的能力。在远后段制程(FBEOL)处理期间提供的附加互连层和导电结构(例如，BPR结构)的形成可以继续，同时对集成电路造成较少的等离子体感应的ESD损坏。这是因为，否则浮置互连区域通过PN结连接到载体衬底的地，从而为在FBEOL或其他这种处理期间可能产生的任何电荷提供放电路径。根据本公开内容，许多变化和实施例将是显而易见的。
总体概述
如上所述，关于BPR配置，仍然存在许多不可忽视的挑战。更详细地，标准存储器和逻辑单元的缩小可以通过在较低级上形成电源轨(例如，掩埋电源轨或背侧电源轨)来实现。这种BPR配置要求背侧处理(在器件层下方)以实施给定背侧电力输送方案的连接。在半导体器件下面执行背侧处理可以包括使用翻转和接合技术，其中包括半导体器件层以及形成在该器件层上方的任何中段制程(MOL)和后段制程(BEOL)互连层的原始衬底被翻转并且经由互连层中的顶部互连层接合到载体衬底。然后，可以去除其上形成器件层的原始衬底的体部分，以便提供对该器件层以及任何BPR特征(如果存在)的背侧访问。然而，这种衬底去除可能导致互连层和/或器件层的各种特征在用于在背侧处理期间蚀刻或形成特征的后续RF处理期间电浮置。特别地，等离子体蚀刻倾向于在器件层和互连层的各种浮置特征中感应电荷，并且在去除原始衬底的情况下，没有路径来消散任何累积的电荷。有鉴于此，浮置特征对等离子体感应的静电放电(ESD)高度敏感，等离子体感应的静电放电会降低半导体器件的性能，或者甚至毁坏半导体器件。
因此，并且根据本公开内容的实施例，本文提供了制造包括集成结区域以及导电表面触点的载体衬底的技术，该导电表面触点可以用于为在背侧处理期间产生的等离子体感应的电荷提供到地的放电路径，由此降低了ESD损坏来自集成电路的互连区域和器件区域的导电特征的风险。载体衬底的掺杂结区域可以提供二极管区域和其他ESD保护器件(例如，双极结晶体管(BJT))，举两个示例，它们可以耦接到在半导体器件上方最初形成的互连区域内的导电过孔。另外，互连区域内的每个导电层可以电耦接到互连区域的最顶层处的一个或多个导电过孔。如将理解的，最顶部互连层处的这些导电过孔然后可以耦接到载体衬底上的对应导电焊盘，该载体衬底接合到互连区域。具有集成结区域的接合载体衬底允许执行进一步的背侧处理操作，同时减少对集成电路的等离子体感应的ESD损坏。
根据实施例，一种集成电路包括：多个半导体器件、在多个半导体器件上方并且具有多个堆叠互连层的互连区域、在多个堆叠互连层中的任何堆叠互连层中的一个或多个金属特征、穿过互连区域的一个或多个层并且耦接到一个或多个金属特征中的任何金属特征的一个或多个导电过孔、以及载体衬底。载体衬底包括具有一个或多个掺杂结和在一个或多个掺杂结中的对应掺杂结上的一个或多个导电焊盘的半导体材料。载体衬底接合到互连区域，使得一个或多个导电焊盘与一个或多个导电过孔中的对应导电过孔接触。
根据另一实施例，一种形成集成电路的方法包括：在第一衬底上形成多个半导体器件；在多个半导体器件上方形成互连区域，互连区域包括多个堆叠互连层；形成穿过互连区域的一个或多个层的一个或多个导电过孔，一个或多个导电过孔与互连区域中的一个或多个金属特征接触；在第二衬底中形成一个或多个掺杂结；在一个或多个掺杂结中的对应掺杂结上形成一个或多个导电焊盘；以及将第二衬底接合到互连区域上，使得一个或多个导电焊盘与一个或多个导电过孔中的对应导电过孔接触。
该技术可以与任何类型的平面晶体管和非平面晶体管一起使用，所述晶体管包括finFET(有时称为双栅晶体管或三栅晶体管)、纳米线晶体管和纳米带晶体管(有时称为全环栅晶体管)以及薄膜晶体管，仅举几个示例。源极和漏极区域可以是例如给定鳍状物或衬底的掺杂部分，或者是在蚀刻和替代源极/漏极形成工艺期间沉积的外延区域。源极和漏极区域中的掺杂剂类型将取决于对应晶体管的极性。栅极结构可以用栅极首先工艺或栅极最后工艺(有时称为去除金属栅极或RMG工艺)来实施。在形成通过掩埋或背侧电源轨供电的晶体管时，可以使用任何数量的半导体材料，例如IV族材料(例如，硅、锗、硅锗)或III-V族材料(例如，砷化镓、砷化铟镓)。
本文提供的技术和结构的使用可以使用工具来检测，所述工具例如电子显微镜，包括扫描/透射电子显微镜(SEM/TEM)、扫描透射电子显微镜(STEM)、纳米束电子衍射(NBD或NBED)和反射电子显微镜(REM)；构图；X射线晶体学或衍射(XRD)；能量色散X射线光谱(EDX)；二次离子质谱(SIMS)；飞行时间SIMS(ToF-SIMS)；原子探针成像或断层摄影；局部电极原子探针(LEAP)技术；3D断层摄影；或高分辨率物理或化学分析，仅举几个合适的示例分析工具。例如，在一些示例实施例中，这样的工具可以指示在接合到集成电路的互连区域的载体衬底内的各种掺杂区域的存在。在一些实施例中，掺杂区域将包括到存在于互连区域内的一个或多个导电过孔的导电触点。在一些其他示例实施例中，这样的工具可以指示薄半导体衬底的存在，该薄半导体衬底具有在半导体器件下面并且在半导体器件之间的一个或多个掺杂结、以及具有一个或多个堆叠互连层的背侧区域，该堆叠互连层可以用类似于互连区域的材料和工艺形成。根据本公开内容，许多配置和变化将是显而易见的。
如本文所使用的，术语“背侧”通常是指在器件衬底内或者在器件衬底的区域中(在已经去除器件衬底的体的情况下)的一个或多个半导体器件下面(在器件层下方)的区域。类似地，如本文所使用的，术语“正侧”通常是指一个或多个半导体器件上方(器件层上方)的区域，并且包括具有一个或多个互连层的互连区域，该互连层具有用于传输信号或电源电压的金属结构。注意，如果翻转给定结构，则背侧可以变成正侧，反之亦然。为此，并且如将理解的，使用类似“上方”、“下方”、“下面”、“上”、“下”、“顶”和“底”的术语是为了便于讨论，而不旨在暗示刚性结构或固定取向；相反，这些术语仅仅指示当结构处于给定取向时的空间关系。
架构
图1是根据本公开内容的实施例的示出配置有具有掺杂结和背侧触点的载体衬底的集成电路的示例部分的截面图。该截面可以是穿过半导体器件远离源极或漏极区域(在该截面中不可见)截取的。在该示例中，半导体器件是非平面金属氧化物半导体(MOS)晶体管，例如三栅晶体管或全环栅(GAA)晶体管，但是如将理解的，其他晶体管拓扑和类型(例如，平面晶体管、薄膜晶体管、或可以形成到其的接触的任何其他晶体管)也可以受益于本文提供的技术。
可以看出，集成电路包括彼此堆叠的若干指示区域。根据一些实施例，集成电路包括器件区域102、器件区域102之上的互连区域104、互连区域104之上的载体区域106、以及器件区域102下面的背侧区域108。如参考图4A-4C更详细地描述的，由于背侧区域108形成在先前由器件衬底占据的区域中，因此背侧区域108被认为是在器件区域102下面。同样，互连区域104和载体区域106被认为在器件区域102之上，因为与背侧区域108相比，这些区域在器件区域102的相反侧上。器件区域102包括多个半导体器件110以及与半导体器件110相关联的一个或多个其他层或结构。例如，电介质层112可以用于在相邻的半导体器件110之间提供浅沟槽隔离(STI)。此外，另一层116可以围绕半导体器件110的有源部分，并且可以是层间电介质或栅极层。在一些实施例中，器件区域102还包括半导体器件110从其形成或形成在其上的器件衬底的一部分(在该示出的示例中，已经去除器件衬底)。
互连区域104包括彼此堆叠的多个互连层。每个互连层可以包括电介质材料118以及一个或多个不同的导电特征。电介质材料118可以是任何电介质，例如氧化硅、碳氧化硅、氮化硅或氮氧化硅。一个或多个导电特征可以包括以任何图案布置在互连层上的导电迹线120和导电过孔122，以传送去往/来自各种半导体器件110的信号和/或电源电压。
导电迹线120和导电过孔122/123中的任何一个可以包括任何数量的导电材料，其中一些示例包括铜、钌、钨、钴、钼及其合金。在一些情况下，导电迹线120和导电过孔122/123中的任何一个包括相对薄的衬层或阻挡层，例如氮化钛、硅化钛、氮化钨碳(WCN)、PVD或ALD钨、或氮化钽。衬层或阻挡层可以是例如5至20埃(例如10埃)厚。
根据一些实施例，互连区域104的最顶层包括附加的多个导电过孔123，附加的多个导电过孔123被布置为与载体衬底125上的对应导电焊盘124接触。根据一些实施例，载体衬底125是载体区域106的一部分，载体区域106还包括在载体衬底125的顶表面上的电介质层126。导电焊盘124可以设置到电介质层126中，以形成将被接合到互连区域104的最顶层的平坦化的顶表面。电介质层126可以包括氧化硅或与电介质材料118匹配的任何电介质材料。导电焊盘124可以包括以上针对导电过孔123所述的任何导电材料。根据一些实施例，导电焊盘124包括与用于导电过孔123的导电材料相同的导电材料。导电焊盘124可以包括不同导电材料的堆叠体，例如金属或金属合金层的堆叠体。
载体衬底125包括多个掺杂结，例如掺杂区域128和掺杂区域130。根据一些实施例，掺杂区域128包括NPN或PNP掺杂方案，以提供通往接地的载体衬底125的ESD路径。根据一些实施例，掺杂区域130包括PN结，以提供通往接地的载体衬底125的二极管路径。图1中的p掺杂区域和n掺杂区域的指示仅提供一个示例，并且所有这样的区域也可以掺杂有相反的掺杂剂类型。N型掺杂剂可以包括磷或砷，而P型掺杂剂可以包括硼。被指示为p+或n+的区域可以包括在5×1019cm-3与5×1021cm-3之间的掺杂剂浓度，而被指示为n或p的区域可以包括在1×1015cm-3与5×1018cm-3之间的掺杂剂浓度。
背侧区域108包括与互连区域104中使用的那些层类似的一个或多个堆叠互连层。因此，背侧区域108可以包括具有电介质材料132以及在每层内的一个或多个不同导电特征(例如，导电迹线134和导电过孔136)的层。导电迹线134和导电过孔136可以具有与以上针对导电迹线120和导电过孔123所讨论的材料特性类似的材料特性。背侧区域108的一个或多个导电特征可以包括以任何图案布置在背侧互连层上的导电迹线134和导电过孔136，以传送去往/来自各种半导体器件110的信号和/或电源电压。根据一些实施例，导电迹线134中的一个或多个可以被设计为专门传送电源电压(例如，VDD或VSS电压)，并且因此可以比导电迹线120更宽和/或更厚。在一些实施例中，背侧区域108的任何导电特征电耦接到一个或多个输入/输出(I/O)结构138，以提供与芯片封装或印刷电路板(PCB)的信号和/或电源耦接。I/O结构138可以包括焊料凸块、金属焊盘、线接合、去耦电容器(例如金属-绝缘体-金属(MIM))、球栅阵列(BGA)、引脚栅阵列(PGA)或连接盘栅阵列(LGA)，仅举几个示例。
根据一些实施例，器件区域102还可以包括一个或多个导电结构140，一个或多个导电结构140延伸穿过器件区域102，并且连接在来自互连区域104的任何导电迹线120或导电过孔122与来自背侧区域108的任何导电迹线134或导电过孔136之间。导电结构140可以用于在互连区域104与背侧区域108之间提供电源和/或信号电压。
应当注意，各种导电过孔122/123/136中的每一个被示为具有锥形轮廓，以指示归因于用于形成开口的蚀刻工艺的更自然外观。根据所使用的蚀刻参数和被蚀刻穿过的电介质层的厚度，可以观察到任何程度的锥形。此外，如图所示，导电过孔可以穿过互连区域104或背侧区域108的不同电介质层彼此堆叠。然而，在一些示例中，单个过孔凹槽可以被形成为穿过多于一个电介质层，从而产生延伸穿过两个或更多个电介质层的更高、更锥形的导电过孔。虽然为了清楚起见未示出，但是导电结构140也可以包括锥形轮廓，如导电过孔122/123/136中的任何导电过孔。
制造方法
图2A-2C是根据本公开内容的实施例的共同示出用于形成集成电路的器件区域和互连区域的示例工艺的截面图。每个图示出了从工艺流到该时间点产生的示例结构，因此所示的结构随着工艺流程继续而演进，以图2C中所示的结构结束。这种结构可以是包括例如数字逻辑单元和/或存储器单元以及模拟混合信号电路系统(circuitry)的整个集成电路(例如，诸如处理器或存储器芯片)的一部分。因此，所示的集成电路结构可以是包括未示出的其他集成电路系统的较大集成电路的一部分。给出了示例材料和工艺参数，但是如将理解的，本公开内容并不旨在限制于任何具体的此类材料或参数。
图2A是根据一些实施例的穿过形成在器件衬底202上或之上的多个半导体器件110截取的截面图。衬底202可以是例如体衬底，体衬底包括IV族半导体材料(例如硅、锗或硅锗)、III-V族半导体材料(例如砷化镓、砷化铟镓或磷化铟)和/或可以在其上形成晶体管的任何其他合适的材料。替代地，衬底202可以是绝缘体上半导体衬底，绝缘体上半导体衬底具有在掩埋绝缘体层之上的期望的半导体层(例如，二氧化硅之上的硅)。替代地，衬底202可以是适于形成纳米线或纳米带的多层衬底或超晶格(例如，硅和SiGe的交替层，或砷化铟镓和磷化铟的交替层)。可以使用任何数量的衬底。
可以包括任何数量的半导体器件110，但是此处使用四个半导体器件作为示例。半导体器件110可以是具有在源极和漏极区域之间延伸的有源半导体材料的一个或多个鳍状物的finFET器件，或者是包括在源极和漏极区域之间延伸的半导体纳米带或纳米线的GAA器件。半导体器件110的鳍状物或纳米线/纳米带可以是例如衬底原生的(由衬底本身形成)，例如从体硅衬底蚀刻的硅鳍状物。替代地，鳍状物或纳米线/纳米带可以由沉积到下面的衬底上的材料形成。在一个这样的示例情况下，硅锗(SiGe)的毯覆层可以沉积到硅衬底上，并且然后被图案化和蚀刻以形成从该衬底延伸的多个SiGe鳍状物。在另一这样的示例中，可以在所谓的基于纵横比捕获的工艺中形成非原生鳍状物，其中原生鳍状物被蚀刻掉以便留下鳍形沟槽，然后可以用替代半导体材料(例如，IV族或III-V族材料)填充该鳍形沟槽。在又一实施例中，鳍状物包括材料的交替层(例如，硅和SiGe的交替层)，该交替层有助于在栅极形成工艺期间形成纳米线和纳米带，其中一种类型的交替层被选择性地蚀刻掉，以便在沟道区域内释放另一种类型的交替层，使得然后可以实行全环栅(GAA)工艺。再次，交替层可以毯覆沉积，并且然后蚀刻成鳍状物，或者沉积到鳍形沟槽中。其他实施例可以使用平面晶体管架构，使得不存在鳍状物、纳米线或纳米带。
虽然在该截面中未示出，但是半导体器件110包括源极或漏极区域，该源极或漏极区域可以是在蚀刻和替代工艺中提供在鳍状物上的外延源极或漏极区域。在其他实施例中，源极或漏极区域中的一个或两个可以是例如鳍状物或衬底202的注入掺杂原生部分。可以使用适合于源极和漏极区域的任何半导体材料(例如，IV族和III-V族半导体材料)。源极和漏极区域可以包括诸如衬层和覆盖层的多层以提高接触电阻。在任何这样的情况下，源极或漏极区域的成分和掺杂可以相同或不同，这取决于晶体管的极性。在示例中，例如，一个晶体管是p型MOS(PMOS)晶体管，而另一个晶体管是n型MOS(NMOS)晶体管。可以使用任何数量的源极和漏极配置和材料。
根据一些实施例，半导体器件110的鳍状物在用作半导体器件110之间的STI层的电介质层112上方延伸。电介质层112可以是任何合适的电介质材料，例如二氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。
图2B是根据本公开内容的实施例的在形成导电结构140和层116之后图2A中所示的结构的截面图。层116可以是使用任何常规沉积技术沉积的层间电介质，所述常规沉积技术例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、可流动CVD、旋涂电介质或原子层沉积(ALD)。之后，可以执行深过孔蚀刻，该深过孔蚀刻穿过层116、电介质层112，并且进入衬底202的一部分中。深过孔蚀刻可以使用反应离子蚀刻(RIE)或深反应离子蚀刻(DRIE)技术。在执行蚀刻之后，通过将导电材料沉积到蚀刻的凹槽中来形成导电结构140。导电材料可以包括铜、钌、钨、钴、钼或其合金，仅举几个示例。根据一些实施例，使用电镀、化学镀、CVD、ALD或PECVD技术中的任何一种来沉积导电材料。导电结构140可以用作背侧触点结构或深过孔边界(DVB)结构，以形成到将在稍后的工艺中形成的背侧导电特征的电接触。在沉积用于导电结构140的导电材料之后，将层116的表面上的任何多余材料抛光掉，以使层116和导电结构140的顶表面平坦化。注意，层116的平坦化顶表面可以在半导体器件110的顶表面上方延伸。
图2C是根据本公开内容的实施例的在半导体器件110上方形成互连区域104之后的图2B中所示的结构的截面图。互连区域104的每一层可以从直接在层116上的最底层开始一个接一个地形成并且以具有顶部导电过孔123的最顶层结束。根据一些实施例，每一层包括使用任何常规沉积技术(例如，CVD、PECVD、可流动CVD、旋涂电介质或ALD)沉积的电介质材料118。此外，如上文参考图1所讨论的，每一层包括一个或多个导电特征，例如导电迹线120和/或导电过孔122。
根据一些实施例，导电迹线120或导电过孔122中的至少一些被提供在互连区域104的第一层内以与对应的导电结构140接触。此外，在一些实施例中，互连区域104的最顶层包括多个顶部导电过孔123，顶部导电过孔123被布置为与衬底载体上的对应导电焊盘对齐，如本文将进一步讨论的。
根据一些实施例，整个互连区域104的所有导电特征(例如，迹线和过孔)电耦接到顶部过孔123中的至少一个，使得互连区域104(以及类似地器件区域102)的所有导电特征可以通过顶部过孔123电连接到单个电位(例如，接地)。
图3A-3C是根据本公开内容的实施例的共同示出用于形成在集成电路上使用的载体衬底的示例工艺的截面图。每个图示出了从工艺流到该时间点产生的示例结构，因此所示的结构随着工艺流程继续而演进，以图3C中所示的结构结束。这种结构可以接合到包括例如数字逻辑单元和/或存储器单元以及模拟混合信号电路系统的另一集成电路结构(例如，诸如处理器或存储器芯片)。给出了示例材料和工艺参数，但是如将理解的，本公开内容并不旨在限制于任何具体的此类材料或参数。
图3A示出了根据实施例的在载体衬底125的顶表面上具有电介质层126的载体衬底125的截面图。载体衬底125可以类似于器件衬底202，并且关于器件衬底202的讨论同样适用于载体衬底125。电介质层126可以是任何电介质材料，尽管在一些实施例中，电介质层126是与互连区域104的层中使用的电介质材料相同的材料。电介质层126可以使用任何常规沉积技术来沉积，常规沉积技术例如CVD、PECVD、可流动CVD、旋涂电介质或ALD。
图3B是根据本公开内容的实施例的在衬底125内形成掺杂区域128和130之后的图3A中所示的结构的截面图。掺杂区域128和130中的任何一个可以被正向偏置以提供通过载体衬底125(其本身被掺杂)的电路径。在一些实施例中，在后续IC处理操作(例如背侧处理操作)期间，载体衬底125接地，并且掺杂区域128和130可以被正向偏置以使通过掺杂区域128和130耦接的任何导电特征接地。
根据一些实施例，掺杂区域130代表二极管结构，而掺杂区域128代表ESD结构。可以在载体衬底125上提供任何数量的这种二极管结构或ESD结构，以及任何数量的其他类型的掺杂区域。所示的n+阱、p+阱和n阱中的每一个可以使用离子注入或扩散来形成。n+阱和p+阱中的每一个可以包括在大约5×1019cm-3与5×1021cm-3之间的掺杂剂浓度。n阱可包括在大约5×1016cm-3与5×1018cm-3之间的掺杂剂浓度。可以使用p型掺杂剂以大约1×1014cm-3与2×1015cm-3之间的掺杂剂浓度原生掺杂载体衬底125。如上所述，所示的掺杂剂类型仅是一个示例，也可以使用相反的掺杂剂类型，使得衬底125是n型掺杂的，区域128具有NPN结构，并且掺杂区域130包括p+阱。
图3C是根据本公开内容的实施例的在形成导电焊盘124之后的图3B中所示的结构的截面图。可以使用RIE或任何其他合适的各向异性干法蚀刻技术，在一个或多个掺杂区域(例如，掺杂区域128和130)上方、穿过电介质层126蚀刻凹槽。之后，可以用导电材料填充凹槽以形成导电焊盘124。导电材料可以包括任何数量的导电材料，其中一些示例性的此类材料包括铜、钌、钨、钴、钼及其合金。根据一些实施例，导电焊盘124包括与过孔123相同的导电材料，以促进导电焊盘124与过孔123之间的较强金属-金属接合，如本文将进一步论述的。根据一些实施例，电介质层126和导电焊盘124的顶表面被抛光(例如，使用CMP)以沿着电介质层126和导电焊盘124的顶部产生所示的平坦化表面。抛光的表面提供平滑表面以促进与互连区域104的更强接合，并且确保去除穿过电介质层126的凹槽内不存在的任何多余导电材料。
图4A-4C是根据本公开内容的实施例的共同示出用于将载体衬底接合到器件衬底并且在器件衬底上进行背侧操作的示例工艺的截面图。每个图示出了从工艺流到该时间点产生的示例结构，因此所示的结构随着工艺流程继续而演进，以图4C中所示的结构结束。这种结构可以是包括例如数字逻辑单元和/或存储器单元以及模拟混合信号电路系统的整个集成电路(例如，诸如处理器或存储器芯片)的一部分。因此，所示的集成电路结构可以是包括未示出的其他集成电路系统的较大集成电路的一部分。给出了示例材料和工艺参数，但是如将理解的，本公开内容并不旨在限制于任何具体的此类材料或参数
图4A示出了根据本公开内容的实施例的互连区域104与载体区域106之间的接合工艺。可以对准载体区域106，使得载体衬底125上的一个或多个导电焊盘124与互连区域104的一个或多个对应的导电过孔123接触。当两个区域被放在一起时，可以沿着互连区域104与载体区域106之间的界面形成接合。更具体地说，在热接合工艺中，电介质材料118与电介质层126之间的界面熔合在一起，而导电过孔123和对应的导电焊盘124之间的界面经历金属-金属接合，其中施加热使金属回流并且形成接合。在一些示例中，接合过程是混合接合工艺，其涉及施加压力和约200℃与约450℃之间的高温，以使氧化物表面熔合在一起并且使金属表面回流在一起。
图4B是根据本公开内容的实施例的在完成接合并且去除器件衬底202之后的图4A中所示的结构的截面图。虚线区域表示衬底202的先前位置，衬底202可以从器件区域的背侧部分或完全去除。根据一些实施例，使用CMP去除器件衬底202，直到到达电介质层112。其他去除工艺可以涉及用于去除半导体材料的任何基于等离子体的干法蚀刻或湿法蚀刻剂。根据一些实施例，还可以去除存在于衬底202内的导电结构140的任何部分，使得产生导电结构140和电介质层112上的平坦化的表面。
图4C是根据本公开内容的实施例的在完成背侧区域108之后的图4B中所示的结构的截面图。背侧区域108可以形成在先前被器件衬底202占据的区域中。如上参考图1所述，可以以与互连区域104类似的方式形成背侧区域108，背侧区域108具有一个或多个堆叠的背侧互连层，该背侧互连层具有以任何图案布置的电介质材料132、导电迹线134和导电过孔136。在一些实施例中，背侧区域108的导电特征中的任何一个电耦接到一个或多个I/O结构138，以提供与芯片封装或印刷电路板(PCB)的信号和/或电源耦接。I/O结构138可以包括焊料凸块、金属焊盘、去耦电容器(例如金属-绝缘体-金属(MIM))、线接合、球栅阵列(BGA)、引脚栅阵列(PGA)或连接盘栅阵列(LGA)，仅举几个示例。此外，形成背侧区域108内的导电特征中的一个或多个以接触导电结构140，使得通过导电结构140中的任何一个在背侧区域108与互连区域104之间提供电力和/或信号。
图5A-5C是根据本公开内容的实施例的共同示出用于将载体衬底接合到器件衬底并且在器件衬底上进行背侧操作的另一示例工艺的截面图。每个图示出了从工艺流到该时间点产生的示例结构，因此所示的结构随着工艺流程继续而演进，以图5C中所示的结构结束。这种结构可以是包括例如数字逻辑单元和/或存储器单元以及模拟混合信号电路系统的整个集成电路(例如，诸如处理器或存储器芯片)的一部分。因此，所示的集成电路结构可以是包括未示出的其他集成电路系统的较大集成电路的一部分。给出了示例材料和工艺参数，但是如将理解的，本公开内容并不旨在限制于任何具体的此类材料或参数
图5A示出了根据本公开内容的实施例的互连区域104与载体衬底502之间的接合工艺。该工艺类似于上面参考图4A描述的接合工艺，其中氧化物表面接合在一起，并且导电过孔123与导电焊盘124之间的金属表面接合在一起。然而，在该示例中，载体衬底502和器件衬底506的结构是不同的。具体地，载体衬底502中的各种掺杂结包括如上所述的二极管结130和掺杂结504。在载体衬底502内不提供载体衬底125中使用的NPN结或PNP结，因为这些区域已经替代地被移动到器件衬底506。除了包括附加的掺杂区域508和510之外，器件衬底506可以类似于器件衬底202。
器件衬底506可以包括多个各种掺杂区域，例如掺杂区域508和掺杂区域510。根据一些实施例，掺杂区域510代表二极管结构，而掺杂区域508代表ESD结构。可以在器件衬底506上提供任何数量的这种二极管结构或ESD结构，以及任何数量的其他类型的掺杂区域。在器件衬底506或载体衬底502中的所示的n+阱、p+阱和n阱区中的每一个可以使用离子注入或扩散来形成。n+阱和p+阱中的每一个可以包括在大约5×1019cm-3与5×1021cm-3之间的掺杂剂浓度。n阱可包括在大约5×1016cm-3与5×1018cm-3之间的掺杂剂浓度。可以使用p型掺杂剂以大约1×1014cm-3与2×1015cm-3之间的掺杂剂浓度原生掺杂器件衬底506和载体衬底502。如上所述，所示的掺杂剂类型仅是一个示例，也可以使用相反的掺杂剂类型，使得器件衬底506是n型掺杂的，区域508具有NPN结构，并且掺杂区域510包括p+阱。
根据一些实施例，器件衬底502还包括一个或多个掩埋导电层512。在所示的示例中，在器件衬底506的位于相邻半导体器件110之间的部分内提供掩埋导电层512。掩埋导电层512可以是任何导电材料，例如任何金属或金属合金，导电材料可以包括钨、钼、钌、钴、铜、铝或银中的任何一种。根据一些实施例，掩埋导电层512提供到集成电路的各种半导体器件的VDD或VSS掩埋或背侧电源轨(BPR)。在一些实施例中，导电结构140与对应的掩埋导电层512接触，以将VDD或VSS电源提高到互连区域104的各种导电结构中的一个或多个。
图5B是根据本公开内容的实施例的在完成接合并且去除器件衬底506的一部分之后的图5A中所示的结构的截面图。根据一些实施例，去除器件衬底506的一部分，以便至少保留各种掺杂结区域和掩埋导电层512。根据一些实施例，使用CMP去除器件衬底506的一部分，直到达到相对于掩埋导电层512的高度h。其他去除工艺可以涉及用于去除器件衬底502的半导体材料的任何基于等离子体的干法蚀刻或湿法蚀刻剂。高度h可以是任何高度，以确保器件衬底506内的掺杂区域和掩埋导电层512不会由于去除器件衬底506的一部分而被损坏。在一些示例中，高度h在约100nm与约1000nm之间。
根据一些实施例，导电过孔514被形成为穿过衬底506的所标识的高度h，以与对应的掩埋导电层512接触。导电过孔514可以包括以上针对任何过孔123所公开的任何导电材料。在一些实施例中，由于高度h小于来自互连区域104的给定互连层的厚度，所以导电过孔514与过孔123相比可以具有较小的宽度。由于导电过孔514穿过半导体材料(与如导电过孔123的电介质材料相反)形成，因此可以首先沉积薄绝缘层，随后沉积金属材料以将导电过孔514与器件衬底506的半导体材料隔离。绝缘层可以包括任何电介质材料，例如氧化硅或氮化硅。
图5C是根据本公开内容的实施例的在完成背侧区域108之后图5B中所示的结构的截面图。已经参考图4C描述了背侧区域108的形成工艺。在所示示例中，不是在背侧区域108内形成导电过孔以接触导电结构140，而是形成导电过孔以接触导电过孔514并且完成背侧区域108的一个或多个导电特征与互连区域104的一个或多个导电特征之间的电路径。
图6示出了根据本公开内容的实施例的芯片封装600的示例实施例。如可以看到的，芯片封装600包括一个或多个管芯602。一个或多个管芯602可以包括具有如前述实施例中的任何一个中所描述的结构的至少一个集成电路。在一些示例配置中，一个或多个管芯602可以包括用于与形成在管芯上的其他器件或连接到芯片封装600的其他器件接口连接的任何其他电路系统。
如可以进一步看到的，芯片封装600包括接合到封装衬底606的外壳604。外壳604可以是任何标准或专有外壳，并且可以为芯片封装600的部件提供例如电磁屏蔽和环境保护。一个或多个管芯602可以使用连接608导电地耦接到封装衬底606，连接608可以用任何数量的标准或专用连接机构(例如，焊料凸块、球栅阵列(BGA)、引脚或线接合，举几个示例)来实施。在一些实施例中，连接608与I/O结构138相同。封装衬底606可以是任何标准或专有封装衬底，但是在一些情况下包括具有导电路径(例如，包括导电过孔和导电线)的电介质材料，该导电路径在封装衬底606的面之间或者每个面上的不同位置之间延伸穿过电介质材料。在一些实施例中，封装衬底606可以具有小于1毫米的厚度(例如，在0.1毫米与0.5毫米之间)，但是可以使用任何数量的封装几何形状。附加的导电触点612可以设置在封装衬底606的相反面处，用于导电接触例如印刷电路板(PCB)。一个或多个过孔610延伸穿过封装衬底606的厚度，以在一个或多个连接608与一个或多个触点612之间提供导电路径。为了便于说明，过孔610被示出为穿过封装衬底606的单个直柱，尽管过孔610可以使用其他配置(例如，镶嵌、双镶嵌、穿硅过孔、或蜿蜒穿过衬底606的厚度以接触其中的一个或多个中间位置的互连结构)。在其他实施例中，过孔610由多个更小的堆叠过孔制造，或者在封装衬底606上的不同位置处交错。在所示实施例中，触点612是焊球(例如，用于基于凸块的连接或球栅阵列布置)，但是可以使用任何合适的封装接合机构(例如，引脚栅阵列布置中的引脚，或连接盘栅阵列布置中的连接盘)。在一些实施例中，阻焊剂设置在触点612之间，以阻止短路。
在一些实施例中，模制材料614可以设置在包括在外壳604内的一个或多个管芯602周围(例如，在管芯602与封装衬底606之间作为欠填充材料(underfill material)，以及在管芯602与外壳604之间作为过填充材料(overfill materia))。尽管模制材料614的尺寸和质量可以在不同实施例之间变化，但是在一些实施例中，模制材料614的厚度小于1毫米。可以用于模制材料614的示例材料包括适当的环氧树脂模制材料。在一些情况下，模制材料614除了是电绝缘的之外，还是导热的。
方法
图7是根据实施例的用于形成集成电路的至少一部分的方法700的流程图。方法700的各种操作可以在图2A-2C、图3A-3C、图4A-4C和图5A-5C中示出。然而，方法700的各种操作与前述附图中所示的特定部件的相关性并非旨在暗示任何结构和/或使用限制。相反，上述附图提供了方法700的一个示例实施例。可以在方法700的任何操作之前、期间或之后执行其他操作。例如，方法700没有明确地描述为了形成常见晶体管结构而执行的许多步骤。方法700的一些操作可以以与所示顺序不同的顺序执行。
方法700开始于操作702，其中在第一衬底上形成半导体器件。半导体器件可以包括：具有在源极和漏极区域之间延伸的有源半导体材料的一个或多个鳍状物的finFET器件，或者包括在源极和漏极区域之间延伸的半导体纳米带或纳米线的GAA器件、薄膜晶体管(TFT)或平面MOSFET。任何已知的制造工艺可以用于形成任何半导体器件。
方法700继续到操作704，其中在半导体器件上方形成互连区域。互连区域的每一层可以一个接一个地形成。根据一些实施例，每一层包括使用任何常规沉积技术(例如，CVD、PECVD、可流动CVD、旋涂电介质或ALD)沉积的电介质材料。此外，每一层包括一个或多个导电特征，例如导电迹线和/或导电过孔。
根据一些实施例，作为互连区域的形成的一部分，形成从互连区域向下延伸到第一衬底的至少一部分中的导电结构。这些导电结构用作背侧触点，以促进互连区域的导电特征与在随后的操作期间形成的背侧区域的导电特征之间的电连接。根据一些实施例，在互连区域的第一层内提供至少一些导电迹线或导电过孔，以与对应的导电结构接触。此外，在一些实施例中，互连区域的最顶层包括多个顶部导电过孔，顶部导电过孔被布置为在稍后的操作中与载体衬底上的对应导电焊盘对齐。根据一些实施例，整个互连区域104中的所有导电特征(例如，迹线和过孔)电耦接到顶部过孔中的至少一个。
方法700继续到操作706，其中在第二衬底内形成一个或多个掺杂结。掺杂结可以包括任何数量的二极管结构或ESD结构。也可以包括其他类型的掺杂结。给定的掺杂结可以包括任何数量的n阱区域或p阱区域，n阱区域或p阱区域可以使用离子注入或扩散来形成。根据一些实施例，可以使各种掺杂结正向偏置，以提供通过第二衬底的电路径(例如，在第二衬底接地的情况下)。在一些实施例中，掺杂结形成在第二衬底的半导体部分内，该半导体部分包括顶部电介质层，例如氧化硅层或氮化硅层。
方法700继续到操作708，其中、在对应的掺杂结之上的第二衬底上形成导电焊盘。导电焊盘可以包括任何数量的导电材料，其中一些示例性此类材料包括铜、钌、钨、钴、钼及其合金。根据一些实施例，导电焊盘包括与用于互连区域的导电过孔的导电材料相同的导电材料，以促进导电焊盘与导电过孔之间的更强的金属-金属接合。在一些实施例中，导电焊盘包括与特别用于与导电焊盘对准的顶部导电过孔(存在于最顶部互连层中)中的一个或多个顶部导电过孔中的导电材料相同的导电材料，以促进第二衬底与互连区域之间的接合。
方法700继续到操作710，其中将第二衬底接合到第一衬底上方的互连区域。可以对准第二衬底，使得第二衬底的导电焊盘中的一个或多个与互连区域的一个或多个对应的导电过孔接触。当两个区域被放在一起时，可以沿着互连区域104与第二衬底之间的界面形成接合。更具体地，混合接合工艺发生在类似的电介质材料(例如，互连区域的顶层中的电介质材料与第二衬底的顶部电介质层)之间的界面处以及类似的金属(例如，第二衬底的导电焊盘与互连区域的导电过孔)之间的界面处。由于热和压力的施加，电介质材料熔合在一起，同时金属经历回流工艺以形成金属-金属接合。
方法700继续到操作712，其中在第一衬底上完成背侧处理操作。在背侧处理操作期间，第一衬底可以电接地，以对应地将互连区域和半导体器件的任何(或所有)导电特征接地。这些接地特征减少或消除了在执行任何背侧处理操作时可能发生的等离子体感应的ESD损坏。示例背侧操作包括去除第一衬底的整个体半导体部分，并且形成类似于互连区域的背侧区域。其他示例背侧操作包括仅去除第一衬底的一部分，并且形成穿过第一衬底的半导体材料的导电过孔，以与第一衬底内的掩埋导电层接触。
示例系统
图8是根据本公开内容的一些实施例的利用如本文所公开的集成电路结构中的一个或多个集成电路结构实施的示例计算系统。如可以看到的，计算系统800容纳母板802。母板802可以包括多个部件，包括但不限于处理器804和至少一个通信芯片806，其中的每一个部件可以物理地和电气地耦接到母板802，或者以其他方式集成在母板802中。如将理解的，母板802可以是例如任何印刷电路板(PCB)，无论是主板、安装在主板上的子板、还是系统800的唯一板等。
取决于其应用，计算系统800可以包括可以或可以不物理地和电气地耦接到母板802的一个或多个其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速计、陀螺仪、扬声器、相机、以及大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等等)。包括在计算系统800中的任何部件可以包括根据示例实施例配置的一个或多个集成电路结构或器件(例如，如本文中不同地提供的包括具有载体衬底的集成电路的模块，该载体衬底具有耦接到互连区域的导电特征的各种掺杂结)。在一些实施例中，多个功能可以集成到一个或多个芯片中(例如，注意，通信芯片806可以是处理器804的一部分或以其他方式集成到处理器804中)。
通信芯片806能够实现无线通信，以便向和从计算系统800传送数据。术语“无线”和其派生词可以用于描述可以通过使用调制电磁辐射经由非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片806可以实施多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G和以上的任何其他无线协议。计算系统800可以包括多个通信芯片806。例如，第一通信芯片806可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片806可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的较长距离无线通信。
计算系统800的处理器804包括封装在处理器804内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括利用如本文中不同地描述的一个或多个半导体器件实施的板载电路系统。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
通信芯片806还可以包括封装在通信芯片806内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括如本文中不同地描述的一个或多个半导体器件。如根据本公开内容将理解的，注意，多标准无线能力可以直接集成到处理器804中(例如，其中任何芯片806的功能集成到处理器804中，而不是具有单独的通信芯片)。进一步注意，处理器804可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器804和/或通信芯片806。同样，任何一个芯片或芯片组可以具有集成在其中的多个功能。
在各种实施方式中，计算系统800可以是膝上型计算机、上网本、笔记本、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器、或处理数据或采用如本文中不同地描述的使用所公开的技术形成的一个或多个集成电路结构或器件的任何其他电子设备。
将理解，在一些实施例中，计算系统800的各种部件可以被组合或集成在片上系统(SoC)架构中。在一些实施例中，部件可以是硬件部件、固件部件、软件部件、或硬件、固件或软件的任何合适的组合。
另外的示例实施例
以下示例涉及另外的实施例，从中许多排列和配置将是显而易见的。
示例1是一种集成电路，包括：多个半导体器件、在多个半导体器件上方并且具有多个堆叠互连层的互连区域、在多个堆叠互连层中的任何堆叠互连层中的一个或多个金属特征、穿过互连区域的一个或多个层并且耦接到一个或多个金属特征中的任何金属特征的一个或多个导电过孔、以及具有半导体材料的载体衬底，半导体材料具有一个或多个掺杂结以及在一个或多个掺杂结中的对应掺杂结上的一个或多个导电焊盘。载体衬底接合到互连区域，使得一个或多个导电焊盘与一个或多个导电过孔中的对应导电过孔接触。
示例2包括示例1的主题，还包括在多个半导体器件下面的背侧区域，其中，背侧区域包括一个或多个附加金属特征。在一些这样的示例中，一个或多个附加金属特征包括掩埋或背侧电源轨(BPR)结构。
示例3包括示例2的主题，还包括在背侧区域中的金属特征与互连区域中的金属特征之间延伸的一个或多个导电结构。
示例4包括示例2或3的主题，其中，背侧区域包括一个或多个输入/输出(I/O)结构。
示例5包括示例2-4中任一项的主题，其中，多个半导体器件在衬底上，其中，衬底包括具有一个或多个掺杂结的半导体材料，并且衬底在多个半导体器件与背侧区域之间。
示例6包括示例5的主题，还包括一个或多个导电过孔，一个或多个导电过孔延伸穿过衬底的在背侧区域中的金属特征与衬底中的掩埋导电层之间的部分。
示例7包括示例1-6中任一项的主题，其中，一个或多个掺杂结中的至少一个掺杂结包括第一掺杂剂类型的第一掺杂阱、以及与第一掺杂剂类型相反的第二掺杂剂类型的第二掺杂阱，第二掺杂阱在第一掺杂阱内。
示例8包括示例1-7中任一项的主题，其中，多个堆叠的互连层上的所有金属特征各自电耦接到一个或多个导电过孔中的至少一个导电过孔。
示例9是包括示例1-8中任一项的集成电路的印刷电路板。
示例10是一种电子设备，包括具有一个或多个管芯的芯片封装。一个或多个管芯中的至少一个管芯包括：多个半导体器件、在多个半导体器件上方并且具有多个堆叠互连层的互连区域、在多个堆叠互连层中的任何堆叠互连层中的一个或多个金属特征、穿过互连区域的一个或多个层并且耦接到一个或多个金属特征中的任何金属特征的一个或多个导电过孔、以及具有半导体材料的载体衬底，半导体材料具有一个或多个掺杂结以及在一个或多个掺杂结中的对应掺杂结上的一个或多个导电焊盘。载体衬底接合到互连区域，使得一个或多个导电焊盘与一个或多个导电过孔中的对应导电过孔接触。
示例11包括示例10的主题，其中，一个或多个管芯中的至少一个管芯还包括在多个半导体器件下面的背侧区域，其中，背侧区域包括一个或多个附加金属特征。在一些这样的示例中，一个或多个附加金属特征包括掩埋或背侧电源轨(BPR)结构。
示例12包括示例11的主题，其中，一个或多个管芯中的至少一个管芯还包括在背侧区域中的金属特征与互连区域中的金属特征之间延伸的一个或多个导电结构。
示例13包括示例11或12的主题，其中，背侧区域包括一个或多个芯片输入/输出(I/O)结构。
示例14包括示例11-13中任一项的主题，其中，多个半导体器件在衬底上，其中，衬底包括具有一个或多个掺杂结的半导体材料，并且衬底在多个半导体器件与背侧区域之间。
示例15包括示例14的主题，其中，一个或多个管芯中的至少一个管芯还包括一个或多个导电过孔，一个或多个导电过孔延伸穿过衬底的在背侧区域中的金属特征与衬底中的掩埋导电层之间的部分。
示例16包括示例10-15中任一项的主题，其中，一个或多个掺杂结中的至少一个掺杂结包括第一掺杂剂类型的第一掺杂阱、以及与第一掺杂剂类型相反的第二掺杂剂类型的第二掺杂阱，第二掺杂阱在第一掺杂阱内。
示例17包括示例10-16中任一项的主题，其中，多个堆叠的互连层上的所有金属特征各自电耦接到一个或多个导电过孔中的至少一个导电过孔。
示例18包括示例10-17中任一项的主题，还包括印刷电路板，其中芯片封装附接到印刷电路板。
示例19是一种形成集成电路的方法。该方法包括：在第一衬底上形成多个半导体器件；在多个半导体器件上方形成互连区域，互连区域包括多个堆叠互连层；形成穿过互连区域的一个或多个层的一个或多个导电过孔，一个或多个导电过孔与互连区域中的一个或多个金属特征接触；在第二衬底中形成一个或多个掺杂结；在一个或多个掺杂结中的对应掺杂结上形成一个或多个导电焊盘；以及将第二衬底接合到互连区域上，使得一个或多个导电焊盘与一个或多个导电过孔中的对应导电过孔接触。
示例20包括示例19的主题，还包括在第二衬底的顶表面上形成电介质层，其中，接合包括将第二衬底上的电介质层接合到互连区域中的另一电介质层。
示例21包括示例19或20的主题，还包括去除第一衬底并且在多个半导体器件下面形成背侧区域。在一些这样的示例中，背侧区域包括一个或多个BPR结构。
示例22包括示例21的主题，还包括在背侧区域上形成一个或多个芯片I/O结构。
示例23包括示例21或22的主题，还包括形成在背侧区域中的金属特征与互连区域中的金属特征之间延伸的一个或多个导电结构。
示例24包括示例19-23中任一项的主题，还包括在第一衬底中形成一个或多个掺杂结，并且去除第一衬底的第一部分，从而留下第一衬底的包括一个或多个掺杂结的第二部分。
示例25包括示例24的主题，还包括形成延伸穿过第一衬底的第二部分的一部分的一个或多个导电过孔。
为了说明和描述的目的，已经呈现了本公开内容的实施例的以上描述。其不旨在是详尽无遗的或将本公开内容限制为所公开的精确形式。根据本公开内容，许多修改和变化是可能的。本公开内容的范围不旨在由该具体实施方式来限定，而是由所附权利要求来限定。

Claims (25)

1.一种集成电路，包括：
多个半导体器件；
互连区域，在所述多个半导体器件上方，所述互连区域包括多个堆叠互连层；
一个或多个金属特征，在所述多个堆叠互连层中的任何堆叠互连层中；
一个或多个导电过孔，穿过所述互连区域的一个或多个层，并且耦接到所述一个或多个金属特征中的任何金属特征；以及
载体衬底，具有半导体材料，所述半导体材料具有一个或多个掺杂结、以及在所述一个或多个掺杂结中的对应掺杂结上的一个或多个导电焊盘，其中，所述载体衬底接合到所述互连区域，使得所述一个或多个导电焊盘与所述一个或多个导电过孔中的对应导电过孔接触。
2.根据权利要求1所述的集成电路，还包括在所述多个半导体器件下面的背侧区域，其中，所述背侧区域包括一个或多个附加金属特征。
3.根据权利要求2所述的集成电路，其中，所述一个或多个附加金属特征包括掩埋或背侧电源轨(BPR)结构。
4.根据权利要求2所述的集成电路，还包括在所述背侧区域中的金属特征与所述互连区域中的金属特征之间延伸的一个或多个导电结构。
5.根据权利要求2所述的集成电路，其中，所述背侧区域包括一个或多个输入/输出(I/O)结构。
6.根据权利要求2所述的集成电路，其中，所述多个半导体器件在衬底上，其中，所述衬底包括具有一个或多个掺杂结的半导体材料，并且所述衬底在所述多个半导体器件与所述背侧区域之间。
7.根据权利要求6所述的集成电路，还包括一个或多个导电过孔，所述一个或多个导电过孔延伸穿过所述衬底的在所述背侧区域中的金属特征与所述衬底中的掩埋导电层之间的部分。
8.根据权利要求1至7中任一项所述的集成电路，其中，所述一个或多个掺杂结中的至少一个掺杂结包括第一掺杂剂类型的第一掺杂阱、以及与所述第一掺杂剂类型相反的第二掺杂剂类型的第二掺杂阱，所述第二掺杂阱在所述第一掺杂阱内。
9.根据权利要求1至7中任一项所述的集成电路，其中，所述多个堆叠互连层上的所有的所述金属特征各自电耦接到所述一个或多个导电过孔中的至少一个导电过孔。
10.一种印刷电路板，包括根据权利要求1至7中任一项所述的集成电路。
11.一种电子设备，包括：
芯片封装，包括一个或多个管芯，所述一个或多个管芯中的至少一个管芯包括：
多个半导体器件；
互连区域，在所述多个半导体器件上方，所述互连区域包括多个堆叠互连层；
一个或多个金属特征，在所述多个堆叠互连层中的任何堆叠互连层中；
一个或多个导电过孔，穿过所述互连区域的一个或多个层，并且耦接到所述一个或多个金属特征中的任何金属特征；以及
载体衬底，具有半导体材料，所述半导体材料具有一个或多个掺杂结、以及在所述一个或多个掺杂结中的对应掺杂结上的一个或多个导电焊盘，其中，所述载体衬底接合到所述互连区域，使得所述一个或多个导电焊盘与所述一个或多个导电过孔中的对应导电过孔接触。
12.根据权利要求11所述的电子设备，其中，所述一个或多个管芯中的所述至少一个管芯还包括在所述多个半导体器件下面的背侧区域，其中，所述背侧区域包括一个或多个附加金属特征，并且其中，所述一个或多个附加金属特征包括掩埋或背侧电源轨(BPR)结构。
13.根据权利要求12所述的电子设备，其中，所述一个或多个管芯中的所述至少一个管芯还包括在所述背侧区域中的金属特征与所述互连区域中的金属特征之间延伸的一个或多个导电结构。
14.根据权利要求12所述的电子设备，其中，所述背侧区域包括一个或多个芯片输入/输出(I/O)结构。
15.根据权利要求12至14中任一项所述的电子设备，其中，所述多个半导体器件在衬底上，其中，所述衬底包括具有一个或多个掺杂结的半导体材料，并且所述衬底在所述多个半导体器件与所述背侧区域之间。
16.根据权利要求15所述的电子设备，其中，所述一个或多个管芯中的所述至少一个管芯还包括一个或多个导电过孔，所述一个或多个导电过孔延伸穿过所述衬底的在所述背侧区域中的金属特征与所述衬底中的掩埋导电层之间的部分。
17.根据权利要求11至14中任一项所述的电子设备，其中，所述一个或多个掺杂结中的至少一个掺杂结包括第一掺杂剂类型的第一掺杂阱、以及与所述第一掺杂剂类型相反的第二掺杂剂类型的第二掺杂阱，所述第二掺杂阱在所述第一掺杂阱内。
18.根据权利要求11至14中任一项所述的电子设备，其中，所述多个堆叠互连层上的所有的所述金属特征各自电耦接到所述一个或多个导电过孔中的至少一个导电过孔。
19.根据权利要求11至14中任一项所述的电子设备，还包括印刷电路板，其中，所述芯片封装附接到所述印刷电路板。
20.一种形成集成电路的方法，所述方法包括：
在第一衬底上形成多个半导体器件；
在所述多个半导体器件上方形成互连区域，所述互连区域包括多个堆叠互连层；
形成穿过所述互连区域的一个或多个层的一个或多个导电过孔，所述一个或多个导电过孔与所述互连区域中的一个或多个金属特征接触；
在第二衬底中形成一个或多个掺杂结；
在所述一个或多个掺杂结中的对应掺杂结上形成一个或多个导电焊盘；以及
将所述第二衬底接合到所述互连区域上，使得所述一个或多个导电焊盘与所述一个或多个导电过孔中的对应导电过孔接触。
21.根据权利要求20所述的方法，还包括：在所述第二衬底的顶表面上形成电介质层，其中，所述接合包括：将所述第二衬底上的所述电介质层接合到所述互连区域中的另一电介质层。
22.根据权利要求20所述的方法，还包括：去除所述第一衬底，并且在所述多个半导体器件下面形成背侧区域。
23.根据权利要求22所述的方法，还包括：形成在所述背侧区域中的金属特征与所述互连区域中的金属特征之间延伸的一个或多个导电结构。
24.根据权利要求20至23中任一项所述的方法，还包括：在所述第一衬底中形成一个或多个掺杂结，并且去除所述第一衬底的第一部分，从而留下所述第一衬底的包括所述一个或多个掺杂结的第二部分。
25.根据权利要求24所述的方法，还包括：形成延伸穿过所述第一衬底的所述第二部分的一部分的一个或多个导电过孔。
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