CN116364691A - 半导体结构及其形成方法 - Google Patents

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Abstract

半导体结构及其形成方法，其中一种半导体结构，包括：衬底，所述衬底包括若干单元区；位于所述单元区上的至少2个电源导电层；位于所述电源导电层上的第一导电结构以及第二导电结构，所述第一导电结构与所述第二导电结构相互分立，所述第一导电结构通过第一导电插塞与电源导电层电连接，所述第二导电结构通过第二导电插塞与电源导电层电连接。仅需要通过增加所述第一导电插塞和所述第二导电插塞的数量，就能调整电容值。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在数字模块级设计中，需要引入电容元件。这些电容会被连接在电源导电层(VSS/VDD)，用来实现稳压滤波的功能。通常这些电容单元会在模块级逻辑功能的布局布线完成后，通过软件自动填充进模块的空隙之中。
在现有技术中，需要单独设计电容元件的半导体结构，且电容的调节只能是电容元件的电容值的整数倍。
然而，在上述方法中，随着节点尺寸的减小，单独电容元件半导体结构变得难以实现。
发明内容
本发明解决的技术问题是一种半导体结构及其形成方法，仅需要通过增加导电插塞，把电源导电层与已经存在的冗余金属电连接，就能调整整个半导体结构的电容值，并且通过电连接的冗余金属的面积来控制整个电路的电容值。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括若干单元区；位于所述单元区上的至少2个电源导电层；位于所述电源导电层上的第一导电结构以及第二导电结构，所述第一导电结构与所述第二导电结构相互分立，所述第一导电结构通过第一导电插塞与电源导电层电连接，所述第二导电结构通过第二导电插塞与电源导电层电连接。
可选的，所述第一导电结构包括至少一层第一导电层，所述第一导电层的材料包括：金属。
可选的，当所述第一导电层的数量大于1时，相邻两层所述第一导电层之间均具有第一导电插塞。
可选的，还包括：与至少一层所述第一导电层位于同一层的若干第一互连层，所述第一互连层的材料包括：金属。
可选的，所述第二导电结构包括至少一层第二导电层，所述第二导电层的材料包括：金属。
可选的，当所述第二导电层的数量大于1时，相邻两层所述第二导电层之间均具有第二导电插塞。
可选的，当所述第一导电层的数量大于1且所述第二导电层的数量大于或等于1时，或者当所述第二导电层的数量大于1且所述第一导电层的数量大于或等于1时，所述第一导电结构在所述衬底上的投影图形与所述第二导电结构在所述衬底上的投影图形重叠。
可选的，还包括：与至少一层所述第二导电层位于同一层的若干第二互连层，所述第二互连层的材料包括：金属。
可选的，还包括：位于所述单元区上的栅极结构。
可选的，还包括：位于衬底上的第四介质层；位于所述第四介质层上的第一介质层，所述电源导电层位于所述第一介质层内；位于所述第一介质层上的第二介质层，至少部分所述第一导电插塞位于所述第二介质层内，至少部分所述第二导电插塞位于所述第二介质层内；位于所述第二介质层上的第三介质层，所述第一导电结构和所述第二导电结构位于所述第三介质层内。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括若干单元区；在所述单元区上形成至少2个电源导电层；在所述电源导电层上形成第一导电结构以及第二导电结构，所述第一导电结构与所述第二导电结构相互分立，所述第一导电结构通过第一导电插塞与电源导电层电连接，所述第二导电结构通过第二导电插塞与电源导电层电连接。
可选的，所述第一导电结构包括至少一层第一导电层，所述第一导电层的材料包括：金属。
可选的，当所述第一导电层的数量大于1时，相邻两层所述第一导电层之间均具有第二导电插塞。
可选的，当所述第一导电层的数量大于1且所述第二导电层的数量大于或等于1时，或者当所述第二导电层的数量大于1且所述第一导电层的数量大于或等于1时，所述第一导电结构在所述衬底上的投影图形与所述第二导电结构在所述衬底上的投影图形重叠。
可选的，还包括：在与至少一层所述第一导电层位于同一层内形成若干第一互连层，所述第一互连层的材料包括：金属。
可选的，所述第二导电结构包括至少一层第二导电层，所述第二导电层的材料包括：金属。
可选的，当所述第二导电层的数量大于1时，相邻两层所述第二导电层之间均具有第一导电插塞。
可选的，还包括：在与至少一层所述第二导电层位于同一层内形成若干第二互连层，所述第二互连层的材料包括：金属。
可选的，还包括：在所述单元区上形成栅极结构。
可选的，还包括：在衬底上形成第四介质层；在所述第四介质层上形成第一介质层，所述电源导电层位于所述第一介质层内；在所述第一介质层上形成第二介质层，至少部分所述第一导电插塞位于所述第二介质层内，至少部分所述第二导电插塞位于所述第二介质层内；在所述第二介质层上形成第三介质层，所述第一导电结构和所述第二导电结构位于所述第三介质层内。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的一种半导体结构，第一导电结构通过第一导电插塞与电源导电层电连接，第二导电结构通过第二导电插塞与电源导电层电连接，并且所述第一导电结构与所述第二导电结构相互分立。由于所述第一导电结构和所述第二导电结构是为了增加金属密度、解决化学机械抛光过度抛光的问题原本就在所述半导体结构中存在的，不会造成额外面积增加。本发明技术方案实现容易，只需要通过在所述电源导电层与所述第一导电结构和所述第二导电结构之间增加所述第一导电插塞和所述第二导电插塞，就能调整所述半导体结构的电容值。
进一步，所述第一导电结构包括至少一层第一导电层，相邻两层所述第一导电层之间均具有所述第一导电插塞；所述第二导电结构包括至少一层第二导电层，相邻两层所述第二导电层之间均具有所述第二导电插塞。只要通过控制所述第一导电插塞和所述第二导电插塞的数量，就能调整所述第一导电结构和所述第二导电结构的总覆盖面积。由于金属的电容计算简单，金属的电容值与其面积成正比，因此只需要通过控制所述第一导电结构与所述第二导电结构的总覆盖面积，就能获得所需电容值的半导体结构。通过调整所述第一导电插塞和所述第二导电插塞的数量，就能控制所述半导体结构的电容值范围。因此，本发明技术方案的半导体结构的电容值调节范围大，其最小值为0fF，且向上数值连续可调。
相应的，本发明技术方案提供的一种半导体结构的形成方法，在电源导电层上形成第一导电结构以及第二导电结构，所述第一导电结构与所述第二导电结构相互分立，所述第一导电结构通过第一导电插塞与电源导电层电连接，所述第二导电结构通过第二导电插塞与电源导电层电连接。由于所述第一导电结构和所述第二导电结构是为了增加金属密度、解决化学机械抛光过度抛光的问题原本就在所述半导体结构中存在的，不会造成额外面积增加。本发明技术方案实现容易，只需要通过在所述电源导电层与所述第一导电结构和所述第二导电结构之间增加所述第一导电插塞和所述第二导电插塞，就能调整所述半导体结构的电容值。
附图说明
图1为一种半导体结构的版图示意图；
图2至图8为本发明一实施例中的半导体结构形成过程的结构示意图；
图9至图15为本发明另一实施例中的半导体结构形成过程的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
如背景技术所述，随着节点尺寸的减小，单独电容元件半导体结构变得难以实现。以下结合附图进行详细说明。
图1为一种半导体结构的版图示意图。
请参考图1，所述半导体结构包括：衬底，所述衬底包括若干有源区100；位于所述有源区100上的2个电源导电层101；位于所述有源区100上的栅极层104；位于所述电源导电层101同一层的若干金属层102；各所述有源区100与所述栅极层104与一个所述金属层102连接，各所述有源区100与所述金属层102、以及所述栅极层104与所述金属层102之间各具有导电插塞(未图示)；各所述电源导电层101与各所述有源区100通过一个所述金属层102连接，各所述金属层102与各所述有源区之间具有导电插塞(未图示)。所述半导体结构还包括栅极切割部件105。
所述半导体结构为数字模块设计中引入的电容元件，用来实现稳压滤波的功能。通常这些电容元件会在模块级逻辑功能的布局布线完成后，自动填充进模块的空隙之中。通过所述半导体结构进行电容的调节只能是所述半导体结构的电容值的整数倍。然而随着节点尺寸的减小，所述半导体结构变得难以实现。
为解决所述技术问题，本发明实施例提供了一种半导体结构，第一导电结构通过第一导电插塞与电源导电层电连接，第二导电结构通过第二导电插塞与电源导电层电连接，并且所述第一导电结构与所述第二导电结构相互分立。由于所述第一导电结构和所述第二导电结构是为了增加金属密度、解决化学机械抛光过度抛光的问题原本就在所述半导体结构中存在的，不会造成额外面积增加。本发明技术方案实现容易，只需要通过在电源导电层与第一导电结构和第二导电结构之间增加所述第一导电插塞和所述第二导电插塞，就能调整所述半导体结构的电容值。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8为本发明一实施例中的半导体结构形成过程的结构示意图。
请参考图2，提供衬底200，所述衬底包括若干单元区201。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述单元区201为有源区。
请参考图3和图4，图4是图3的俯视结构示意图，图3是图4沿AA1方向的剖面结构示意图，还包括，在所述单元区201上形成栅极结构260。
在本实施例中，所述栅极结构260的材料包括多晶硅。
需要说明的是，图4是省略衬底200的俯视结构示意图。
请参考图5和图6，图6是图5的俯视结构示意图，图5是图6沿AA1方向的剖面结构示意图，还包括，在所述单元区201上形成至少2个电源导电层210。
请继续参考图5，还包括：在衬底200上形成第四介质层270。
所述第四介质层270用于隔离所述栅极结构260和后续的电源导电层。
所述第四介质层270的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
请继续参考图5，还包括：在所述第四介质层270上形成第一介质层211，所述电源导电层210位于所述第一介质层211内，即所述电源导电层210与所述第一介质层211位于同一层。
需要说明的是，图6是省略衬底200、第四介质层270和第一介质层211的俯视结构示意图。
所述第一介质层211的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述电源导电层210用作VDD或者VSS。
在本实施例中，所述电源导电层210的数量为2个。
在本实施例中，所述电源导电层210的材料包括金属。
请参考图7和图8，图8是图7的俯视结构示意图，图7是图8沿BB1方向的剖面结构示意图，在所述电源导电层210上形成第一导电结构220以及第二导电结构230，所述第一导电结构220与所述第二导电结构230相互分立，所述第一导电结构220通过第一导电插塞240与电源导电层210电连接，所述第二导电结构230通过第二导电插塞250与电源导电层210电连接。
在本实施例中，与所述第一导电结构220电连接的所述电源导电层210为VDD；与所述第二导电结构230电连接的所述电源导电层210为VSS。
请继续参考图7和图8，所述第一导电插塞240的数量大于或等于0个，所述第二导电插塞250的数量大于或等于0个。
在本实施例中，所述第一导电插塞240的数量为1个，所述第二导电插塞250的数量为1个。
请继续参考图7和图8，所述第一导电结构220包括至少一层第一导电层221，所述第一导电层221的材料包括：金属。
请继续参考图7和图8，当所述第一导电层221的数量大于1时，相邻两层所述第一导电层221之间均具有第一导电插塞240。
在本实施例中，所述第一导电结构220包括一层第一导电层221。
所述第一导电插塞240用于连接所述第一导电结构220和所述电源导电层210、以及用于连接所述第一导电结构220中的相邻两层所述第一导电层221。
所述第一导电插塞240的材料包括金属。
请继续参考图7和图8，还包括：在与至少一层所述第一导电层221位于同一层内形成若干第一互连层，所述第一互连层的材料包括：金属。
所述第一互连层是没有与所述电源导电层210电连接的冗余金属，其作用是增加金属密度、解决化学机械抛光过度抛光的问题。
需要说明的是，当所述第一导电插塞240的数量为0个时，所述第一导电层221不与所述电源导电层210电连接，此时所述第一导电层221就是所述第一互连层。
请继续参考图7和图8，所述第二导电结构230包括至少一层第二导电层231，所述第二导电层231的材料包括：金属。
请继续参考图7和图8，当所述第二导电层231的数量大于1时，相邻两层所述第二导电层231之间均具有第二导电插塞250。
在本实施例中，所述第二导电结构230包括一层第二导电层231。
所述第二导电插塞250用于连接所述第二导电结构230和所述电源导电层210、以及用于连接所述第二导电结构230中的相邻两层所述第二导电层231。
所述第二导电插塞250的材料包括金属。
请继续参考图7和图8，当所述第一导电层221的数量大于1且所述第二导电层231的数量大于或等于1时，或者当所述第二导电层231的数量大于1且所述第一导电层221的数量大于或等于1时，所述第一导电结构220在所述衬底200上的投影图形与所述第二导电结构230在所述衬底200上的投影图形重叠。
需要说明的是，当所述第一导电结构220在所述衬底200上的投影图形与所述第二导电结构230在所述衬底200上的投影图形重叠时，所述第一导电结构220和所述第二导电结构230之间依然相互分立，并不存在电连接。
在本实施例中，所述第一导电层221和所述第二导电层231的数量均为1个，所述第一导电结构220在所述衬底200上的投影图形与所述第二导电结构230在所述衬底200上的投影图形不重叠。
请继续参考图7和图8，还包括，在与至少一层所述第二导电层231位于同一层内形成若干第二互连层，所述第二互连层的材料包括：金属。
所述第二互连层是没有与所述电源导电层210电连接的冗余金属，其作用是增加金属密度、解决化学机械抛光过度抛光的问题。
需要说明的是，当所述第二导电插塞250的数量为0个时，所述第二导电层231不与所述电源导电层210电连接，此时所述第二导电层231就是所述第二互连层。
请继续参考图7，还包括，在所述第一介质层211上形成第二介质层241，至少部分所述第一导电插塞240位于所述第二介质层241内，至少部分所述第二导电插塞250位于所述第二介质层241内；在所述第二介质层241上形成第三介质层222，所述第一导电结构220和所述第二导电结构230位于所述第三介质层222内，即所述第一导电结构220、所述第二导电结构230以及所述第三介质层222位于同一层。
需要说明的是，图8是省略衬底200、第四介质层270、第一介质层211、第二介质层241和第三介质层222的俯视结构示意图。
所述第二介质层241和第三介质层222的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
相应的，本发明实施例还提供一种半导体结构，请继续参考图7和图8，包括：衬底200，所述衬底包括若干单元区201；位于所述单元区201上的至少2个电源导电层210；位于所述电源导电层210上的第一导电结构220以及第二导电结构230，所述第一导电结构220与所述第二导电结构230相互分立，所述第一导电结构220通过第一导电插塞240与电源导电层210电连接，所述第二导电结构230通过第二导电插塞250与电源导电层210电连接。
在本实施例中，所述衬底200的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述单元区201为有源区。
在本实施例中，所述电源导电层210用作VDD或者VSS。
在本实施例中，所述电源导电层210的数量为2个。
在本实施例中，所述电源导电层210的材料包括金属。
在本实施例中，与所述第一导电结构220电连接的所述电源导电层210为VDD；与所述第二导电结构230电连接的所述电源导电层210为VSS。
请继续参考图7和图8，所述第一导电插塞240的数量大于或等于0个，所述第二导电插塞250的数量大于或等于0个。
在本实施例中，所述第一导电插塞240的数量为1个，所述第二导电插塞250的数量为1个。
需要说明的是，所述第一导电插塞240的数量也可以为0个，表明所述第一导电结构220与所述电源导电层210之间没有电连接，也就是所述第一导电结构220对所述半导体结构的电容值没有影响。
需要说明的是，所述第二导电插塞250的数量也可以为0个，表明所述第二导电结构230与所述电源导电层210之间没有电连接，也就是所述第二导电结构230对所述半导体结构的电容值没有影响。
请继续参考图7和图8，所述第一导电结构220包括至少一层第一导电层221，所述第一导电层221的材料包括：金属。
所述第一导电层221是为了增加金属密度、解决化学机械抛光过度抛光的问题原本就在所述半导体结构中存在的冗余金属，不会造成额外面积增加，因此本发明技术方案实现容易。
请继续参考图7和图8，当所述第一导电层221的数量大于1时，相邻两层所述第一导电层221之间均具有第一导电插塞240。
所述第一导电插塞240用于连接所述第一导电结构220和所述电源导电层210、以及用于连接所述第一导电结构220中的相邻两层所述第一导电层221。
所述第一导电插塞240的材料包括金属。
只要通过控制所述第一导电插塞240的数量，就可以控制与所述电源导电层210电连接的所述第一导电结构220的总覆盖面积。由于金属的电容值与其面积成正比，因此只需要通过控制所述第一导电插塞240的数量，就能调整所述半导体结构的电容值。
在本实施例中，所述第一导电结构220包括一层第一导电层221。
请继续参考图7和图8，所述半导体结构还包括：与至少一层所述第一导电层221位于同一层的若干第一互连层，所述第一互连层的材料包括：金属。
所述第一互连层是没有与所述电源导电层210电连接的冗余金属，其作用是增加金属密度、解决化学机械抛光过度抛光的问题。
需要说明的是，当所述第一导电插塞240的数量为0个时，所述第一导电层221不与所述电源导电层210电连接，此时所述第一导电层221就是所述第一互连层。
请继续参考图7和图8，所述第二导电结构230包括至少一层第二导电层231，所述第二导电层231的材料包括：金属。
所述第二导电层231是为了增加金属密度、解决化学机械抛光过度抛光的问题原本就在所述半导体结构中存在的冗余金属，不会造成额外面积增加，因此本发明技术方案实现容易。
请继续参考图7和图8，当所述第二导电层231的数量大于1时，相邻两层所述第二导电层231之间均具有第二导电插塞250。
所述第二导电插塞250用于连接所述第二导电结构230和所述电源导电层210、以及用于连接所述第二导电结构230中的相邻两层所述第二导电层231。
所述第二导电插塞250的材料包括金属。
只要通过控制所述第二导电插塞250的数量，就可以控制与所述电源导电层210电连接的所述第二导电结构230的总覆盖面积。由于金属的电容值与其面积成正比，因此只需要通过控制所述第二导电插塞250的数量，就能调整所述半导体结构的电容值。
在本实施例中，所述第二导电结构230包括一层第二导电层231。
请继续参考图7和图8，当所述第一导电层221的数量大于1且所述第二导电层231的数量大于或等于1时，或者当所述第二导电层231的数量大于1且所述第一导电层221的数量大于或等于1时，所述第一导电结构220在所述衬底200上的投影图形与所述第二导电结构230在所述衬底200上的投影图形重叠。
需要说明的是，当所述第一导电结构220在所述衬底200上的投影图形与所述第二导电结构230在所述衬底200上的投影图形重叠时，所述第一导电结构220和所述第二导电结构230之间依然相互分立，并不存在电连接。
在本实施例中，所述第一导电层221和所述第二导电层231的数量均为1个，所述第一导电结构220在所述衬底200上的投影图形与所述第二导电结构230在所述衬底200上的投影图形不重叠。
请继续参考图7和图8，所述半导体结构还包括：与至少一层所述第二导电层231位于同一层的若干第二互连层，所述第二互连层的材料包括：金属。
所述第二互连层是没有与所述电源导电层210电连接的冗余金属，其作用是增加金属密度、解决化学机械抛光过度抛光的问题。
需要说明的是，当所述第二导电插塞250的数量为0个时，所述第二导电层231不与所述电源导电层210电连接，此时所述第二导电层231就是所述第二互连层。
请继续参考图7和图8，只要通过控制所述第一导电插塞240和第二导电插塞250的数量，就能调整所述第一导电结构220和所述第二导电结构230的总覆盖面积。由于金属的电容计算简单，金属的电容值与其面积成正比，因此只需要通过控制所述第一导电结构220与所述第二导电结构230的总覆盖面积，就能获得所需电容值的半导体结构。通过调整第一导电插塞240和第二导电插塞250的数量，就能控制所述半导体结构的电容值范围。因此，本发明技术方案的半导体结构的电容值调节范围大，其最小值为0fF，且向上数值连续可调。
在本实施例中，所述第一导电结构220和所述第二导电结构230的单位面积电容为1fF/μm2，所述第一导电结构220和所述第二导电结构230的总覆盖面积最大值为一个数字单元的面积，也就是所述总覆盖范围为0μm2～10μm2，因此所述半导体结构的电容值的调节范围为0fF～10fF。
在其他实施例中，所述第一导电结构220和所述第二导电结构230的总覆盖面积最大值可以是若干个数字单元的面积，可以根据所需求的电容值调整所述第一导电结构220和所述第二导电结构230的总覆盖面积。
需要说明的是，所述第一导电插塞240的数量可以为0个，所述第二导电插塞250的数量也可以是0个，也就是所述第一导电结构220和所述第二导电结构230的总覆盖面积最小值为0，即所述半导体结构的电容值可以从0fF开始向上连续调整。
请继续参考图7和图8，所述半导体结构还包括：位于所述单元区201上的栅极结构260。
在本实施例中，所述栅极结构260的材料包括多晶硅。
请继续参考图7，所述半导体结构还包括：位于衬底200上的第四介质层270；位于所述第四介质层270上的第一介质层211，所述电源导电层210位于所述第一介质层211内，即所述电源导电层210与所述第一介质层211位于同一层；位于所述第一介质层211上的第二介质层241，至少部分所述第一导电插塞240位于所述第二介质层241内，至少部分所述第二导电插塞250位于所述第二介质层241内；位于所述第二介质层241上的第三介质层222，所述第一导电结构220和所述第二导电结构230位于所述第三介质层222内，即所述第一导电结构220、所述第二导电结构230以及所述第三介质层222位于同一层。
所述第一介质层211、第二介质层241、第三介质层222和第四介质层270的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
图9至图15为本发明另一实施例中的半导体结构形成过程的结构示意图。
请参考图9，提供衬底300，所述衬底包括若干单元区301。
在本实施例中，所述衬底300的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述单元区301为有源区。
请参考图10和图11，图11是图10的俯视结构示意图，图10是图11沿CC1方向的剖面结构示意图，还包括，在所述单元区301上形成栅极结构360。
在本实施例中，所述栅极结构360的材料包括多晶硅。
需要说明的是，图11是省略衬底300的俯视结构示意图。
请参考图12和图13，图13是图12的俯视结构示意图，图12是图13沿CC1方向的剖面结构示意图，还包括，在所述单元区301上形成至少2个电源导电层310。
请继续参考图12，还包括：在衬底300上形成第四介质层370。
所述第四介质层370用于隔离所述栅极结构360和后续的电源导电层。
所述第四介质层370的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
请继续参考图12，还包括：在所述第四介质层370上形成第一介质层311，所述电源导电层310位于所述第一介质层311内，即所述电源导电层310与所述第一介质层311位于同一层。
需要说明的是，图13是省略衬底300、第四介质层370和第一介质层311的俯视结构示意图。
所述第一介质层311的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，所述电源导电层310用作VDD或者VSS。
在本实施例中，所述电源导电层310的数量为2个。
在本实施例中，所述电源导电层310的材料包括金属。
请参考图14和图15，图15是图14的俯视结构示意图，图14是图15沿DD1方向的剖面结构示意图，在所述电源导电层310上形成第一导电结构320以及第二导电结构330，所述第一导电结构320与所述第二导电结构330相互分立，所述第一导电结构320通过第一导电插塞340与电源导电层310电连接，所述第二导电结构330通过第二导电插塞350与电源导电层310电连接。
在本实施例中，与所述第一导电结构330电连接的所述电源导电层310为VDD；与所述第二导电结构330电连接的所述电源导电层310为VSS。
请继续参考图14和图15，所述第一导电插塞340的数量大于或等于0个，所述第二导电插塞350的数量大于或等于0个。
在本实施例中，所述第一导电插塞340的数量为2个，所述第二导电插塞350的数量为1个。
请继续参考图14和图15，所述第一导电结构320包括至少一层第一导电层321，所述第一导电层321的材料包括：金属。
请继续参考图14和图15，当所述第一导电层321的数量大于1时，相邻两层所述第一导电层321之间均具有第一导电插塞340。
在本实施例中，所述第一导电结构320包括两层所述第一导电层321，其中，一层所述第一导电层321与所述电源导电层310之间具有1个所述第一导电插塞340，两层所述第一导电层321之间具有1个所述第一导电插塞340。
所述第一导电插塞340用于连接所述第一导电结构320和所述电源导电层310、以及用于连接所述第一导电结构320中的相邻两层所述第一导电层321。
所述第一导电插塞340的材料包括金属。
请继续参考图14和图15，还包括：在与至少一层所述第一导电层321位于同一层内形成若干第一互连层，所述第一互连层的材料包括：金属。
所述第一互连层是没有与所述电源导电层310电连接的冗余金属，其作用是增加金属密度、解决化学机械抛光过度抛光的问题。
需要说明的是，当所述第一导电插塞340的数量为0个时，所述第一导电层321不与所述电源导电层310电连接，此时所述第一导电层321就是所述第一互连层。
请继续参考图14和图15，所述第二导电结构330包括至少一层第二导电层231，所述第二导电层331的材料包括：金属。
请继续参考图14和图15，当所述第二导电层331的数量大于1时，相邻两层所述第二导电层331之间均具有第二导电插塞350。
在本实施例中，所述第二导电结构330包括一层第二导电层331。
所述第二导电插塞350用于连接所述第二导电结构330和所述电源导电层310、以及用于连接所述第二导电结构330中的相邻两层所述第二导电层331。
所述第二导电插塞350的材料包括金属。
请继续参考图14和图15，当所述第一导电层321的数量大于1且所述第二导电层331的数量大于或等于1时，或者当所述第二导电层331的数量大于1且所述第一导电层321的数量大于或等于1时，所述第一导电结构320在所述衬底300上的投影图形与所述第二导电结构330在所述衬底300上的投影图形重叠。
需要说明的是，当所述第一导电结构320在所述衬底300上的投影图形与所述第二导电结构330在所述衬底300上的投影图形重叠时，所述第一导电结构320和所述第二导电结构330之间依然相互分立，并不存在电连接。
在本实施例中，所述第一导电层321的数量为2个、所述第二导电层331的数量为1个，所述第一导电结构320在所述衬底300上的投影图形与所述第二导电结构330在所述衬底300上的投影图形重叠。
请继续参考图14和图15，还包括：在与至少一层所述第二导电层331位于同一层内形成若干第二互连层，所述第二互连层的材料包括：金属。
所述第二互连层是没有与所述电源导电层310电连接的冗余金属，其作用是增加金属密度、解决化学机械抛光过度抛光的问题。
需要说明的是，当所述第二导电插塞350的数量为0个时，所述第二导电层331不与所述电源导电层310电连接，此时所述第二导电层331就是所述第二互连层。
请继续参考图14，还包括，在所述第一介质层311上形成第二介质层341，至少部分所述第一导电插塞340位于所述第二介质层341内，至少部分所述第二导电插塞350位于所述第二介质层341内；在所述第二介质层341上形成第三介质层322，所述第一导电结构320和所述第二导电结构330位于所述第三介质层322内，即所述第一导电结构320、所述第二导电结构330以及所述第三介质层322位于同一层。
需要说明的是，图15是省略衬底300、第四介质层370、第一介质层311、第二介质层341和第三介质层322的俯视结构示意图。
所述第一介质层311、第二介质层341和第三介质层322的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
相应的，本发明实施例还提供另一种半导体结构，请继续参考图14和图15，包括：衬底300，所述衬底包括若干单元区301；位于所述单元区301上的至少2个电源导电层310；位于所述电源导电层310上的第一导电结构320以及第二导电结构330，所述第一导电结构320与所述第二导电结构330相互分立，所述第一导电结构320通过第一导电插塞340与电源导电层310电连接，所述第二导电结构330通过第二导电插塞350与电源导电层310电连接。
在本实施例中，所述衬底300的材料为硅。
在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗(GOI)。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。
在本实施例中，所述单元区301为有源区。
在本实施例中，所述电源导电层310用作VDD或者VSS。
在本实施例中，所述电源导电层310的数量为2个。
在本实施例中，所述电源导电层310的材料包括金属。
在本实施例中，与所述第一导电结构320电连接的所述电源导电层310为VDD；与所述第二导电结构330电连接的所述电源导电层310为VSS。
请继续参考图14和图15，所述第一导电插塞340的数量大于或等于0个，所述第二导电插塞350的数量大于或等于0个。
在本实施例中，所述第一导电插塞340的数量为2个，所述第二导电插塞350的数量为1个。
需要说明的是，所述第一导电插塞340的数量也可以为0个，表明所述第一导电结构320与所述电源导电层310之间没有电连接，也就是所述第一导电结构320对所述半导体结构的电容值没有影响。
需要说明的是，所述第二导电插塞350的数量也可以为0个，表明所述第二导电结构330与所述电源导电层310之间没有电连接，也就是所述第二导电结构330对所述半导体结构的电容值没有影响。
请继续参考图14和图15，所述第一导电结构320包括至少一层第一导电层321，所述第一导电层321的材料包括：金属。
所述第一导电层321是为了增加金属密度、解决化学机械抛光过度抛光的问题原本就在所述半导体结构中存在的冗余金属，不会造成额外面积增加，因此本发明技术方案实现容易。
请继续参考图14和图15，当所述第一导电层321的数量大于1时，相邻两层所述第一导电层321之间均具有第一导电插塞340。
所述第一导电插塞340用于连接所述第一导电结构320和所述电源导电层310、以及用于连接所述第一导电结构320中的相邻两层所述第一导电层321。
所述第一导电插塞340的材料包括金属。
只要通过控制所述第一导电插塞340的数量，就可以控制与所述电源导电层310电连接的所述第一导电结构320的总覆盖面积。由于金属的电容值与其面积成正比，因此只需要通过控制所述第一导电插塞340的数量，就能调整所述半导体结构的电容值。
在本实施例中，所述第一导电结构320包括两层所述第一导电层321，其中，一层所述第一导电层321与所述电源导电层310之间具有1个所述第一导电插塞340，两层所述第一导电层321之间具有1个所述第一导电插塞340。
请继续参考图14和图15，所述半导体结构还包括：与至少一层所述第一导电层321位于同一层的若干第一互连层，所述第一互连层的材料包括：金属。
所述第一互连层是没有与所述电源导电层310电连接的冗余金属，其作用是增加金属密度、解决化学机械抛光过度抛光的问题。
需要说明的是，当所述第一导电插塞340的数量为0个时，所述第一导电层321不与所述电源导电层310电连接，此时所述第一导电层321就是所述第一互连层。
请继续参考图14和图15，所述第二导电结构330包括至少一层第二导电层331，所述第二导电层331的材料包括：金属。
所述第二导电层331是为了增加金属密度、解决化学机械抛光过度抛光的问题原本就在所述半导体结构中存在的冗余金属，不会造成额外面积增加，因此本发明技术方案实现容易。
请继续参考图14和图15，当所述第二导电层331的数量大于1时，相邻两层所述第二导电层331之间均具有第二导电插塞350。
所述第二导电插塞350用于连接所述第二导电结构330和所述电源导电层310、以及用于连接所述第二导电结构330中的相邻两层所述第二导电层331。
所述第二导电插塞350的材料包括金属。
只要通过控制所述第二导电插塞350的数量，就可以控制与所述电源导电层310电连接的所述第二导电结构330的总覆盖面积。由于金属的电容值与其面积成正比，因此只需要通过控制所述第二导电插塞350的数量，就能调整所述半导体结构的电容值。
在本实施例中，所述第二导电结构330包括一层第二导电层331。
请继续参考图14和图15，当所述第一导电层321的数量大于1且所述第二导电层331的数量大于或等于1时，或者当所述第二导电层331的数量大于1且所述第一导电层321的数量大于或等于1时，所述第一导电结构320在所述衬底300上的投影图形与所述第二导电结构330在所述衬底300上的投影图形重叠。
需要说明的是，当所述第一导电结构320在所述衬底300上的投影图形与所述第二导电结构330在所述衬底300上的投影图形重叠时，所述第一导电结构320和所述第二导电结构330之间依然相互分立，并不存在电连接。
在本实施例中，所述第一导电层321的数量为2个、所述第二导电层331的数量为1个，所述第一导电结构320在所述衬底300上的投影图形与所述第二导电结构330在所述衬底300上的投影图形重叠。
请继续参考图14和图15，所述半导体结构还包括：与至少一层所述第二导电层331位于同一层的若干第二互连层，所述第二互连层的材料包括：金属。
所述第二互连层是没有与所述电源导电层310电连接的冗余金属，其作用是增加金属密度、解决化学机械抛光过度抛光的问题。
需要说明的是，当所述第二导电插塞350的数量为0个时，所述第二导电层331不与所述电源导电层310电连接，此时所述第二导电层331就是所述第二互连层。
请继续参考图14和图15，只要通过控制所述第一导电插塞340和第二导电插塞350的数量，就能调整所述第一导电结构320和所述第二导电结构330的总覆盖面积。由于金属的电容计算简单，金属的电容值与其面积成正比，因此只需要通过控制所述第一导电结构320与所述第二导电结构330的总覆盖面积，就能获得所需电容值的半导体结构。通过调整第一导电插塞340和第二导电插塞350的数量，就能控制所述半导体结构的电容值范围。因此，本发明技术方案的半导体结构的电容值调节范围大，其最小值为0fF，且向上数值连续可调。
在本实施例中，所述第一导电结构320和所述第二导电结构330的单位面积电容为1fF/μm2，所述第一导电结构320和所述第二导电结构330的总覆盖面积最大值为一个数字单元的面积，也就是所述总覆盖范围为0μm2～10μm2，因此所述半导体结构的电容值的调节范围为0fF～10fF。
在其他实施例中，所述第一导电结构320和所述第二导电结构330的总覆盖面积最大值可以是若干个数字单元的面积，可以根据所需求的电容值调整所述第一导电结构320和所述第二导电结构230的总覆盖面积。
需要说明的是，所述第一导电插塞340的数量可以为0个，所述第二导电插塞350的数量也可以是0个，也就是所述第一导电结构320和所述第二导电结构330的总覆盖面积最小值为0，即所述半导体结构的电容值可以从0fF开始向上连续调整。
请继续参考图14和图15，所述半导体结构还包括：位于所述单元区300上的栅极结构360。
在本实施例中，所述栅极结构360的材料包括多晶硅。
请继续参考图14，所述半导体结构还包括：位于衬底300上的第四介质层370；位于所述第四介质层370上的第一介质层311，所述电源导电层310位于所述第一介质层311内，即所述电源导电层310与所述第一介质层311位于同一层；位于所述第一介质层311上的第二介质层341，至少部分所述第一导电插塞340位于所述第二介质层341内，至少部分所述第二导电插塞350位于所述第二介质层341内；位于所述第二介质层341上的第三介质层322，所述第一导电结构320和所述第二导电结构330位于所述第三介质层322内，即所述第一导电结构320、所述第二导电结构330以及所述第三介质层322位于同一层。
所述第一介质层311、第二介质层341、第三介质层322和第四介质层370的材料包括介电材料，所述介电材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括若干单元区；
位于所述单元区上的至少2个电源导电层；
位于所述电源导电层上的第一导电结构以及第二导电结构，所述第一导电结构与所述第二导电结构相互分立，所述第一导电结构通过第一导电插塞与电源导电层电连接，所述第二导电结构通过第二导电插塞与电源导电层电连接。
2.如权利要求1所述的半导体结构，其特征在于，所述第一导电结构包括至少一层第一导电层，所述第一导电层的材料包括：金属。
3.如权利要求2所述的半导体结构，其特征在于，当所述第一导电层的数量大于1时，相邻两层所述第一导电层之间均具有第一导电插塞。
4.如权利要求2所述的半导体结构，其特征在于，还包括：与至少一层所述第一导电层位于同一层的若干第一互连层，所述第一互连层的材料包括：金属。
5.如权利要求2所述的半导体结构，其特征在于，所述第二导电结构包括至少一层第二导电层，所述第二导电层的材料包括：金属。
6.如权利要求5所述的半导体结构，其特征在于，当所述第二导电层的数量大于1时，相邻两层所述第二导电层之间均具有第二导电插塞。
7.如权利要求5所述的半导体结构，其特征在于，当所述第一导电层的数量大于1且所述第二导电层的数量大于或等于1时，或者当所述第二导电层的数量大于1且所述第一导电层的数量大于或等于1时，所述第一导电结构在所述衬底上的投影图形与所述第二导电结构在所述衬底上的投影图形重叠。
8.如权利要求5所述的半导体结构，其特征在于，还包括：与至少一层所述第二导电层位于同一层的若干第二互连层，所述第二互连层的材料包括：金属。
9.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述单元区上的栅极结构。
10.如权利要求1所述的半导体结构，其特征在于，还包括：位于衬底上的第四介质层；位于所述第四介质层上的第一介质层，所述电源导电层位于所述第一介质层内；位于所述第一介质层上的第二介质层，至少部分所述第一导电插塞位于所述第二介质层内，至少部分所述第二导电插塞位于所述第二介质层内；位于所述第二介质层上的第三介质层，所述第一导电结构和所述第二导电结构位于所述第三介质层内。
11.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括若干单元区；
在所述单元区上形成至少2个电源导电层；
在所述电源导电层上形成第一导电结构以及第二导电结构，所述第一导电结构与所述第二导电结构相互分立，所述第一导电结构通过第一导电插塞与电源导电层电连接，所述第二导电结构通过第二导电插塞与电源导电层电连接。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一导电结构包括至少一层第一导电层，所述第一导电层的材料包括：金属。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，当所述第一导电层的数量大于1时，相邻两层所述第一导电层之间均具有第一导电插塞。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，还包括：在与至少一层所述第一导电层位于同一层内形成若干第一互连层，所述第一互连层的材料包括：金属。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，所述第二导电结构包括至少一层第二导电层，所述第二导电层的材料包括：金属。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，当所述第二导电层的数量大于1时，相邻两层所述第二导电层之间均具有第二导电插塞。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，当所述第一导电层的数量大于1且所述第二导电层的数量大于或等于1时，或者当所述第二导电层的数量大于1且所述第一导电层的数量大于或等于1时，所述第一导电结构在所述衬底上的投影图形与所述第二导电结构在所述衬底上的投影图形重叠。
18.如权利要求15所述的半导体结构的形成方法，其特征在于，还包括：在与至少一层所述第二导电层位于同一层内形成若干第二互连层，所述第二互连层的材料包括：金属。
19.如权利要求11所述的半导体结构的形成方法，其特征在于，还包括：在所述单元区上形成栅极结构。
20.如权利要求11所述的半导体结构的形成方法，其特征在于，还包括：在衬底上形成第四介质层；在所述第四介质层上形成第一介质层，所述电源导电层位于所述第一介质层内；在所述第一介质层上形成第二介质层，至少部分所述第一导电插塞位于所述第二介质层内，至少部分所述第二导电插塞位于所述第二介质层内；在所述第二介质层上形成第三介质层，所述第一导电结构和所述第二导电结构位于所述第三介质层内。
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