JP5686896B2 - 高密度サイリスタ・ランダムアクセスメモリ装置及び方法 - Google Patents

Description

優先出願
本特許出願は本明細書に参照として組み込まれる２０１０年７月１９日に出願された米国出願第１２／８３８，８０３号からの優先権の利益を請求する。

サイリスタ・ランダムアクセスメモリ（ＴＲＡＭ）は、メモリ状態を保存するための、選択トランジスタとは別の専用の蓄積キャパシタを必要としない、メモリ構造を提供する。しかしながら、今までの装置構成は大量の表面積を使用する。更に記録密度を向上するために装置構成の改善が必要である。更に、信頼でき効率的な製造方法を用いた装置を形成することが望ましい。

本発明の実施形態に基づく実施例のメモリセルを示す図である。 本発明の実施形態に基づく様々なゲート電圧での実施例のメモリセルのトリガ電圧を示す図である。 本発明の実施形態に基づくメモリセルの形成の実施例の方法を示す図である。 本発明の実施形態に基づく実施例のメモリセルを包含する情報処理システム示す図である。

本発明の以下の詳細な説明において、本明細書の一部をなす添付の図面が参照され、その中に例示として本発明が実施される具体的な実施形態が示される。こうした実施形態は当業者が本発明を実行可能にするように十分に詳細に記載される。その他の実施形態が用いられて良く、化学的、構造的、論理的、電子的変更等がされて良い。

以下の記述に用いられるウエハ及び基板という用語は装置又は集積回路（ＩＣ）構造を形成する露出面を有するいかなる構造も包含する。基板という用語は半導体ウエハを包含すると理解されている。基板という用語はまた処理中の半導体構造をさすためにも用いられ、その上に製造されるシリコン・オン・インシュレータ（ＳＯＩ）等のような、その他の層を包含しうる。ウエハ及び基板の両方はドープ及び非ドープ半導体、ベース半導体又は絶縁体に支持されるエピタキシャル半導体層及び当業者に公知のその他の半導体構造を包含する。導体という用語は半導体を包含すると理解され、絶縁体又は誘電体という用語は導体と称される物質より電気伝導性（導電性）が少ないいかなる物質も包含すると定義される。

本出願で用いられる「水平」という用語はウエハ又は基板がどの方向を向いているかに関わらず、ウエハ又は基板の従来の面又は表面に平行な面として定義される。「垂直」という用語は上記で定義される水平に垂直な方向をさす。「上」、（「側壁」における「側」のような）「側」、「より高い」、「より低い」、「上の」及び「下の」のような前置詞はウエハ又は基板がどの方向を向いているかに関わらず、ウエハ又は基板の天面（最上面）内にある従来の面又は表面に関して定義される。以下の詳細な説明はそれゆえ限定的な意味で解されるべきでなく、本発明の範囲は付属の特許請求の範囲及びこうした特許請求の範囲が権利化されるところの均等物の全範囲によってのみ定義される。

図１は本発明の実施形態に基づくメモリセル１００を示す。メモリセル１００は第１の種類（型）のドープ半導体ベース１１０を包含する。第１の種類のドープ半導体ベース１１０が２つの上向き端１０６及び１０８を有するように示される。上記のように、本明細書内の「上向き」という用語は製造中の半導体ウエハに関して定義される。製造されたメモリチップは使用中に複数の可能な方向の内どれを有しても良い。２つの上向き端１０６及び１０８の間にスペースが包含される。１つの実施形態において、スペースは、以下に詳細に記されるように、伝導路（導電路）１４０の一部を画定する。

図１は第１の上向き端１０６に連結される第２の種類（型）のドープ半導体構造１１２及び第２の上向き端１０８に連結されるもう１つの第２の種類のドープ半導体構造１１４を更に示す。１つの実施形態において、第１の種類（型）のドープ半導体はｐ型で、第２の種類のドープ半導体はｎ型であるが、本発明はそのように限定されるものではない。他の実施形態において、第１の種類（型）のドープ半導体はｎ型で、第２の種類（型）のドープ半導体はｐ型である。

第２の種類のドープ半導体構造１１２より上に位置する第１の種類のドープ半導体頂構造（ドープ半導体最上部構造）１１６も示される。図１に示される構成は第１のp-n接合１２２、第２のp-n接合１２４、及び第３のp-n接合１２６を形成する。ｐ-ｎ接合（１２２、１２４，１２６）はサイリスタ装置を形成するために伝導路（導電路）１４０に沿って直列に連結される。

図示の構成において、第１の種類のドープ半導体ベース１１０が上向き端１０６及び１０８とともに折畳み（折り曲げ）構造を画定する。折畳み構造は水平構造より設置面積においてよりコンパクトである。１つの実施形態において、設置面積は幅１３０及び長さ１３２を包含し、これはリソグラフィック加工寸法の約４倍の面積（４Ｆ^２）である。リソグラフィック加工寸法の面積は光学的リソグラフィによって製造されたときに基板上の所定の面積内にいくつの装置または装置の素子がフィット可能かを示す。実際の装置寸法はリソグラフィ及びエッチング条件を含むいくつかの要素に依存することがある。しかしながら、相対性能指数「Ｆ」は波長に無関係で、空間的効率における互いのデバイス構造を比較するために半導体業界で頻繁に使用される。

図１に示される折畳み（折り曲げ）構造では電気接点１５１及び１５２がメモリセル１００の頂面（最上面）にあることになる。これはメモリアレイのための後の配線が、メモリセルの下の代わりに、すなわちメモリセルの頂面１５０の下ではなく、メモリセルの頂上（最上部上）に形成されることを可能にする。装置の頂面１５０の下に形成される導体線又はその他の配線は製造がより困難なことがある。例えば、埋設伝導線（導電線）構造を形成するために深いイオン注入処理、又はエッチングされた溝内深くへの堆積が必要となることがある。これに対し、頂面上に接点１５１及び１５２を有するメモリセル１００は、深い溝の形成やイオン注入なしに、導線のためのより信頼できる堆積プロセスを可能にする。

図１は第１の種類のドープ半導体ベース１１０が絶縁体領域１０２上に位置する実施形態を更に示す。１つの実施例において、絶縁体領域１０２は絶縁材としての酸化物を包含する。絶縁体領域１０２を有する実施形態において、浮体（フローティングボディ）領域１６０はメモリ装置１００の基部に作られる。浮体領域１６０を有する実施形態は、絶縁体領域なしの半導体材料上に直接形成される実施形態より少ない電荷漏洩を示すことがある。

１つの実施例において、絶縁体領域１０２はシリコン・オン・インシュレータ（ＳＯＩ）ウエハ内の絶縁体領域である。ＳＯＩウエハの使用時に、第１の種類のドープ半導体ベース１１０はウエハ内の頂（最上部）半導体領域から形成されて良い。１つの実施例において一番上の半導体領域はウエハ形態内のｐドープ領域として提供される。１つの実施例において一番上の半導体領域はメモリ装置１００の製造中にドープされる。

別の実施例において、絶縁体領域１０２はシャロートレンチアイソレーション（ＳＴＩ）アンダーカット工程を用いて個々のメモリ装置１００の下に形成される。ＳＴＩアンダーカット工程の１つの実施例において、溝がメモリ装置１００に隣接してエッチングされ、アンダーカット領域を形成するために異方性エッチングが使用され、これは続いて例えば堆積によって、シリコンの酸化物のような絶縁材で埋められる。

図１は第１の種類のドープ半導体ベース１１０の少なくとも１つの側に隣接して形成されるゲート１２０を更に示す。図１に示される実施例は第１の種類のドープ半導体ベース１１０をほぼ囲むために第１の種類のドープ半導体ベース１１０の四方に隣接して形成されるゲート１２０を示す。１つの実施形態において、ゲート１２０と第１の種類のドープ半導体ベース１１０との間のインターフェース（界面）１２１にゲート絶縁膜が形成される。

動作の際、ゲート１２０への、閾値を越えるゲート電圧の印加は、第１の種類のドープ半導体ベース１１０を反転させ第２の種類のドープ半導体構造１１４が第１の種類のドープ半導体ベース１１０のバリアを超えそして第２の種類のドープ半導体構造１１２に接続するようにする。ゲート反転のためには、陽極陰極間電圧はアバランシェ発生を生じさせる程十分高い必要が無く、それゆえスナップバック電圧がダイオード・ターンオンに類似する。１つの実施形態において、ゲート結合ベース、例えば図示されるようなゲート１２０が、メモリ装置１００の「書き込み」電圧条件を変調するために使用される。

図２はゲート電圧（ＶＧ）スペクトル及び第２の種類のドープ半導体構造１１４での電流対印加電圧への効果を示す。図２の実施例に見られるように、ゲートトリガの助けなしに「書き込み」操作を行うためにより高い陽極陰極間電圧が必要である。

図３は本発明の実施形態に基づくメモリセルの形成の実施例の方法を示す。操作３１０において、ｐ型ベース領域が半導体基板上に形成される。操作３１０は、ｐ型ベース領域内に１対の上向き端を形成することを更に記し、１対の上向き端の間には折畳み伝導路（折り曲げ導電路）を有する。

操作３２０は、ｐ型ベース構造の上向き端の上に１対のｎ型構造を形成して、伝導路（導電路）に沿った第１及び第２のｐｎ接合を形成することを記す。上記のように、ｐ型ベース構造及びこのベース構造に取り付けられたｎ型構造が記されるが、代替のドープ配置も可能である。

操作３３０は、ｎ型構造のうちの１つの上にｐ型構造を形成して、伝導路（導電路）に沿った第３のｐｎ接合を形成することを記し、操作３４０は、ｐ型ベース構造を実質的に包囲するゲートを形成することを記す。

操作３５０は、ｐ型ベース領域を半導体基板の残りから電気的に絶縁することを記す。１つの実施例において、ＳＯＩ基板上にメモリ装置１００を形成することにより、電気的絶縁が行われる。この実施例において、ＳＯＩ基板の絶縁体領域は電気的絶縁を提供し、少なくともベース領域がＳＯＩ基板の表面半導体領域から形成される。絶縁体領域はウエハの一部であって、製造過程中に作られる必要は無いので、この実施例は少数の処理手順を用いてよい。しかしながら、ＳＯＩウエハはシリコンウエハよりコストがかかることがある。別の実施例において、シリコンウエハが用いられ、メモリ装置を半導体基板から電気的に絶縁するためにＳＴＩアンダーカット工程が用いられる。このプロセスは製造においてより多くの工程を用いることがあるが、ウエハはより廉価でありうる。

本発明のためのハイレベル装置適用の実施形態を示すために図４にコンピューターのような情報処理システムの実施形態が包含される。図４は上記の本発明の実施形態に基づくメモリセルを包含する少なくとも１つのチップ又はチップ組立体４０４を含む情報処理システム４００のブロック図である。情報処理システム４００はその中で本発明が使用可能である電子機器システムの１つの実施形態にすぎない。他の実施例はネットブック、カメラ、携帯情報端末（ＰＤＡ）、携帯電話、ＭＰ３プレーヤー、航空機、人工衛星、軍事車両を含むがそれらに制限されるものではない。

この実施例において、情報処理システム４００はシステムの様々な部分を連結するためのシステムバス４０２を包含するデータ処理システムを備える。システムバス４０２は情報処理システム４００の様々な部分の間の通信リンクをもたらし単一バスとして、バスの組み合わせとして、又はいかなる他の適切なやり方で実施されて良い。

チップ組立体４０４はシステムバス４０２に連結されて良い。チップ組立体４０４はいかなる回路又は操作可能に互換性のある回路の組み合わせを包含して良い。１つの実施形態において、チップ組立体４０４はいかなる種類でも良いプロセッサ４０6を包含して良い。本明細書で用いられる、「プロセッサ」は例えばマイクロプロセッサ、グラフィックプロセッサ、デジタル信号プロセッサ（ＤＳＰ）又はいかなる種類のプロセッサや処理回路だがこれに限らないいかなる種類の計算回路を意味する。

１つの実施形態において、メモリチップ４０７はチップ組立体４０４内に含まれる。１つの実施形態において、メモリチップ４０７は上記の実施形態に記載されるサイリスタメモリ装置を包含する。

１つの実施形態において、プロセッサチップ以外の追加の論理チップ４０８がチップ組立体４０４内に含まれる。プロセッサ以外の論理チップ４０８の実施例はアナログ・デジタル変換機を包含する。カスタム回路、特定用途向け集積回路（ＡＳＩＣ）等のような論理チップ４０８上の他の回路も本発明の１つの実施形態内に含まれる。

情報処理システム４００はまた外部メモリ４１１も包含して良く、これは１つ以上のハードドライブ４１２のような、特定用途に適した１つ以上の記憶素子、及び／又はフロッピー（登録商標）ディスク、コンパクトディスク（ＣＤ）、フラッシュドライブ、デジタルビデオディスク（ＤＶＤ）等のようなリムーバブルメディア４１３を扱う１つ以上のドライブを包含して良い。上記の実施例に記載されるように構成されるメモリは情報処理システム４００に含まれる。

情報処理システム４００はまたモニターのような表示装置４０９、スピーカー等のような追加の周辺構成要素４１０、及びキーボード及び／又はマウス、トラックボール、ゲームコントローラ、音声認識装置又はシステム使用者が中に情報を入力し情報処理システム４００から情報を受けることを可能にする他のいかなる装置を含んで良い、コントローラ４１４を包含して良い。

本発明の複数の実施形態が記載されるが、上の表は包括的なものを意図するものではない。具体的な実施形態が図示され本明細書に記載されるが、記される具体的な実施形態の代わりに同じ目的を達成するために考えられるいかなる配置も用いられて良いことが当業者には理解いただけるであろう。本出願は本発明の任意の変形もしくは変更を包含することを意図する。上記の記載は例示を意図し制限を意図するものではないことをご理解いただきたい。上記の実施形態の組み合わせ、及びその他の実施形態は上記の記載を学べば当業者には明らかになるであろう。

Claims (9)

1. ２つの上向き端及びその間の折り曲げ導電路を有する第１の型のドープ半導体ベースと、
   前記導電路に沿って第１及び第２のｐｎ接合を形成するための、前記第１の型のドープ半導体ベースに垂直に結合された１対の第２の型のドープ半導体構造と、
   前記導電路に沿って第３のｐｎ接合を形成するための第１の型のドープ半導体最上部構造と、
   前記第１及び第２のｐｎ接合の間のみに位置するゲートであって、前記第１及び第２のｐｎ接合の間の前記第１の型のドープ半導体ベースを実質的に包囲するゲートと、
   を含むメモリセル。
2. 前記第１の型のドープ半導体ベースは、それよりも下方の半導体領域から絶縁されている、請求項１のメモリセル。
3. 前記第１の型のドープ半導体がｐ型で、前記第２の型のドープ半導体がｎ型である、請求項１のメモリセル。
4. 前記メモリセルが約４Ｆ^２の量の基板面積を使用する、請求項１のメモリセル。
5. 前記第１の型のドープ半導体ベースが「Ｕ」形状に形成されている、請求項１のメモリセル。
6. プロセッサと、
   メモリセルのアレイを含む半導体メモリと、
   前記プロセッサと前記半導体メモリの間を接続する入力／出力接続と、
   を含む電子機器システムであって、
   前記半導体メモリのセルが、
   ２つの上向き端及びその間の折り曲げ導電路を有する第１の型のドープ半導体ベースと、
   前記導電路に沿って第１及び第２のｐｎ接合を形成するための、前記第１の型のドープ半導体ベースに垂直に結合された１対の第２の型のドープ半導体構造と、
   前記導電路に沿って第３のｐｎ接合を形成するための第１の型のドープ半導体最上部構造と、
   前記第１及び第２のｐｎ接合の間のみに位置するゲートであって、前記第１及び第２のｐｎ接合の間の前記第１の型のドープ半導体ベースを実質的に包囲するゲートと、
   を含む、電子機器システム。
7. 前記第１の型のドープ半導体ベースは、それよりも下方の半導体領域から絶縁されている、請求項６の電子機器システム。
8. 前記第１の型のドープ半導体ベースはシリコン・オン・インシュレータのうちの半導体領域から形成される、請求項６の電子機器システム。
9. 前記第１の型のドープ半導体がｐ型で、前記第２の型のドープ半導体がｎ型である、請求項６の電子機器システム。

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