CN102800633A - 半导体组件结构及其制法 - Google Patents

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Abstract

一种半导体组件结构及其制法，该半导体组件结构包括：具有多个开孔的板体；形成于该板体的表面及该开孔表面上的绝缘层；以及由形成于该开孔中的导电块及与该导电块接触的导电迹线所构成的重布线路，且该导电迹线是形成于该板体表面的部分绝缘层上。借以简化整体制程，提高产品结构可靠度。

Description

半导体组件结构及其制法
技术领域
本发明涉及一种半导体组件结构及其制法，尤指一种半导体组件的线路结构及其制法。
背景技术
随着科技的快速发展，各种新的产品不断推陈出新，为了满足消费者方便使用及携带容易的需求，现今各式电子产品无不朝向轻、薄、短、小发展。
而现今的电子产品除了要有轻、薄、短、小的特性外，也希望电子产品能兼具高效能、低耗电、多功能等产品特性，故业界遂发展出覆晶接合的封装结构(Flip chip packaged structure)，该封装结构是将一半导体芯片主动面朝下，并以多个焊锡凸块接置于主动面的电极垫上，而连接于一封装基板的电性连接垫，之后再填充底胶(Underfill)于芯片与封装基板所形成的间隙中，以完成一覆晶接合的封装结构。此较现有的以金属线连接半导体芯片与封装结构的打线式封装结构，其具有高效能及薄小的特性。
惟前述的覆晶式封装结构于当半导体芯片逐渐缩小时，其将不敷使用，原因在于当半导体芯片继续微型化及高功效时，其半导体芯片的面积亦逐渐缩小，且该主动面亦须容纳更多电极垫，则电极垫的面积亦相对缩小，故将该半导体芯片以焊锡凸块接置于封装基板时，则因半导体芯片、底胶、焊锡凸块、封装基板等材质的热膨胀数(CTE)差异过大，而造成更缩小化的焊锡凸块造成断裂，使得覆晶式封装结构产生电性可靠度不佳的问题。
于此，业界遂开发出将有电性的半导体芯片接置于一硅载板，并将该硅载板再接合至封装基板上，使半导体芯片间接电性连接于封装基板，而半导体芯片与硅载板的热膨胀系数接近，故不会有焊锡凸块断裂的问题。其中该硅载板须先形成硅穿孔(Through-Silicon Via，TSV)，再于该硅穿孔中填充有导电材料，以将半导体芯片接置于其上。
请参阅图1，为现有具硅穿孔的芯片堆栈封装结构，如图所示，于一封装基板10上以焊球11电性连接具硅穿孔120的硅质内层板12，而该硅穿孔120中填充有金属材料，且于该内层板12上接置一般的半导体芯片13，以成为堆栈结构。
而业界形成金属材料于硅穿孔的方式如第7638867号美国专利所揭示，其是利用焊锡材料以网版印刷(stencil printing)方式填充于硅穿孔中，而当硅穿孔的孔径越趋狭小时，金属材料并无法完全填入硅穿孔中，而造成填充金属材料的硅穿孔中产生孔洞，而导致可靠度不佳的问题；更甚者，金属材质并未填入硅穿孔中，则会有上、下层电子组件无法电性连接的问题。
因此，鉴于上述的问题，如何提供一种简化的制程以制作半导体组件结构，以偍升整体封装制程效率及降低制作成本，实已成为目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明的主要目的在于提供一种可简化整体制程并提高产品结构可靠度的半导体组件结构及其制法。
本发明所揭露的半导体组件结构包括：具有多个开孔的板体；形成于该板体表面及该开孔表面上的绝缘层；以及由形成于该开孔中的导电块及与该导电块接触的导电层所构成的重布线路，其中，该导电层是形成于该板体表面的部分绝缘层上。
依上述的半导体组件结构，该导电块与该导电迹线齐平。
依上所述，本发明的半导体组件结构还可包括形成于该板体表面上的绝缘层及重布线路上的第一绝缘保护层，且该第一绝缘保护层具有多个第一绝缘保护层开孔，以外露出部份重布线路而成为多个接触垫。
如上所述，本发明的半导体组件结构还可包括金属保护层，其形成于各该接触垫上。
为得到前述的半导体组件结构，本发明还提供一种半导体组件结构的制法，包括：于一具有多个开孔的板体表面及该些开孔中形成绝缘层；于该绝缘层上形成导电层；于该开孔中的导电层上形成导电块，且该导电块与该板体表面上的导电层齐平；于该导电块及部分导电层上利用光阻及图案化制程形成图案化线路阻层，以藉由该图案化线路阻层构成重布线路图案，且外露出部分导电层；蚀刻移除该外露的部分导电层，以外露出该绝缘层并令被遮蔽的导电层部分形成导电迹线；以及移除该阻层，以由该导电块及导电迹线构成重布线路。
依上述的半导体组件结构的制法，还包括于该外露的绝缘层及重布线路上形成第一绝缘保护层，且令该第一绝缘保护层具有多个第一绝缘保护层开孔，以外露出部份重布线路而成为多个接触，且于各该接触垫上形成金属保护层。
依上述的半导体组件结构及其制法，形成该板体的材料为具有硅材质的板体。
由上可知，本发明的半导体组件结构及其制法，于具有多个开孔的板体中先形成绝缘层、导电层及导电块，而后图案化该导电层以形成重布线路，其中，现有技术的金属材料并无法完全填入硅穿孔中形成导电块，而造成填充金属材料的硅穿孔中产生孔洞，而导致可靠度不佳的问题，或更甚者，金属材质并未填入硅穿孔中，而形成断路。因此藉由本发明的半导体组件结构及其制法能简化整体的制程及节省材料成本，也可提高产品结构的可靠度目的。
附图说明
图1为现有具硅穿孔的芯片堆栈封装结构的剖视示意图；以及
图2A至图2F为本发明半导体组件结构制法剖视示意图，其中，图2A’为图2A的另一实施方法；图2D’为于该重布线路上形成增层结构的示意图；图2F’为根据图2A’所得的半导体组件结构。
主要组件符号说明
10        封装基板
11        焊球
12        内层板
120       硅穿孔
13        半导体芯片
20      板体
200     开孔
21      绝缘层
22      导电层
220     导电迹线
221     接触垫
23      重布线路
230     导电块
24      图案化线路阻层
25      增层结构
250     介电层
251     线路层
252     导电盲孔
26      导电通孔
27a     第一绝缘保护层
270a    第一绝缘保护层开孔
27b     第二绝缘保护层
270b    第二绝缘保护层开孔
28      金属保护层
29      植球垫。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，熟悉本领域的技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技艺的人士进行了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“顶面”、“底面”、“一”、“上”及“下”等用语，也仅为便于叙述明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
请参阅图2A至图2F，其为本发明所揭露的半导体组件结构的制法。
如图2A所示，首先，提供具有多个开孔200的板体20，形成该板体20的材料为例如含硅材质的芯片，其可应用于多芯片堆栈结构的内层板，但不以此为限。且图2A’所示的另一非限制性实施例中，该开孔200的底部连接导电通孔26的端面。于该板体20的表面上及该些开孔200表面上依序形成绝缘层21及导电层22。
如图2B所示，以该导电层22作为电镀的电流传导路径，于该开孔200中的导电层22上电镀形成导电块230，且该导电块230可与该板体20表面上的导电层22齐平。
如图2C所示，于该导电块230及部分导电层22上形成图案化线路阻层24，以藉由该图案化线路阻层24构成重布线路图案，且该图案化线路阻层24外露出部份的导电层22。也就是说全面施加一阻层于导电块230及导电层22上，经由图案化制程以将阻层形成图案化线路阻层24，也就是后续欲形成导电迹线的导电层22上具有阻层。
如图2D所示，先蚀刻移除该外露于图案化线路阻层24的部分导电层22，以外露出其下的绝缘层21，并令被图案化线路阻层24遮蔽的导电层22部分形成导电迹线220。接着，再移除该图案化线路阻层24，以外露出该导电迹线220，以由该导电块230及导电迹线220构成重布线路23。此外，还可于该重布线路23上形成至少一增层结构25，该增层结构25具有至少一介电层250、设于该介电层250上的线路层251、及设于该介电层250中且电性连接该线路层251与该重布线路23的导电盲孔252，如图2D’所示。
如图2E所示，接着，移除该板体20的底面，也就是以研磨或蚀刻方式移除该绝缘层21及导电层22的表面，以露出该开孔200底部的导电块230，在本实施例中，该导电块230作该板体20上、下表面的导电路径。
如图2F所示，还可于该绝缘层21及重布线路23上形成具有多个第一绝缘保护层开孔270a的第一绝缘保护层27a，且该些第一绝缘保护层开孔270a外露出部份的重布线路23，以令该些外露的重布线路23作为接触垫221，又于各该接触垫221上形成金属保护层28，如UBM层(凸块底部金属层)。另一方面，该重布线路23和金属保护层28也可形成于该增层结构25上。
此外，于该板体20底面形成具有多个第二绝缘保护层开孔270b的第二绝缘保护层27b，且各该第二绝缘保护层开孔270b外露出各该导电块230的端面，并于各该第二绝缘保护层开孔270b中的导电块230上形成植球垫29，以令各该导电通孔26电性连接至各该植球垫29。又该板体20底面也可如其相对表面一样，形成有增层结构于板体20底面及导电块230表面(图未示)，之后再形成第二绝缘保护层27b和植球垫29。
请参阅图2F’，于另一实施方法中，若该板体20的开孔200的底部连接导电通孔26，如图2A’所示，则该第二绝缘保护层开孔270b外露出各该导电通孔26，植球垫29则形成于该第二绝缘保护层开孔270b中的导电通孔26上。
本发明还提供一种半导体组件结构，其包括：板体20、绝缘层21及重布线路23。
所述的板体20，具有多个开孔200，而形成该板体20的材料可例如为含硅的材质板体。
所述的绝缘层21，其形成于该开设有该开孔200的板体20表面及该开孔200表面上。
所述的重布线路23，其由形成于该开孔200中的导电块230及与该导电块230接触的导电迹线220所构成，其中，该导电迹线220形成于该部分绝缘层21上，且该导电迹线220复延伸形成于该开孔200中的绝缘层21与导电块230之间，又该导电块230与该板体20表面的导电迹线220齐平。
此外，该半导体组件结构还可包括第一绝缘保护层27a，形成于该板体20表面上的绝缘层21及重布线路23上，且具有多个第一绝缘保护层开孔270a，以外露出部份重布线路23而成为多个接触垫221。
本发明的半导体组件结构及其制法，通过于具有多个开孔的板体中先形成绝缘层、导电层，且再于该开孔中形成导电块，且所形成的导电块与该板体上的导电层齐平，而后于该导电层上形成图案化的图案化线路阻层，然后蚀刻移除未为该图案化线路阻层覆盖的导电层，并令被遮蔽的导电层部分形成导电迹线，接着移除该图案化线路阻层，以由该导电块及导电迹线构成重布线路，本发明制法及所得的半导体组件结构，因该导电块是以电镀方式形成，因而能免除现有技术中金属材料并无法完全填入硅穿孔中形成导电块，而造成填充金属材料的硅穿孔中产生孔洞，而导致可靠度不佳的问题，或更甚者，金属材质并未填入硅穿孔中，而形成断路。因此藉由本发明的半导体组件结构及其制法能简化整体的制程及节省材料成本，也可提高产品结构的可靠度目的。
上述实施例用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉本领域的技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (12)

1.一种半导体组件结构，其包括：
板体，具有多个开孔；
绝缘层，形成于该板体表面及该开孔表面上；以及
重布线路，由形成于该开孔中的导电块及与该导电块接触的导电迹线所构成，其中，该导电迹线是形成于该板体表面的部分绝缘层上。
2.根据权利要求1所述的半导体组件结构，其特征在于，形成该板体的材料为具有硅材质的板体。
3.根据权利要求1所述的半导体组件结构，其特征在于，该导电块与该导电迹线齐平。
4.根据权利要求1所述的半导体组件结构，其特征在于，该导电迹线还延伸形成于该开孔中的绝缘层与导电块之间。
5.根据权利要求1所述的半导体组件结构，还包括至少一增层结构设置于重布线路上。
6.根据权利要求1所述的半导体组件结构，还包括第一绝缘保护层，形成于该板体表面上的绝缘层及重布线路上，且具有多个第一绝缘保护层开孔，以外露出部份重布线路。
7.根据权利要求6所述的半导体组件结构，还包括金属保护层，形成于该外露的重布线路上。
8.一种半导体组件结构的制法，包括：
于一具有多个开孔的板体表面及该些开孔中形成绝缘层；
于该绝缘层上形成导电层；
于该开孔中的导电层上形成导电块，且该导电块与该板体表面上的导电层齐平；
于该导电块及部分导电层上形成图案化线路阻层，以借由该图案化线路阻层构成重布线路图案，且外露出部分导电层；
蚀刻移除该外露的部分导电层，以外露出该绝缘层并令被遮蔽的导电层部分形成导电迹线；以及
移除该阻层，以由该导电块及导电迹线构成重布线路。
9.根据权利要求8所述的半导体组件结构的制法，其特征在于，形成该板体的材料为硅。
10.根据权利要求8所述的半导体组件结构的制法，还包括形成至少一增层结构于该重布线路上。
11.根据权利要求8所述的半导体组件结构的制法，还包括于该外露的绝缘层及重布线路上形成第一绝缘保护层，且令该第一绝缘保护层具有多个第一绝缘保护层开孔，以外露出部份重布线路。
12.根据权利要求11所述的半导体组件结构的制法，还包括于该外露的重布线路上形成金属保护层。
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