CN102768996A - 半导体封装构造及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体封装构造及其制造方法，所述半导体封装构造包含一下封装体及一上封装体。所述下封装体具有一第一基板、一第一芯片及一可挠性基板。所述第一芯片固设于所述第一基板的一芯片承载区。所述可挠性基板包含一天线及一馈入端，所述上封装体包含数个电性端子。所述可挠性基板的一第一贴合区覆盖所述第一基板的一第一表面与所述第一芯片，所述可挠性基板的一第二贴合区贴合于所述上封装体的一第一表面，且所述天线通过所述馈入端与所述第一基板电性连接，所述上封装体通过所述电性端子及所述可挠性基板与所述第一基板电性连接。

Description

半导体封装构造及其制造方法
技术领域
本发明是有关于一种半导体封装构造及其制造方法，特别是有关于一种利用可挠性基板叠接两封装体的半导体封装构造及其制造方法。
背景技术
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装设计，其中各种不同的系统封装(system in package，SIP)设计概念常用于架构高密度封装产品。一般而言，系统封装可分为多芯片模块(multi chip module，MCM)、堆叠式封装体(POP)及封装体内堆叠封装体(package in package，PIP)等。所述多芯片模块(MCM)是指在同一基板上布设数个芯片，在设置芯片后，再利用同一封装胶体包埋所有芯片，且依芯片排列方式又可细分为堆叠芯片(stacked die)封装或并列芯片(side-by-side)封装。再者，所述堆叠式封装体(POP)，其构造是指先完成一具有基板的第一封装体，接着再于第一封装体的上表面堆叠另一完整的第二封装体，第二封装体透过适当转接组件(如锡球)电性连接至第一封装体的基板上，因而成为一复合封装构造。相较之下，所述封装体内堆叠封装体(PIP)的构造则是利用另一封装胶体将第二封装体、转接组件及第一封装体的组件等一起包埋固定在第一封装体的基板上，因而成为一复合封装构造。
近年来，为了满足电子产品的轻薄化要求，现有堆叠式封装体(POP)封装结构的下封装体的厚度逐渐被薄型化至350微米(μm)以下而成为主流。然而，现有天线需布设在较大面积的印刷电路基板上，因此，欲将天线整合入堆叠式封装体封装结构中，又须同时维持封装结构的体积，的确有其困难度。同时，由于通讯封装结构中常包含多个通讯芯片，若将天线及通讯芯片同时整合至薄型化的堆叠式封装体封装结构中，天线与通讯芯片之间极容易产生电磁干扰的问题，甚至会严重影响堆叠式封装体封装结构的通讯质量，进而大幅影响堆叠式封装体封装结构的通讯芯片的使用寿命。
故，有必要提供一种半导体封装构造及其制造方法，以解决现有技术所存在的问题。
发明内容
有鉴于此，本发明提供一种半导体封装构造及其制造方法，以解决现有堆叠式封装构造技术所存在的基板使用率低与总体体积过大的问题。
为达成本发明的前述目的，本发明一实施例提供一种半导体封装构造，其包含：一下封装体及一上封装体。所述下封装体具有一第一基板、一第一芯片及一可挠性基板。所述第一基板具有一第一表面及一芯片承载区，所述一第一芯片固设于所述第一基板的芯片承载区。所述可挠性基板包含一天线及一馈入端。所述上封装体具有一第一表面及一第二表面，所述第二表面包含数个电性端子。其中所述可挠性基板的一第一贴合区覆盖所述第一基板的第一表面与所述第一芯片，所述可挠性基板的一第二贴合区贴合于所述上封装体的第一表面，且所述天线通过所述馈入端与所述第一基板电性连接，所述上封装体通过所述电性端子及所述可挠性基板与所述第一基板电性连接。
再者，本发明一实施例提供一种半导体封装构造的制造方法。首先，提供一第一基板，所述第一基板具有一第一表面及一芯片承载区。然后，将一第一芯片固设于所述第一基板的芯片承载区。接着，提供一可挠性基板，所述可挠性基板包含一天线及一馈入端。其后，备置一上封装体，所述上封装体具有一第一表面及一第二表面，且所述第二表面包含数个电性端子。以及，将所述可挠性基板的一第一贴合区覆盖所述第一基板的第一表面与所述第一芯片，并使所述天线通过所述馈入端与所述第一基板电性连接。最后，将所述上封装体通过所述电性端子及所述可挠性基板与所述第一基板电性连接，并使所述可挠性基板的一第二贴合区弯折后贴合于所述上封装体的第一表面。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1是本发明一实施例半导体封装构造的剖视图。
图2是本发明另一实施例半导体封装构造的剖视图。
图3A、3B、3C及3D是本发明图1半导体封装构造的制造方法的流程示意图。
图4A、4B及3C是本发明图2半导体封装构造的下封装体的制造方法的流程示意图。
图5A及5B是本发明图2中，利用可挠性基板结合半导体封装构造的上、下封装体的制造方法的流程示意图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。再者，本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」或「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参照图1所示，本发明一实施例的半导体封装构造主要是整合一下封装体10及一上封装体20。本发明将于下文逐一详细说明本实施例上述各组件的细部构造、组装关系及其运作原理。
请参照图1所示，本发明一实施例的下封装体10主要包含：一第一基板11、一第一芯片12、一可挠性基板13及一第一封装胶体14。所述第一基板11具有一第一表面11a、一芯片承载区11b、第二表面11c及数个接垫(未标示)，所述接垫设置于所述第一表面11a及所述第二表面11c上，所述第一芯片12固设于所述芯片承载区11b上，且所述第一芯片12可以是打线芯片(wirebonding chip)的形式或倒装芯片(flip chip)(未绘示)的形式。所述可挠性基板13具有一第一贴合区13a、一第二贴合区13b及一电路布设区13c，并包含一天线131及一馈入端132，所述馈入端132与所述天线131电性连接，所述天线131是所述可挠性基板13的一金属箔层，所述天线131例如设置于所述电路布设区13c。
如图1所示，所述可挠性基板13的第一贴合区13a覆盖所述第一基板11的所述第一表面11a、第一封装胶体14与所述第一芯片12，所述天线131通过所述馈入端132电性连接于所述第一基板11，且所述第一表面11a的接垫与所述可挠性基板13电性连接，如此所述天线131便可将所接收的高频讯号藉由所述第一基板11的线路(未绘示)传送至所述第一芯片12，或是所述第一芯片12便可以将讯号藉由所述第一基板11的线路传送至所述天线131。其中，所述第一芯片12与所述可挠性基板13的第一贴合区13a之间设置所述第一封装胶体14，以使所述第一封装胶体14包覆保护所述第一芯片12，并由所述可挠性基板13的第一贴合区13a与所述第一表面11a及所述第一封装胶体14接触。此外，若所述第一芯片12是倒装芯片时，可以将所述可挠性基板13直接覆盖所述第一芯片12的被动面，而省略所述第一封装胶体14。再者，所述可挠性基板13另可包含一绝缘层(未标示)，所述绝缘层披覆在所述天线131的至少一表面上，以保护所述天线131。其中，所述可挠性基板13的绝缘层的厚度可以是不大于0.5微米(um)，例如0.1、0.25或0.5微米；所述天线131的厚度可以是不大于18微米(um)，例如1、5、8、12、15、或18微米。所述可挠性基板13的绝缘层的材料可选自聚酰亚胺聚合物(PI)或聚乙烯(PE)，所述天线131的材料可选自金、银、铜或铝，所述第一基板11可选自印刷电路基板或陶瓷基板，但不以此为限。
如图1所示，本发明一实施例的上封装体20具有一第一表面20a及一第二表面20b，且所述上封装体20主要包含：数个电性端子21、一第二基板22、至少一第二芯片23、一金属层24及一第二封装胶体25。所述第二基板22具有一第一表面22a及一第二表面22b，所述第二基板22的第二表面22b构成所述上封装体20的第二表面20b。所述电性端子21设置于所述第二基板22的第二表面22b，所述第二芯片23电性连接于所述第二基板22的第一表面22a，其中所述第二芯片23可以是打线芯片的形式或倒装芯片的形式。所述金属层24构成所述上封装体20的第一表面20a，且所述金属层24电性连接于所述第二基板22的侧壁面，以通过所述第二基板22、所述电性端子21、所述可挠性基板13的线路(未绘示)与所述第一基板11进行接地(grounding)，进而隔绝外界对所述第二芯片23或所述第二芯片23对外界的电磁干扰(electro-magnetic interference，EMI)。
如图1所示，所述金属层24通常以电镀、蒸镀或溅射等方式镀在所述第二封装胶体25上，但所述金属层24也可以是由金属板预制成的金属壳体，再者，所述金属层24与所述第二基板22的第一表面22a之间的空间可预先填充所述第二封装胶体25。此外，上封装体20中还可包含一通用芯片(未标示)及无源组件(未标示)，所述通用芯片可以是打线芯片的形式或倒装芯片的形式，所述无源组件可选自一电容、一电感及一电阻，或为上述三者之组合。其中，所述金属层24的厚度可以是不大于1微米，例如0.1、0.25、0.5、0.75或1微米；所述第二封装胶体25的厚度可以是不大于0.91微米，例如0.1、0.25、0.5、0.75或0.91微米；所述电性端子21可选自焊接球或焊接柱、所述第二基板22可选自印刷电路基板或陶瓷基板，但不以此为限。
请再参照图1所示，本发明一实施例的半导体封装构造是借助所述可挠性基板13及所述电性端子21以接合所述下封装体10与所述上封装体20，并电性连接所述上、下封装体20、10。所述可挠性基板13的第二贴合区13b与所述上封装体20的第一表面20a贴合，且由于所述可挠性基板13设置有线路，所述上封装体20通过所述电性端子21及所述可挠性基板13与所述第一基板11电性连接。其中，所述第一芯片12可选自一高频芯片，所述第二芯片23可选自一基频芯片，且所述金属层24与所述天线131之间的最短距离可不大于1微米，有助于所述天线131借助所述金属层24进行耦合接地，进而隔绝所述第二芯片23与所述天线131之间的电磁干扰。
如图1所示，由于半导体封装构造是通过所述可挠性基板13及非导电胶(未绘示)来接合所述下封装体10与所述上封装体20，并利用所述金属层24来阻绝所述第二芯片23及所述天线131之间的电磁干扰，同时适当选择所述可挠性基板13及非导电胶的厚度，使所述金属层24与所述天线131之间的最短距离不大于5.5微米，其中所述可挠性基板13的绝缘层的厚度不大于0.5微米，所述绝缘层与非导电胶依序位于所述天线131及金属层24之间，且所述非导电胶的厚度介于2至5微米之间。如此，可确保所述天线131能有效地通过所述金属层24进行耦合接地，因此可使所述半导体封装构造在能避免电磁干扰的前提下，还可提高所述第一基板11的面积使用率，进而减少所述半导体封装构的整体体积。
请参照图2所示，本发明另一实施例的半导体封装构造相似于本发明图1实施例，并大致沿用相同组件名称及图号，但本实施例的差异特征在于：本实施例的下封装体10的所述第一基板11上的所述芯片承载区11b是由一容置空间所构成。将所述第一芯片12置入所述容置空间内，可使所述第一芯片12的上表面些微低于所述第一基板11的第一表面11a，并填入所述第一封装胶体14之后，使所述第一封装胶体14的上表面可与所述第一表面11a大致等高，以便让所述可挠性基板13可平整地覆盖所述第一基板11的第一表面11a及所述第一芯片12。
如图2所示，所述半导体封装构造同样可利用所述可挠性基板13接合并电性连接所述下封装体10与所述上封装体20，且可利用所述金属层24来阻绝所述第二芯片23及所述天线131之间的电磁干扰，同时可让所述天线131通过所述金属层24进行耦合接地。更进一步的，在本实施例中，所述芯片承载区11b形成所述容置空间，使所述可挠性基板13可平整地覆盖所述第一表面11a及所述第一芯片12，因此可以让所述下封装体10的厚度更小，进而有利于降低所述半导体封装构造的整体体积。
请参照图3A、3B、3C及3D所示，其揭示本发明图1实施例的半导体封装构造的制造方法的流程示意图。其中，图3A、3B及3C揭示本发明图1实施例的下封装体10的制造方法的流程示意图。
如图3A所示，先提供所述第一基板11，并将所述第一芯片12固设于所述芯片承载区11b。
如图3B所示，使所述第一芯片12电性连接于所述第一基板11，例如在所述第一芯片12及所述第一基板11的第一表面11a上设置数条金属线(未标示)；接着，在所述第一芯片12上披覆所述第一封装胶体14，使所述第一芯片12被所述第一封装胶体14所包覆。
如图3C所示，将所述可挠性基板13覆盖在所述第一基板11的第一表面11a与所述第一封装胶体14上，并使所述天线131可通过所述馈入端132电性连接于所述第一基板11，且使所述可挠性基板13电性连接于所述第一基板11。
如图3D所示，备置所述上封装体20，并且使所述上封装体20的电性端子21电性连接于所述可挠性基板13上表面的讯号输出/输入端(未绘示)，同时使所述下封装体10通过所述可挠性基板13进一步与所述上封装体20结合。其中，所述上封装体20的电性端子21焊接于所述可挠性基板13上，即可使所述下封装体10及所述上封装体20共同构成所述半导体封装构造。此外，在完成所述下封装体10与所述上封装体20的结合之后，另可在裸露有所述天线131的所述可挠性基板13上涂布或喷洒上所述绝缘层(未绘示)，以达到保护所述天线131的目的。
请参照图4A、4B及4C所示，其揭示本发明图2实施例的下封装体10的制造方法的流程示意图。本实施例的制造方法各步骤大致相似于本发明图3A至3C实施例的制造方法各步骤，并大致沿用相同组件名称及图号。
如图4A所示，在将所述第一芯片12固设在所述第一基板11上之前，先在备妥的所述第一基板11的第一表面11a上开置所述容置空间，以作为所述芯片承载区11b。
如图4B所示，使所述第一芯片12电性连接于所述第一基板11，例如在所述第一芯片12与所述第一基板11之间设置数条金属线，并在所述芯片承载区11b内填充所述第一封装胶体14，以包覆所述第一芯片12。
如图4C所示，将所述可挠性基板13覆盖在所述第一表面11a与所述第一封装胶体14上，并使所述天线131可通过所述馈入端132电性连接于所述第一基板11，且使所述可挠性基板13电性连接于所述所述第一基板11。
请参照图5A及5B所示，其揭示本发明图2实施例的半导体封装构造的制造方法中，利用所述可挠性基板13结合所述下封装体10与所述上封装体20的制造方法的流程示意图。
如图5A所示，先将所述下封装体10放置在工作平台(未绘示)上，此时所述上封装体20已借助所述电性端子21及所述可挠性基板13电性连接于所述下封装体10；接着，将未固着于所述下封装体10的所述可挠性基板13放置在一牵引板31上。
如图5B所示，启动所述牵引板31，令所述牵引板31沿一导引轨道32作动，使所述牵引板31带动所述可挠性基板13产生绕折，进而让所述可挠性基板13沿所述上封装体20的表面进行贴合，进而使所述可挠性基板13的第二贴合区13b与所述上封装体20的第一表面20a紧密贴合。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (10)

1.一种半导体封装构造，其特征在于：所述半导体封装构造包含：
一下封装体，具有：
一第一基板，具有一第一表面及一芯片承载区；
一第一芯片，固设于所述第一基板的芯片承载区；及
一可挠性基板，包含一天线及一馈入端；以及
一上封装体，具有一第一表面及一第二表面，所述第二表面包含数个电性端子；
其中所述可挠性基板的一第一贴合区覆盖所述第一基板的第一表面与所述第一芯片，所述可挠性基板的一第二贴合区贴合于所述上封装体的第一表面，且所述天线通过所述馈入端与所述第一基板电性连接，所述上封装体通过所述电性端子及所述可挠性基板与所述第一基板电性连接。
2.如权利要求1所述的半导体封装构造，其特征在于：所述芯片承载区在所述第一基板上形成一容置空间，以容置所述第一芯片。
3.如权利要求1所述的半导体封装构造，其特征在于：所述上封装体另包含：
一第二基板，具有一第一表面及一第二表面，所述第二基板的第二表面形成所述上封装体的第二表面；
一第二芯片，电性连接于所述第二基板的第一表面；以及
一金属层，用以形成所述上封装体的第一表面。
4.如权利要求3所述的半导体封装构造，其特征在于：所述金属层与所述天线之间的最短距离不大于5.5微米。
5.如权利要求4所述的半导体封装构造，其特征在于：所述金属层的厚度不大于1微米，且所述可挠性基板的天线的厚度不大于18微米。
6.如权利要求3所述的半导体封装构造，其特征在于：所述第一芯片选自一高频芯片，所述第二芯片选自一基频芯片。
7.如权利要求3所述的半导体封装构造，其特征在于：所述第一基板另包含一第一封装胶体，所述上封装体另包含一第二封装胶体，其中所述第一封装胶体包覆所述第一芯片，所述第二封装胶体位于所述金属层与所述第二基板的第一表面之间的空间中。
8.如权利要求3所述的半导体封装构造，其特征在于：所述可挠性基板另包含一绝缘层，所述绝缘层包覆所述天线，所述绝缘层位于所述天线与金属层之间，且所述绝缘层的厚度不大于0.5微米。
9.一种半导体封装构造的制造方法，其特征在于：所述制造方法包含：
提供一第一基板，所述第一基板具有一第一表面及一芯片承载区；
将一第一芯片固设于所述第一基板的芯片承载区；
提供一可挠性基板，所述可挠性基板包含一天线及一馈入端；
备置一上封装体，所述上封装体具有一第一表面及一第二表面，且所述第二表面包含数个电性端子；
将所述可挠性基板的一第一贴合区覆盖所述第一基板的第一表面与所述第一芯片，并使所述天线通过所述馈入端与所述第一基板电性连接；
将所述上封装体通过所述电性端子及所述可挠性基板与所述第一基板电性连接；以及
使所述可挠性基板的一第二贴合区弯折后贴合于所述上封装体的第一表面。
10.如权利要求9所述的半导体封装构造的制造方法，其特征在于：所述可挠性基板借助一牵引板沿一导引轨道作动，以弯折所述可挠性基板，并使所述第二贴合区贴合于所述上封装体的第一表面。
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