CN102543146A

CN102543146A - Flash灵敏放大器

Info

Publication number: CN102543146A
Application number: CN2012100181686A
Authority: CN
Inventors: 王源; 黄鹏; 杜刚; 贾嵩; 康晋锋; 张兴
Original assignee: Peking University
Current assignee: Peking University
Priority date: 2012-01-19
Filing date: 2012-01-19
Publication date: 2012-07-04

Abstract

本发明公开了一种Flash灵敏放大器，包括：第一反相器和第二反相器；第一放大控制单元，用于控制第一反相器的输入端和第二反相器的输出端之间通断；第二放大控制单元，用于控制第一反相器的输出端和第二反相器的输入端之间的通断；单元阵列位线，用于提供单元位线电位；第一锁存控制单元，用于控制单元阵列位线与第一反相器的输入端之间的通断；参考阵列位线，用于提供参考位线电位；第二锁存控制单元，用于控制参考阵列位线与第二反相器的输入端之间的通断。本发明将放大器的输入和灵敏放大的分开，减少了位线寄生电容对放大器的影响。

Description

Flash灵敏放大器

技术领域

本发明涉及集成电路技术领域，尤其涉及一种Flash灵敏放大器。

背景技术

Flash在现代集成电路中应用广泛。人们熟悉的U盘、数码相机、智能手机中的存储SD卡等都是基于Flash结构设计而成。Flash性能成为IC设计的重要方向。对于存储器而言，读取的速度很大程度决定了电路工作的快慢。随着集成电路的等比例规则缩小，带动一列存储单元位线上的寄生电容，成为电路读取过程中最大的限制因素。而灵敏放大器作为读出通道中最重要的电路单元结构，其灵敏放大速度直接决定Flash电路读取速度。

一般常见的放大器采用差分电路或者是电流镜电路。由于电压差来自于电路自身提供的电流差，相对速度较慢。因此，经常采用锁存型放大结构。最基本的锁存型放大电路如图1所示，由两个互相耦合的反相器构成。由于双稳态电路具有正反馈作用，可以很快地将很小的电压差放大成电源电压和电源地。

该电路一个不足之处是，任何信号的变化都会带来该电路工作状态的改变，从而发生电路功耗，即便是在不需要读操作的阶段。例如在对位线进行写操作的时候，该灵敏放大器也会工作，从而增大不必要的电路功耗。为了解决问题，通常在尾部加一个控制管。如图2所示，M5管为控制管，当灵敏信号sense为低电平无效的时候关断，灵敏放大器不工作。当灵敏信号sense有效的时候，该控制管打开。从而在读操作之外，电路不消耗功耗。由于输入和输出是同一处，都是位线，需要带动整个位线上的电容进行全幅转换，功耗较大。

图3所示电路解决了图2电路的功耗较大的问题。该电路增加了一对差分放大对管。该结构利用两个差分对管输入信号做放大管，两反相器构成的锁存器做正反馈性的负载加快放大速度输出信号。当左边MOS管输入电压更高时候，左边下拉电流更大，则左边电压下降更快，左边输出为低电平，右边输出为高电平。由于将输入和输出分开，能够避免位线电容影响，从而提高电路速度。由于锁存电路的影响，该电路在放大前必须进行预充平衡。

图4所示为在图2的电路基础上进一步改进获得的电路，其将图2所示电路尾部的控制管M5变成了连接在耦合反相器之间的控制管M1和M2。其最大好处是放大管能够避免掉尾部控制管带来的漏断电压的损失，放大管能够工作在VDD和GND之间，放大电流更大，速度更快；但是其没有解决位线上较大的寄生电容对放大器的影响的问题。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：提供一种Flash灵敏放大器，以尽量消除位线较大寄生电容的影响，从而能够更快地放大电路。

(二)技术方案

为解决上述问题，本发明提供了一种Flash灵敏放大器，包括：

第一反相器；

第二反相器，用于与第一反相器互相耦合构成正反馈放大的双稳态电路；

第一放大控制单元，用于控制所述第一反相器的输入端和所述第二反相器的输出端在灵敏放大阶段连通，在电位输入阶段断开；

第二放大控制单元，用于控制所述第一反相器的输出端和所述第二反相器的输入端在灵敏放大阶段连通，在电位输入阶段断开；

单元阵列位线，用于在第一锁存控制单元的控制下向所述第一反相器输入单元位线电位；

第一锁存控制单元，用于控制所述单元阵列位线与所述第一反相器的输入端在电位输入阶段连通，在灵敏放大阶段断开；

参考阵列位线，用于在第二锁存控制单元的控制下向所述第二反相器输入参考位线电位；

第二锁存控制单元，用于控制所述参考阵列位线与所述第二反相器的输入端在电位输入阶段连通，在灵敏放大阶段断开。

优选地，所述第一和第二放大控制单元、第一和第二锁存控制单元中的任一个或多个为MOS管。

优选地，

所述第一放大控制单元为第一NMOS管，栅极连接所述灵敏信号，非栅极的两极分别与所述第一反相器的输入端和所述第二反相器的输出端连接；

所述第二放大控制单元为第二NMOS管，栅极连接所述灵敏信号，非栅极的两极分别与所述第一反相器的输出端和所述第二反相器的输入端连接；

所述第一锁存控制单元为第一PMOS管，栅极连接所述灵敏信号，非栅极的两极分别与所述单元阵列位线和第一反相器的输入端连接；

所述第二锁存控制单元为第二PMOS管，栅极连接所述灵敏信号，非栅极的两极分别与所述参考阵列位线和第二反相器的输入端连接。

优选地，所述第一和第二放大控制单元、第一和第二锁存控制单元中的任一个或多个为CMOS传输门。

优选地，

所述第一放大控制单元为第一CMOS传输门，其NMOS管的栅极连接所述灵敏信号，PMOS管的栅极连接与灵敏信号互补的对偶信号，两个信号输入输出端分别与所述第一反相器的输入端和第二反相器的输出端连接；

所述第二放大控制单元为第二CMOS传输门，其NMOS管的栅极连接所述灵敏信号，PMOS管的栅极连接与灵敏信号互补的对偶信号，两个信号输入输出端分别与所述第一反相器的输出端和第二反相器的输入端连接；

所述第一锁存控制单元为第三CMOS传输门，其PMOS管的栅极连接所述灵敏信号，NMOS管的栅极连接与灵敏信号互补的对偶信号，两个信号输入输出端分别与所述单元阵列位线和第一反相器的输入端连接；

所述第二锁存控制单元为第四CMOS传输门，其PMOS管的栅极连接所述灵敏信号，NMOS管的栅极连接与灵敏信号互补的对偶信号，两个信号输入输出端分别与所述参考阵列位线和第二反相器的输入端连接。

优选地，所述放大器还包括：

第三反相器，输入端与所述第一反相器的输入端连接，输出端与放大器的左输出端连接，用于增加驱动带动左输出端输出信号；

第四反相器，输入端与所述第二反相器的输出端连接，输出端与放大器的右输出端连接，用于增加驱动带动右输出端输出信号。

(三)有益效果

相比于图4所示的电路，本发明改进简单，只需要增加两个锁存控制单元，使得本发明在保证合理读入符合灵敏度要求的电压差的前提下，由于灵敏放大时候不需要对位线电容充放电，带动电容负载极大降低，从而能够较快地提高放大速度。

相比于图3提出的差分锁存性灵敏放大结构。本发明具有的优点有：(1)器件少，放大器所占面积小；(2)本发明由于使用管子少，因此其功耗小；(3)速度更快，在放大同等电压差的情况下，差分锁存性灵敏放大结构由于为控制管上存在漏断电压，同时差分锁存管也存在源漏电压差，因此耦合放大的四个管子不能在源电压VDD和地电压GND间实现电流拉升；而本发明电路则能够实现VDD～GND之间的电压，源漏电压差更大，速度更快。

附图说明

图1为现有技术中的基本锁存型灵敏放大器的电路结构示意图；

图2为现有技术中带控制尾管的锁存型灵敏放大器的电路结构示意图；

图3为现有技术中差分锁存型灵敏放大器的电路结构示意图；

图4为现有技术中一种快速灵敏放大器的电路结构示意图；

图5为根据本发明实施例二的高速灵敏放大器的电路结构示意图；

图6为根据本发明实施例二的灵敏放大器的位线负载电容Cbl为0.5pF时的仿真测试波形图；

图7为图3所示电路与本发明实施例二电路的放大速度比较图；

图8为根据本发明实施例三的高速灵敏放大器的电路结构示意图。

具体实施方式

下面结合附图及实施例对本发明进行详细说明如下。

实施例一：

本实施例记载了一种Flash灵敏放大器，包括：

第一反相器；

第一放大控制单元，用于在灵敏信号的控制下，实现所述第一反相器的输入端和所述第二反相器的输出端之间通断，即在灵敏放大阶段连通，在电位输入阶段断开；

第二放大控制单元，用于在所述灵敏信号的控制下，实现所述第一反相器的输出端和所述第二反相器的输入端之间的通断，即在灵敏放大阶段连通，在电位输入阶段断开；

第三反相器，输入端与所述第一反相器的输入端连接，输出端与放大器的左输出端连接；

第四反相器，输入端与所述第二反相器的输出端连接，输出端与放大器的右输出端连接；

第一锁存控制单元，用于在反相的灵敏信号的控制下，实现所述单元阵列位线与所述第一反相器的输入端之间的通断，即在电位输入阶段连通，在灵敏放大阶段断开；

第二锁存控制单元，用于在反相的灵敏信号的控制下，实现所述参考阵列位线与所述第二反相器的输入端之间的通断，即在电位输入阶段连通，在灵敏放大阶段断开。

其中第一和第二放大控制单元、第一和第二锁存控制单元可以为下面实施例一所述的全用MOS管实现或实施例二中所述的全用CMOS传输门实现；或者还可以部分使用MOS管实现，部分使用CMOS传输门实现；或者还可以全部或部分由其它控制电路实现，只要电路控制的效果能够使得时序上实现放大器的输入和灵敏放大的分开，空间位置上实现位线电容和放大负载的分开即可。

传输阶段时，将位线电压传输到双稳态电路；灵敏放大阶段时关断位线到双稳态电路之间的电压传输，第一和第二锁存控制单元已经锁存了输入信号，双稳态电路对输入信号进行放大，同时隔离了位线电容的影响。

实施例二：

如图5所示，本实施例记载的Flash灵敏放大器包括：

第一反相器inv101；

第二反相器inv102，用于与第一反相器inv101互相耦合构成正反馈放大的双稳态电路；

第一NMOS管M101，栅极连接所述灵敏信号sense，非栅极的两极分别与所述第一反相器inv101的输入端in101和所述第二反相器inv102的输出端out102连接；

第二NMOS管M102，栅极连接所述灵敏信号sense，非栅极的两极分别与所述第一反相器inv101的输出端out101和所述第二反相器inv102的输入端in102连接；

第三反相器inv103，输入端与所述第一反相器inv101的输入端in101连接，输出端与放大器的左输出端连接，用于增加驱动带动左输出端输出信号out1；

第四反相器inv104，输入端与所述第二反相器inv102的输出端out102连接，输出端与放大器的右输出端连接，用于增加驱动带动右输出端输出信号outr；

单元阵列位线Mat101，用于在第一PMOS管M103的控制下向所述第一反相器inv101输入单元位线电位；

第一PMOS管M103，栅极连接所述灵敏信号sense，非栅极的两极分别与所述单元阵列位线Mat101和第一反相器inv101的输入端in101连接；

参考阵列位线Ref101，用于在第二PMOS管M104的控制下向所述第二反相器inv102输入参考位线电位；

第二PMOS管M104，栅极连接所述灵敏信号sense，非栅极的两极分别与所述参考阵列位线Ref101和第二反相器inv102的输入端in102连接。

工作时，放大器电路读状态一般分为两个阶段：

第一阶段，Flash电路会通过预充管对单元阵列位线Mat101和参考阵列位线Ref101进行预充，将位线电容Cb1充电到电源电压VDD或者较高的预充电压Vpre。此时，sense信号为无效状态。本实施例电路中的预充管可以用较大尺寸的PMOS管实现。

第二阶段，预充结束，存储单元管(图5中未示出)和参考单元管(图5中未示出)开始工作。一般参考单元管的阈值电压取存储单元管两种状态之间，使得参考阵列位线Ref101支路电流和单元阵列位线Mat101支路电流大小不同。本实施例以读取存储器两种存储状态中的一种为例。假定存储单元管对应的电压阈值较高，没有导通，单元阵列位线Mat101上电压保持在VDD。参考单元管导通，参考阵列位线Ref101对位线电容Cb1放电，电压下降。此时，sense信号仍然保持在无效状态，第一PMOS管M103将单元阵列位线Mat101和参考阵列位线Ref101上的电压传输到第一反相器inv101的输入端in101节点，第二PMOS管M104将参考阵列位线Ref101上的电压传输到第二反相器inv102的输入端in102节点。采用合理的时序，使得当形成较小且高于灵敏放大器的灵敏度的电压差的时候，灵敏信号sense从无效的低电平变为有效的高电平，第一PMOS管M103和第二PMOS管M104关断，放大器的输入阶段结束。第一NMOS管M101和第二NMOS管M102导通，放大器的灵敏放大阶段开始，第一反相器inv101和第二反相器inv102构成的双稳态电路将之前输入锁存进来的小信号放大，通过正反馈快速形成较大的电压差。

下面利用Candence Virtuoso软件，SMIC.13um工艺库对本实施例进行电路仿真。管子尺寸取默认最小尺寸，电源电压取3.3V。

图6给出了位线电容Cb1＝0.5pF时本实施例的测量波形。延时利用灵敏信号sense的上升沿的中间值到输出端有电压变化一段的中间值的时间差测得。图7为图3所示电路与本发明实施例二电路的放大速度比较图。

下面表1给出本实施例与图4和图3所示对比电路结构的放大延时时间。

Cb1电容值	图4所示电路	图3所示电路	本实施例
				0.5pF	2.45ns	0.42ns	0.16ns
1.0pF	5.34ns	0.46ns	0.18ns
				1.5pF	8.40ns	0.49ns	0.20ns
2.0pF	11.37ns	0.51ns	0.20ns
				2.5pF	14.34ns	0.52ns	0.21ns

表1各电路结构放大延时时间表

在版图面积上，在同等规格尺寸的条件下，下面表2给出本实施例与图4和图3所示对比电路结构对应的面积。

	图4所示电路	图3所示电路	本实施例
				面积/um²	2.096	3.094	2.264

由表1和表2可以看到，相比于图4所示结构，本实施例以较小的面积增加而带来较大的速度提高；相比于图3所示结构，本实施例速度有所提高，节省面积较多。

实施例三：

如图8所示，本实施例与实施例二的基本结构相同，不同之处在于，本实施例将：

实施例二中的第一NMOS管替换为为第一CMOS传输门G201，其NMOS管的栅极连接所述灵敏信号sense，PMOS管的栅极连接与灵敏信号sense互补的对偶信号sense_bar，两个信号输入输出端分别与所述第一反相器inv201的输入端in201和第二反相器inv202的输出端连out202接；

实施例二中的第二NMOS管替换为为第二CMOS传输门G202，其NMOS管的栅极连接所述灵敏信号sense，PMOS管的栅极连接与灵敏信号sense互补的对偶信号sense_bar，两个信号输入输出端分别与所述第一反相器inv201的输出端out201和第二反相器inv202的输入端in202连接；

实施例二中的第一PMOS管替换为为第三CMOS传输门G203，其PMOS管的栅极连接所述灵敏信号sense，NMOS管的栅极连接与灵敏信号sense互补的对偶信号sense_bar，两个信号输入输出端分别与单元阵列位线Mat201和第一反相器inv201的输入端int201连接；

实施例二中的第二PMOS管替换为为第四CMOS传输门G204，其PMOS管的栅极连接所述灵敏信号sense，NMOS管的栅极连接与灵敏信号sense互补的对偶信号sense_bar，两个信号输入输出端分别与参考阵列位线Ref201和第二反相器inv202的输入端in202连接。

本发明采用CMOS传输门达到在输入阶段，第一反相器inv201和第二反相器inv202关断，单元阵列位线Mat201和参考阵列位线Ref201电位能够传输到第一反相器inv201的输入端int201和第二反相器inv202的输入端in202；在灵敏放大阶段，第一反相器inv201和第二反相器inv202连通构成正反馈，而单元阵列位线Mat201和第一反相器inv201的输入端int201之间、以及参考阵列位线Ref201和第二反相器inv202的输入端int202之间均关断。

本发明将灵敏放大器的电压输入阶段与灵敏放大阶段分开，减小了位线较大寄生电容的影响，从而能够更快地放大电路。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims

1.一种Flash灵敏放大器，包括：

第一反相器；

其特征在于，所述放大器还包括：

2.如权利要求1所述的Flash灵敏放大器，其特征在于，所述第一和第二放大控制单元、第一和第二锁存控制单元中的一个或多个由MOS管实现。

3.如权利要求2所述的Flash灵敏放大器，其特征在于，

所述第一放大控制单元为第一NMOS管，栅极连接灵敏信号，非栅极的两极分别与所述第一反相器的输入端和所述第二反相器的输出端连接；

4.如权利要求1所述的Flash灵敏放大器，其特征在于，所述第一和第二放大控制单元、第一和第二锁存控制单元中的一个或多个由CMOS传输门实现。

5.如权利要求4所述的灵敏放大器，其特征在于，

所述第一放大控制单元为第一CMOS传输门，其NMOS管的栅极连接灵敏信号，PMOS管的栅极连接与灵敏信号互补的对偶信号，两个信号输入输出端分别与所述第一反相器的输入端和第二反相器的输出端连接；

6.如权利要求1所述的Flash灵敏放大器，其特征在于，所述放大器还包括：