CN104575569B - 具有交叉耦接的晶体管对的读出放大器 - Google Patents

Abstract

本发明提供一种具有交叉耦接的晶体管对的读出放大器。所述读出放大器包括第一交叉耦接的晶体管对和第二交叉耦接的晶体管对、第一电流源和第二电流源、第一数字输入晶体管以及第二数字输入晶体管。所述第一交叉耦接的晶体管对的所述第一端和所述第二端耦接到操作电压，所述第一交叉耦接的晶体管对的所述第一背栅极端和所述第二背栅极端分别耦接到第一输出端和第二输出端。所述第一交叉耦接的晶体管对的所述第一背栅极端和所述第二背栅极端分别耦接到第一输出端和第二输出端，且所述第一交叉耦接的晶体管对的所述第一端和所述第二端分别耦接到第一数字输入端和第二数字输入端。

Description

具有交叉耦接的晶体管对的读出放大器

技术领域

本发明大体上涉及读出放大器，且更特定来说，涉及具有交叉耦接的晶体管对的读出放大器。

背景技术

随着目前科技的高速发展，存储器广泛用于电子装置中。在存储器中，读出放大器用于通过差分信号来感测数据输送以用于写入到存储器或者从存储器读出。

当前使用的读出放大器技术使用需要完全转态的数字信号的多个装置，且读出放大器中产生了大量电流。现有技术中，遭受邻近放大器和数字干扰的影响，从而导致数据信号感测的表现降级。也就是说，常规的读出放大器产生大量噪声，所述噪声是由于电路的紧密的布局空间以及数字信号上所需的大量电压摆动而导致。本发明的技术在低功率消耗下提供提高的感测速度以及准确性。

发明内容

本发明提供多个具有交叉耦接的晶体管对的读出放大器，以用于减少功率消耗、邻近的数字和读出放大器之间的噪声干扰，且以低功率实现提高的感测速度。

本发明提供一种读出放大器。所述读出放大器包括第一交叉耦接的晶体管对和第二交叉耦接的晶体管对、第一电流源和第二电流源、第一数字输入晶体管以及第二数字输入晶体管。所述第一交叉耦接的晶体管对具有第一端、第二端、第一背栅极端和第二背栅极端。所述第一交叉耦接的晶体管对的第一端和第二端耦接到操作电压，所述第一交叉耦接的晶体管对的第一背栅极端和第二背栅极端分别耦接到第一输出端和第二输出端。所述第二交叉耦接的晶体管对具有第一端、第二端、第一背栅极端和第二背栅极端。所述第二交叉耦接的晶体管对的第一背栅极端和第二背栅极端分别耦接到第一输出端和第二输出端，且所述第二交叉耦接的晶体管对的第一端和第二端分别耦接到第一数字输入端和第二数字输入端。所述第一电流源耦接在所述第一数字输入端与接地电压之间，所述第二电流源耦接在所述第二数字输入端与接地电压之间。所述第一数字输入晶体管具有第一端、第二端和控制端。所述第一数字输入晶体管的第一端接收第一数字输入信号，所述第一数字输入晶体管的第二端耦接到第一数字输入端，且所述第一数字输入晶体管的控制端耦接到第二交叉耦接的晶体管对的第二背栅极端。所述第二数字输入晶体管具有第一端、第二端和控制端，所述第一数字输入晶体管的第一端接收第二数字输入信号，所述第二数字输入晶体管的第二端耦接到第二数字输入端，且所述第二数字输入晶体管的控制端耦接到第二交叉耦接的晶体管对的第一背栅极端。

本发明提供另一种读出放大器。所述读出放大器包括第一交叉耦接的晶体管对和第二交叉耦接的晶体管对、第一电流源和第二电流源以及第一数字输入晶体管和第二数字输入晶体管。所述第一交叉耦接的晶体管对具有第一端、第二端、第一背栅极端和第二背栅极端，所述第一交叉耦接的晶体管对的第一端和第二端耦接到操作电压，所述第一交叉耦接的晶体管对的第一背栅极端和第二背栅极端分别耦接到第一输出端和第二输出端。所述第二交叉耦接的晶体管对具有第一端、第二端、第一背栅极端和第二背栅极端，所述第二交叉耦接的晶体管对的第一背栅极端和第二背栅极端分别耦接到第一输出端和第二输出端，且所述第二交叉耦接的晶体管对的第一端和第二端分别耦接到第一数字输入端和第二数字输入端。所述第一电流源和第二电流源耦接在所述第一数字输入端与接地电压之间，所述第二电流源耦接在所述第二数字输入端与接地电压之间。所述第一数字输入晶体管具有第一端、第二端和控制端，所述第一数字输入晶体管的第一端接收第一数字输入信号，所述第一数字输入晶体管的第二端耦接到第一数字输入端，且所述第一数字输入晶体管的控制端接收读取信号。所述第二数字输入晶体管具有第一端、第二端和控制端，所述第二数字输入晶体管的第一端接收第二数字输入信号，所述第二数字输入晶体管的第二端耦接到第二数字输入端，且所述第二数字输入晶体管的控制端接收读取信号。

因此，本申请案提供具有第一交叉耦接的晶体管对和第二交叉耦接的晶体管对的多个读出放大器。在此结构中，读出放大器的功率消耗减少，且数据线之间的噪声也减少。另外，读出放大器的数据感测速度提高，且装置失配的敏感性降低。

应理解，以上一般描述和以下详细描述都是示范性的，且希望提供对如所主张的本发明的进一步解释。

附图说明

包含附图以提供对本发明的进一步理解，且附图并入本说明书中并构成本说明书的一部分。所述图式说明本发明的实施例，且与描述一起用以解释本发明的原理。

图1A是根据本发明的实施例的读出放大器100的电路图；

图1B到图1D是根据本发明的实施例的读出放大器100的波形示意图；

图2A是根据本发明的实施例的读出放大器200的电路图；

图2B到图2C是根据本发明的实施例的读出放大器200的波形示意图；

图3A是根据本发明的实施例的读出放大器300的电路图；

图3B到图3D是根据本发明的实施例的读出放大器300的波形示意图；

图4A是根据本发明的实施例的读出放大器400的电路图；

图4B和图4C是在读出放大器400处理读取命令时的波形示意图；

图4D是在读出放大器400处理写入命令时的波形示意图；

图5A是根据本发明的实施例的读出放大器500的电路图；

图5B和图5C是在读出放大器500处理读取命令时的波形示意图；

图5D是在读出放大器500处理写入命令时的波形示意图；

图6A是根据本发明的实施例的读出放大器600的电路图；

图6B和图6C是在读出放大器600处理读取命令时的波形示意图；

图6D是在读出放大器600处理写入命令时的波形示意图；

图6E说明读出放大器600的波形曲线图；

图7A是根据本发明的实施例的读出放大器700的电路图；

图7B是在读出放大器700处理读取命令时的波形示意图；

图7C是在读出放大器700处理写入命令时的波形示意图；

图8A是根据本发明的实施例的读出放大器800的电路图；

图8B和图8C是在读出放大器800处理读取命令时的波形示意图；

图8D是在读出放大器800处理写入命令时的波形示意图；

图9A是根据本发明的实施例的读出放大器900的电路图；

图9B和图9C是读出放大器900的波形示意图；

图10A是根据本发明的实施例的读出放大器1000的电路图；

图10B和图10C是读出放大器1000的波形示意图；

图11A是根据本发明的实施例的读出放大器1100的电路图；

图11B和图11C是读出放大器1100的波形示意图。

附图标记说明：

100：读出放大器；

110：第一交叉耦接的晶体管对；

120：第二交叉耦接的晶体管对；

130：第一电流源；

140：第二电流源；

200：读出放大器；

210：第一交叉耦接的晶体管对；

220：第二交叉耦接的晶体管对；

230：第一电流源；

240：第二电流源；

300：读出放大器；

310：第一交叉耦接的晶体管对；

320：第二交叉耦接的晶体管对；

330：第一电流源；

340：第二电流源；

400：读出放大器；

410：第一交叉耦接的晶体管对；

420：第二交叉耦接的晶体管对；

430：第一电流源；

440：第二电流源；

500：读出放大器；

510：第一交叉耦接的晶体管对；

520：第二交叉耦接的晶体管对；

530：第一电流源；

540：第二电流源；

600：读出放大器；

610：第一交叉耦接的晶体管对；

620：第二交叉耦接的晶体管对；

630：第一电流源；

640：第二电流源；

700：读出放大器；

710：第一交叉耦接的晶体管对；

720：第二交叉耦接的晶体管对；

730：第一电流源；

740：第二电流源；

800：读出放大器；

810：第一交叉耦接的晶体管对；

820：第二交叉耦接的晶体管对；

830：第一电流源；

840：第二电流源；

900：读出放大器；

910：第一交叉耦接的晶体管对；

920：第二交叉耦接的晶体管对；

930：第一电流源；

940：第二电流源；

1000：读出放大器；

1010：第一交叉耦接的晶体管对；

1020：第二交叉耦接的晶体管对；

1030：第一电流源；

1040：第二电流源；

1100：读出放大器；

1110：第一交叉耦接的晶体管对；

1120：第二交叉耦接的晶体管对；

1130：第一电流源；

1140：第二电流源；

ACT：启动信号；

BGE11：第一背栅极端；

BGE12：第二背栅极端；

BGE21：第一背栅极端；

BGE22：第二背栅极端；

C2：写入命令；

C3：预充电命令；

CS：控制信号；

DIGITA：第一数字输入信号；

DIGITB：第二数字输入信号；

DVC：参考电压；

E11：第一端；

E12：第二端；

E21：第一端；

E22：第二端；

EO1：第一输出端；

EO2：第二输出端；

EQ：均压信号；

IE1：第一数字输入端；

IE2：第二数字输入端；

IOA：第一IO信号；

IOB：第二IO信号；

M1-M17：晶体管；

MEQ：晶体管；

NBIAS：偏压电压；

READ：读取信号；

VDD：操作电压；

WRITE1：第一回写信号；

WRITE2：第二回写信号。

具体实施方式

现将详细参考本发明的优选实施例，其实例在附图中得以说明。只要可能，相同参考数字在图式和描述中用以指相同或相似部分。

参看图1A，图1A是根据本发明的实施例的读出放大器100的电路图。读出放大器100包含第一交叉耦接的晶体管对110、第二交叉耦接的晶体管对120、第一电流源130、第二电流源140以及数字输入晶体管M7和M8。第一交叉耦接的晶体管对110具有第一端E11、第二端E12、第一背栅极端BGE11和第二背栅极端BGE12。第一交叉耦接的晶体管对110的第一端E11和第二端E12通过晶体管M9耦接到操作电压VDD。第一交叉耦接的晶体管对110的第一背栅极端BGE11和第二背栅极端BGE12分别耦接到第一输出端EO1和第二输出端EO2。第二交叉耦接的晶体管对120具有第一端E21、第二端E22、第一背栅极端BGE21和第二背栅极端BGE22。第二交叉耦接的晶体管对120的第一背栅极端BGE21和第二背栅极端BGE22分别耦接到第一输出端EO1和第二输出端EO2。第二交叉耦接的晶体管对120的第一端E21和第二端E22分别耦接到第一数字输入端IE1和第二数字输入端IE2。

第一电流源130耦接在第一数字输入端IE1与接地电压GND之间，且第二电流源140耦接在第二数字输入端IE2与接地电压GND之间。在此实施例中，第一电流源130是由晶体管M5形成，且电流源140是由晶体管M6形成。晶体管M5的第一端耦接到第一数字输入端IE1，且晶体管M5的第二端耦接到接地电压GND。晶体管M6的第一端耦接到第二数字输入端IE2，且晶体管M6的第二端耦接到接地电压GND。晶体管M5和M6的控制端耦接到偏压电压NBIAS，且由第一电流源130和第二电流源140产生的电流是由偏压电压NBIAS控制。

第一交叉耦接的晶体管对110包含晶体管M1和M2。晶体管M1的第一端耦接到第一交叉耦接的晶体管对110的第一端E11，晶体管M1的第二端耦接到第一交叉耦接的晶体管对110的第一背栅极端BGE11，且晶体管M1的控制端耦接到第一交叉耦接的晶体管对110的第二背栅极端BGE12。第二晶体管M2的第一端耦接到第一交叉耦接的晶体管对110的第二端E12，晶体管M2的第二端耦接到第一交叉耦接的晶体管对110的第二背栅极端BGE12，且晶体管M2的控制端耦接到第一交叉耦接的晶体管对110的第一背栅极端BGE11。

第二交叉耦接的晶体管对120包含晶体管M3和M4。晶体管M3的第一端耦接到第二交叉耦接的晶体管对120的第一端E21，晶体管M3的第二端耦接到第二交叉耦接的晶体管对120的第一背栅极端BGE21，且晶体管M3的控制端耦接到第二交叉耦接的晶体管对120的第二背栅极端BGE22。第二晶体管M4的第一端耦接到第二交叉耦接的晶体管对120的第二端E22，晶体管M4的第二端耦接到第二交叉耦接的晶体管对120的第二背栅极端BGE22，且晶体管M4的控制端耦接到第二交叉耦接的晶体管对120的第一背栅极端BGE21。

数字输入晶体管M7的第一端接收第一数字输入信号DIGITA，数字输入晶体管M7的第二端耦接到第一数字输入端IE1，且数字输入晶体管M7的控制端耦接到第二交叉耦接的晶体管对120的第二背栅极端BGE22。数字输入晶体管M8的第一端接收第二数字输入信号DIGITB，数字输入晶体管M8的第二端耦接到第一数字输入端IE2，且数字输入晶体管M8的控制端耦接到第二交叉耦接的晶体管对120的第二背栅极端BGE21。

读出放大器100还包含三个启动开关，所述三个启动开关分别由晶体管M9到M11形成。由晶体管M9形成的启动开关耦接在供第一交叉耦接的晶体管对110接收操作的操作电压VDD的路径上，且第一启动开关根据启动信号ACT而接通或切断。在图1A中，晶体管M9的第一端耦接到操作的操作电压VDD，晶体管M9的第二端耦接到第一交叉耦接的晶体管对110的第一端E11和第二端E12，且晶体管M9的控制端用于接收启动信号ACT。在图1A中，晶体管M10的第一端耦接到参考电压DVC，晶体管M10的第二端耦接到数字输入晶体管M7的第一端，且晶体管M10的控制端用于接收启动信号ACT。晶体管M11的第一端耦接到参考电压DVC，晶体管M10的第二端耦接到数字输入晶体管M8的第一端，且晶体管M11的控制端用于接收启动信号ACT。

读出放大器100还包含第一输入-输出（IO）开关和第二IO开关，且第一IO开关和第二IO开关分别由晶体管M12和M13构成。第一IO开关的第一端耦接到第一IO信号IOA，且第一IO开关的第二端耦接到第一输出端EO1。第二IO开关的第一端耦接到第二IO信号IOB，且第二IO开关的第二端耦接到第二输出端EO2。第一IO开关和第二IO开关是由控制信号CS控制。也就是说，晶体管M12的第一端和第二端耦接在第一IO信号IOA与第一输出端EO1之间，晶体管M13的第一端和第二端耦接在第二IO信号IOB与第二输出端EO2之间，且晶体管M12和M13的控制端接收控制信号CS。

读出放大器100还包含三个均压开关，所述均压开关分别由晶体管M14和M15构成。由晶体管M14构成的均压开关耦接在操作电压VDD与第一输出端EO1之间，由晶体管M15构成的第二均压开关耦接在操作电压VDD与第二输出端EO2之间。其中，所述均压开关由均压信号EQ控制以进行接通或切断。除此之外，晶体管M16的第一端耦接到第一交叉耦接的晶体管对110的第一端E11，且晶体管M16的第二端耦接到第一数字输入端DIGITA。晶体管M17的第一端耦接到第一交叉耦接的晶体管对110的第一端E12，且晶体管M17的第二端耦接到第二数字输入信号DIGITB。晶体管M16和M17的控制端分别耦接到第一背栅极端BGE11和第二背栅极端BGE12。

这里请注意，晶体管M1、M2、M9、M14、M15、M16和M17是P型晶体管，且晶体管M3、M4、M5、M6、M7、M8、M10、M11、M12和M13是N型晶体管。

请参看图1B到图1D，其中，图1B到图1D是根据本发明的实施例的读出放大器100的波形示意图。在图1B中，当在读出放大器100中处理读取命令时，在时间周期T1期间，启动信号ACT被上拉到等于逻辑高电压（等于操作电压VDD），且晶体管M9切断，M10和M11因此接通。第一数字输入信号DIGITA和第二数字输入信号DIGITB被上拉到等于参考电压DVC，其中，参考电压DVC的电压电平可小于操作电压VDD的电压电平。除此之外，通过使高于晶体管M3和M4的阈值电压的参考电压DVC偏压，第二交叉耦接的晶体管对120的晶体管M3和M4保持切断。

当时间周期T1结束时，启动信号ACT被下拉到等于逻辑低电压。另外，在时间周期T2期间，均压信号EQ被上拉到等于逻辑高电压（等于操作电压VDD），且晶体管M14和M15因此切断。这里请注意，在时间周期T2期间，均压信号EQ被上拉到等于操作电压VDD，且第一输出端EO1和第二输出端EO2得以从操作电压VDD释放。

在时间周期T3期间，在第一输出端EO1和第二输出端EO2从均衡状态释放之后，偏压电压NBIAS被上拉到等于操作电压VDD。对应地，第一电流源130和第二电流源140产生偏压电流以用于分别流过晶体管M3和M4。

当从对应的存储器单元发送第一数字输入信号DIGITA和第二数字输入信号DIGITB时，第一数字输入信号DIGITA和第二数字输入信号DIGITB的电压电平会减小。此时，晶体管M3和M4中的一者接通（另一者切断），且晶体管M1和M2中的一者接通（另一者切断），且第一输出端EO1和第二输出端EO2上的电压电平摆动到电压轨线的电压。

在图1C中，当在读出放大器100中处理读取命令时，在时间周期T3中，偏压电压NBIAS可按照斜坡波形而被上拉。如此，由第一电流源130和第二电流源140产生的电流平滑地增大，且由读出放大器100导致的电磁干扰（EMI）可减小。

在图1D中，当在读出放大器100中处理写入命令时，启动信号ACT变为接地电压GND，均压信号EQ和偏压信号NBIAS保持等于操作电压VDD。当在时间周期TR期间拉高控制信号CS（等于操作电压）时，第一IO信号IOA或第二IO信号IOB上的数据可被写入到读出放大器100。

参看图2A，图2A是根据本发明的实施例的读出放大器200的电路图。读出放大器200包含第一交叉耦接的晶体管对210、第二交叉耦接的晶体管对220、第一电流源230、第二电流源240、数字输入晶体管M7和M8以及第一IO晶体管M12和第二IO晶体管M13。读出放大器200还包含第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到M11构成。不同于图1A的读出放大器100，在读出放大器200中，不存在均衡晶体管。通过在启用控制信号CS时允许第一IO晶体管M12和第二IO晶体管M13的端以及正使用的端分别接收第一IO信号IOA和第二IO信号IOB，第一输出端和第二输出端可得以均衡。

关于读出放大器200的操作，请参看图2B到图2C。图2B到图2C是根据本发明的实施例的读出放大器200的波形示意图。不同于读出放大器100，在图2B中，通过在时间周期T1期间将控制信号CS拉到等于操作信号VDD，读出放大器200的第一输出端和第二输出端得以均衡。当处理写入命令时，参看图2C，当控制信号CS被拉高时，第一IO信号或第二IO信号上的数据被写入到读出放大器200。

参看图3A，图3A是根据本发明的实施例的读出放大器300的电路图。读出放大器300包含第一交叉耦接的晶体管对310、第二交叉耦接的晶体管对320、第一电流源330、第二电流源340、数字输入晶体管M7和M8以及第一IO晶体管M12和第二IO晶体管M13。读出放大器300还包含第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到M11构成。不同于图1A中的读出放大器100，读出放大器300的均衡电路是由单个均压开关构成。读出放大器300的均压开关是由晶体管MEQ构成。晶体管MEQ的第一端和第二端耦接第一输出端EO1和第二输出端EO2，且晶体管MEQ的控制端接收均压信号EQ。在此实施例中，当均压信号EQ被拉到逻辑低电平时，晶体管MEQ接通，且第一输出端EO1和第二输出端EO2上的电压得以均衡。

请参看图3B到图3D，其中，图3B到图3D是根据本发明的实施例的读出放大器300的波形示意图。在图3B中，当在读出放大器300中处理读取命令时，在时间周期T1期间，启动信号ACT等于逻辑高电压（等于操作电压VDD），且晶体管M9切断，M10和M11因此接通。第一数字输入信号DIGITA和第二数字输入信号DIGITB被上拉到等于参考电压DVC，其中，参考电压DVC的电压电平可小于操作电压VDD的电压电平。除此之外，通过使高于晶体管M3和M4的阈值电压的参考电压DVC偏压，第二交叉耦接的晶体管对320的晶体管M3和M4保持切断。

当时间周期T1结束时，启动信号ACT被下拉到等于逻辑低电压。这里请注意，在时间周期T1期间，均压信号EQ低到等于接地电压GND，且第一输出端EO1和第二输出端EO2得以均衡。另外，在时间周期T2期间，均压信号EQ被上拉到等于逻辑高电压（等于操作电压VDD），且晶体管MEQ因此切断。在时间周期T3期间，在第一输出端EO1和第二输出端EO2被均衡之后，偏压电压NBIAS被上拉到等于操作电压VDD。对应地，第一电流源330和第二电流源340产生偏压电流以用于分别流过晶体管M3和M4。

当从对应的存储器单元发送第一数字输入信号DIGITA和第二数字输入信号DIGITB时，第一数字输入信号DIGITA和第二数字输入信号DIGITB的电压电平会减小。此时，晶体管M3和M4中的一者接通（另一者切断），且晶体管M1和M2中的一者接通（另一者切断），且第一输出端EO1和第二输出端EO2上的电压电平摆动到到电压轨线的电压。

在图3C中，当在读出放大器300中处理读取命令时，在时间周期T3中，偏压电压NBIAS可按照斜坡波形而被上拉。如此，由第一电流源330和第二电流源340产生的电流平滑地增大，且由读出放大器300导致的电磁干扰（EMI）可减小。

在图3D中，当在读出放大器300中处理写入命令时，启动信号ACT变为接地电压GND，均压信号EQ和偏压信号NBIAS保持等于操作电压VDD。当在时间周期TR期间拉高控制信号CS（等于操作电压）时，第一IO信号IOA或第二IO信号IOB上的数据可被写入到读出放大器300。

参看图4A，图4A是根据本发明的实施例的读出放大器400的电路图。读出放大器400包含第一交叉耦接的晶体管对410、第二交叉耦接的晶体管对420、第一电流源430、第二电流源440、数字输入晶体管M7和M8以及第一IO晶体管M12和第二IO晶体管M13。读出放大器400还包含：第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到M11构成；以及第一均压开关和第二均压开关，所述第一均压开关和第二均压开关分别由晶体管M14和M15构成的。不同于图1A中的读出放大器100，读出放大器400的第一IO晶体管M12和第二IO晶体管M13分别耦接到第一数字端和第二数字端以用于接收第一数字输入信号DIGITA和第二数字输入信号DIGITB。

参看图4B到图4D，图4B和图4C是在读出放大器400处理读取命令时的波形示意图。图4D是在读出放大器400处理写入命令时的波形示意图。用于处理读取命令的读出放大器100和400的操作是相同的。当在读出放大器400中处理写入命令时，根据控制信号CS，第一IO信号IOA或第二IO信号IOB上的数据分别被写入到第一数字端和第二数字端。

参看图5A，图5A是根据本发明的实施例的读出放大器500的电路图。读出放大器500包含第一交叉耦接的晶体管对510、第二交叉耦接的晶体管对520、第一电流源530、第二电流源540、数字输入晶体管M7和M8以及第一IO晶体管M12和第二IO晶体管M13。读出放大器500还包含：第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到M11构成；第一均压开关和第二均压开关，所述第一均压开关和第二均压开关分别由晶体管M14和M15构成；以及第一回写开关和第二回写开关，所述第一回写开关和第二回写开关分别由晶体管M16和M17构成。晶体管M9到M11由启动信号ACT控制，晶体管M14和M15由均压信号EQ控制，且晶体管M16和M17分别由回写信号WRITE1和WRITE2控制。

晶体管M14和M15耦接到操作电压VDD，且晶体管M14和M15的一端分别耦接到第一输出端EO1和第二输出端EO2。晶体管M14和M15的控制端耦接到均压信号EQ。晶体管M16的第一端和第二端耦接到第一输出端EO1和第一输入数字信号DIGITA，晶体管M17的第一端和第二端耦接到第二输出端EO2和第二输入数字信号DIGITB。晶体管M16和M17的控制端分别接收回写信号WRITE1和WRITE2。

关于读出放大器500的操作，首先，通过接通晶体管M10和M11，将第一数字输入信号DIGITA和第二数字输入信号DIGITB上拉到等于参考电压DVC，且将第一交叉耦接的晶体管对510和晶体管M9的耦接端上拉到等于操作电压VDD。随后，通过将启动信号ACT拉到逻辑低电平而在激活一组对应的存储器单元之前接通读出放大器500，且对应地切断第一数字输入信号DIGITA和第二数字输入信号DIGITB到参考电压DVC的预充电路径。此外，激活均压信号EQ（下拉到等于接地电压GND），如此接通晶体管M14和M15，且将第一输出端EO1和第二输出端EO2预充电到等于操作电压VDD。除此之外，在通过拉高使启动信号ACT转变之后释放均压信号EQ。

此时，因为N型晶体管M3和M4被高于晶体管M3和M4的阈值电压的参考电压DVC偏压，所以晶体管M3和M4保持处于切断状态。另外，当存储器单元电荷传播到读出放大器500时，偏压电压NBIAS被上拉到逻辑高电平（例如，等于操作电压VDD），且电流源530和540接通。

因为从存储器单元发送的第一数字输入信号DIGITA和第二数字输入信号DIGITB是差分信号，所以第一数字输入信号DIGITA和第二数字输入信号DIGITB中的一者的电压电平较快地减小，且晶体管M3和M4中的一者接通，且晶体管M1和M2中的一者接通。如果晶体管M3接通，那么晶体管M2对应地接通，且晶体管M4和M1切断。如果晶体管M4接通，那么晶体管M1对应地接通，且晶体管M3和M2切断。读出放大器500的感测决策是根据晶体管M1到M4的接通切断状态来作出，以用于致使第一输出端EO1和第二输出端EO2摆动到电压轨线的电压。也就是说，在第一输出端EO1和第二输出端EO2处产生了感测结果。

这里请注意，读出放大器500还包含第一回写开关和第二回写开关，所述第一回写开关和第二回写开关由晶体管M16和M17构成。在读出放大器500的操作中，如果第一回写信号WRITE1和第二回写信号WRITE2中的一者被下拉，那么第一输出端EO1和第二输出端EO2中的一者上的电压被回写到第一数字输入信号DIGITA或第二数字输入信号DIGITB。详细来说，当第一回写信号WRITE1被下拉时，第一输出端EO1上的电压被回写到第一数字输入信号DIGITA，且当第二回写信号WRITE2被下拉时，第一输出端EO1上的电压被回写到第二数字输入信号DIGITB。

在此实施例中，回写信号WRITE1和WRITE2被隔离，且一位（one bit）回写操作可进行操作。因此，读出放大器500的功率消耗可最小化。

参看图5B到图5D，图5B和图5C是在读出放大器500处理读取命令时的波形示意图。图5D是在读出放大器500处理写入命令时的波形示意图。用于处理读取命令的读出放大器100和500的操作是相同的。在图5D中，当控制信号CS被拉高时，第一IO信号或第二IO信号上的数据被写入到第一输出端EO1和第二输出端EO2中的一者。除此之外，当回写信号WRITE1被拉低时，第一输出端EO1的数据被回写到第一数字端。

参看图6A，图6A是根据本发明的实施例的读出放大器600的电路图。读出放大器600包含第一交叉耦接的晶体管对610、第二交叉耦接的晶体管对620、第一电流源630、第二电流源640、数字输入晶体管M7和M8以及第一IO晶体管M12和第二IO晶体管M13。读出放大器600还包含：第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到M11构成；均压开关，所述均压开关由晶体管MEQ构成；以及第一回写开关和第二回写开关，所述第一回写开关和第二回写开关分别由晶体管M16和M17构成。晶体管M9到M11由启动信号ACT控制，晶体管MEQ由均压信号EQ控制，且晶体管M16和M17分别由回写信号WRITE1和WRITE2控制。

参看图6B到图6D，图6B和图6C是在读出放大器600处理读取命令时的波形示意图。图6D是在读出放大器600处理写入命令时的波形示意图。用于处理读取命令的读出放大器500和600的操作是相同的。在图6D中，当控制信号CS被拉高时，第一IO信号或第二IO信号上的数据被写入到第一输出端EO1和第二输出端EO2中的一者。除此之外，当回写信号WRITE1被拉低时，第一输出端EO1的数据被回写到第一数字端。

参看图6E，其中图6E说明读出放大器600的波形曲线图。在此实施例中，多个命令CMD输送到读出放大器600。在图6E中，在起始预充电命令C3之后，第二输出端EO2上的电压被回写到第二数字输入信号DIGITB。写入命令C2仅用于分别根据控制信号CS将第一IO信号IOA和第二IO信号IOB写入到第一输出端EO1和第二输出端EO2。也就是说，当控制信号CS被脉动时，来自第一IO信号IOA和第二IO信号IOB的数据被写入到第一输出端EO1和第二输出端EO2。第一输出端EO1和第二输出端EO2由读出放大器600保持，且预充电命令C3上拉第二回写信号WRITE2以用于允许电荷流动到第二数字输入信号DIGITB。因此，第二数字输入信号DIGITB的电压电平变为在第二回写信号WRITE2等于逻辑高电平时从IO获得的所要的电压电平。

在预充电循环的一次激活期间，可多次发布写入命令，从而修改在第一输出端EO1和第二输出端EO2处保持的数据。当第一回写信号WRITE1和/或第二回写信号WRITE2升高到逻辑高电平时，第一数字输入信号DIGITA和第二数字输入信号DIGITB可得以修改。

参看图7A，图7A是根据本发明的实施例的读出放大器700的电路图。读出放大器700包含第一交叉耦接的晶体管对710、第二交叉耦接的晶体管对720、第一电流源730、第二电流源740、数字输入晶体管M7和M8以及第一IO晶体管M12和第二IO晶体管M13。读出放大器700还包含：第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到M11构成；以及第一回写开关和第二回写开关，所述第一回写开关和第二回写开关分别由晶体管M16和M17构成。晶体管M9到M11由启动信号ACT控制，且晶体管M16和M17分别由回写信号WRITE1和WRITE2控制。不同于图6的读出放大器600，不存在安置于读出放大器700中的均压开关。这里请注意，通过经由控制信号CS接通第一IO晶体管M12和第二IO晶体管M13，且允许第一IO晶体管M12和第二IO晶体管M13的端接收第一IO信号IOA和第二IO信号IOB，第一输出端EO1和第二输出端EO2可得以均衡。

参看图7B到图7C，图7B是在读出放大器700处理读取命令时的波形示意图。图7C是在读出放大器700处理写入命令时的波形示意图。用于处理读取命令的读出放大器100和700的操作是相同的。在图7C中，当控制信号CS被拉高时，第一IO信号或第二IO信号上的数据被写入到第一输出端EO1和第二输出端EO2中的一者。除此之外，当回写信号WRITE1被拉低时，第一输出端EO1的数据被回写到第一数字端。

参看图8A，图8A是根据本发明的实施例的读出放大器800的电路图。读出放大器800包含第一交叉耦接的晶体管对810、第二交叉耦接的晶体管对820、第一电流源830、第二电流源840、数字输入晶体管M7和M8以及第一IO晶体管M12和第二IO晶体管M13。读出放大器800还包含：第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到M11构成；第一均压开关和第二均压开关，所述第一均压开关和第二均压开关分别由晶体管M14和M15构成；以及第一回写开关和第二回写开关，所述第一回写开关和第二回写开关分别由晶体管M16和M17构成。晶体管M9到M11由启动信号ACT控制，晶体管M14和M15由均压信号EQ控制，且晶体管M16和M17分别由回写信号WRITE1和WRITE2控制。

晶体管M14和M15耦接到操作电压VDD，且晶体管M14和M15的一端分别耦接到第一输出端EO1和第二输出端EO2。晶体管M14和M15的控制端耦接到均压信号EQ。晶体管M16的第一端和第二端耦接到第一输出端EO1和第一输入数字信号DIGITA，晶体管M17的第一端和第二端耦接到第二输出端EO2和第二输入数字信号DIGITB。晶体管M16和M17的控制端分别接收回写信号WRITE1和WRITE2。

关于读出放大器800的操作，首先，通过接通晶体管M10和M11将第一数字输入信号DIGITA和第二数字输入信号DIGITB上拉到等于参考电压。随后，通过将启动信号ACT拉到逻辑低电平而在激活对应的存储器单元的字线之前接通读出放大器800，且对应地切断第一数字输入信号DIGITA和第二数字输入信号DIGITB到参考电压DVC的预充电路径。此时，将第一交叉耦接的晶体管对810和晶体管M9的耦接端上拉到等于操作电压VDD。此外，去活均压信号EQ（上拉到等于接地电压VDD），如此切断晶体管M14和M15，且从等于操作电压VDD的预充电状态释放第一输出端EO1和第二输出端EO2。

此时，因为N型晶体管M3和M4被高于晶体管M3和M4的阈值电压的参考电压DVC偏压，所以晶体管M3和M4保持处于切断状态。另外，当存储器单元电荷传播到读出放大器800时，偏压电压NBIAS被上拉到逻辑高电平（例如，等于操作电压VDD），且电流源830和840接通。

因为从存储器单元发送的第一数字输入信号DIGITA和第二数字输入信号DIGITB是差分信号，所以第一数字输入信号DIGITA和第二数字输入信号DIGITB中的一者的电压电平较快地减小，且晶体管M3和M4中的一者接通，且晶体管M1和M2中的一者接通。如果晶体管M3接通，那么晶体管M2对应地接通，且晶体管M4和M1切断。如果晶体管M4接通，晶体管M1对应地接通，且晶体管M3和M2切断。读出放大器800的感测决策是根据晶体管M1到M4的接通切断状态来作出，以用于致使第一输出端EO1和第二输出端EO2摆动到电压轨线的电压。也就是说，在第一输出端EO1和第二输出端EO2处产生了感测结果。

这里请注意，读出放大器800还包含由晶体管M16和M17构成的第一回写开关和第二回写开关。在读出放大器800的操作中，如果第一回写信号WRITE1和第二回写信号WRITE2中的一者被下拉，那么第一输出端EO1和第二输出端EO2中的一者上的电压被回写到第一数字输入信号DIGITA或第二数字输入信号DIGITB。详细来说，当第一回写信号WRITE1被下拉时，第一输出端EO1上的电压被回写到第一数字输入信号DIGITA，且当第二回写信号WRITE2被下拉时，第一输出端EO1上的电压被回写到第二数字输入信号DIGITB。

在此实施例中，回写信号WRITE1和WRITE2被隔离，且一位回写操作可进行操作。因此，读出放大器800的功率消耗可最小化。

参看图8B到图8D，图8B和图8C是在读出放大器800处理读取命令时的波形示意图。图8D是在读出放大器800处理写入命令时的波形示意图。图8B和图8C中的波形与图6B和图6C中的波形相同。用于处理读取命令的读出放大器600和800的操作是相同的。在图8D中，当控制信号CS被拉高时，第一IO信号IOA和第二IO信号IOB被写入到读出放大器800。当回写信号WRITE1被拉低时，第一输出端EO1的数据被回写到第一数字端。

参看图9A，图9A是根据本发明的实施例的读出放大器900的电路图。读出放大器900包含第一交叉耦接的晶体管对910、第二交叉耦接的晶体管对920、第一电流源930、第二电流源940、数字输入晶体管M7和M8以及第一IO晶体管M12和第二IO晶体管M13。读出放大器900还包含：第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到M11构成；第一均压开关和第二均压开关，所述第一均压开关和第二均压开关分别由晶体管M14和M15构成；以及第一回写开关和第二回写开关，所述第一回写开关和第二回写开关分别由晶体管M16和M17构成。晶体管M9到M11由启动信号ACT控制，晶体管M14和M15由均压信号EQ控制，晶体管M16和M17分别由回写信号WRITE1和WRITE2控制，第一晶体管M12和第二晶体管M13由控制信号CS控制，且数字输入晶体管M7和M8由读取信号READ控制。

参看图9B到图9C，图9B和图9C是读出放大器900的波形示意图。在图9B中，当读出放大器900处理读取命令时，读取信号READ被拉到等于操作电压VDD以用于接通晶体管M7和M8。在图9C中，当读出放大器900处理写入命令时，读取信号READ被下拉到接地，且因此切断晶体管M7和M8。在图9C中，在数据写入到第一输出端EO1和第二输出端EO2的同时发生写入。在写入被命令驱动的实施例中，控制信号CS和回写信号WRITE1不需要在此相同时间周期期间被激发。控制信号CS可在回写信号WRITE1变低之前或在此期间被激发。这实现多个写入，其将通常双态切换第一数字输入信号DIGITA和第二数字输入信号DIGITB以仅影响第一输出端EO1和第二输出端EO2，且对第一数字输入信号DIGITA和第二数字输入信号DIGITB的写入在任何非所要的转变之后发生。

参看图10A，图10A是根据本发明的实施例的读出放大器1000的电路图。读出放大器1000包含第一交叉耦接的晶体管对1010、第二交叉耦接的晶体管对1020、第一电流源1030、第二电流源1040、数字输入晶体管M7和M8以及由晶体管M12和M13构成的第一开关和第二开关。读出放大器1000还包含：第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到M11构成；以及第一回写开关和第二回写开关，所述第一回写开关和第二回写开关分别由晶体管M16和M17构成。晶体管M9到M11由启动信号ACT控制，晶体管M16和M17分别由回写信号WRITE1和WRITE2控制，第一IO晶体管M12和第二IO晶体管M13由控制信号CS控制，且数字输入晶体管M7和M8由读取信号READ控制。不同于读出放大器900，在读出放大器1000中不存在均压开关。通过在保持第一IO信号IOA和第二IO信号IOB上的所要电压的同时上拉控制信号CS来将晶体管M12和M13短路，第一输出端EO1和第二输出端EO2可得以均衡。

参看图10B到图10C，图10B和图10C是读出放大器1000的波形示意图。在图10B中，当读出放大器1000处理读取命令时，控制信号CS可首先被拉高以用于使第一输出端EO1和第二输出端EO2均衡。图10C中的波形与图9B中的波形相同。也就是说，用于处理读出放大器900和1000的写入命令的操作是相同的。

参看图11A，图11A是根据本发明的实施例的读出放大器1100的电路图。读出放大器1100包含第一交叉耦接的晶体管对1110、第二交叉耦接的晶体管对1120、第一电流源1130、第二电流源1140、数字输入晶体管M7和M8以及由晶体管M12和M13构成的第一IO开关和第二IO开关。读出放大器1100还包含：第一启动开关到第三启动开关，所述第一启动开关到第三启动开关分别由晶体管M9到M11构成；以及第一回写开关和第二回写开关，所述第一回写开关和第二回写开关分别由晶体管M16和M17构成。晶体管M9到M11由启动信号ACT控制，晶体管M16和M17分别由回写信号WRITE1和WRITE2控制，第一IO晶体管M12和第二IO晶体管M13由控制信号CS控制，且数字输入晶体管M7和M8由读取信号READ控制。不同于读出放大器1000，在图11A中，分别由晶体管M12和M13构成的第一IO开关和第二IO开关耦接到第一数字输入端和第二数字输入端。另外，第一均压开关和第二均压开关分别由晶体管M14和M15构成。

参看图11B到图11C，图11B和图11C是读出放大器1100的波形示意图。图11B和图11C中的波形类似于图10B和图10C中的波形，不同之处在于未通过IO来处置电压均衡。也就是说，通过分别经由均压开关M14和M15中的每一者将操作电压VDD耦接到第一输出端EO1和第二输出端EO2中的每一者，而发生电压均衡。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (27)

1.一种读出放大器，其特征在于，包括：

第一交叉耦接的晶体管对，具有第一端、第二端、第一背栅极端和第二背栅极端，所述第一交叉耦接的晶体管对的所述第一端和所述第二端耦接到操作电压，所述第一交叉耦接的晶体管对的所述第一背栅极端和所述第二背栅极端分别耦接到第一输出端和第二输出端；

第二交叉耦接的晶体管对，具有第一端、第二端、第一背栅极端和第二背栅极端，所述第二交叉耦接的晶体管对的所述第一背栅极端和所述第二背栅极端分别耦接到第一输出端和第二输出端，且所述第二交叉耦接的晶体管对的所述第一端和所述第二端分别耦接到第一数字输入端和第二数字输入端；

第一电流源和第二电流源，所述第一电流源耦接在所述第一数字输入端与接地电压之间，所述第二电流源耦接在所述第二数字输入端与所述接地电压之间；

第一数字输入晶体管，具有第一端、第二端和控制端，所述第一数字输入晶体管的所述第一端接收第一数字输入信号，所述第一数字输入晶体管的所述第二端耦接到所述第一数字输入端，且所述第一数字输入晶体管的所述控制端耦接到所述第二交叉耦接的晶体管对的所述第二背栅极端；以及

第二数字输入晶体管，具有第一端、第二端和控制端，所述第二数字输入晶体管的所述第一端接收第二数字输入信号，所述第二数字输入晶体管的所述第二端耦接到所述第二数字输入端，且所述第二数字输入晶体管的所述控制端耦接到所述第二交叉耦接的晶体管对的所述第一背栅极端。

2.根据权利要求1所述的读出放大器，其特征在于，所述第一交叉耦接的晶体管对包括：

第一晶体管，具有第一端、第二端和控制端，所述第一晶体管的所述第一端耦接到所述第一交叉耦接的晶体管对的所述第一端，所述第一晶体管的所述控制端耦接到所述第一交叉耦接的晶体管对的第二背栅极端，所述第一晶体管的所述第二端耦接到所述第一交叉耦接的晶体管对的所述第一背栅极端；以及

第二晶体管，具有第一端、第二端和控制端，所述第二晶体管的所述第一端耦接到所述第一交叉耦接的晶体管对的所述第二端，所述第二晶体管的所述控制端耦接到所述第一交叉耦接的晶体管对的第一背栅极端，所述第二晶体管的所述第二端耦接到所述第一交叉耦接的晶体管对的所述第二背栅极端。

3.根据权利要求2所述的读出放大器，其特征在于，所述第一晶体管和所述第二晶体管是P型晶体管。

4.根据权利要求2所述的读出放大器，其特征在于，所述第二交叉耦接的晶体管对包括：

第三晶体管，具有第一端、第二端和控制端，所述第三晶体管的所述第一端耦接到所述第二交叉耦接的晶体管对的所述第一端，所述第三晶体管的所述控制端耦接到所述第二交叉耦接的晶体管对的第二背栅极端，所述第三晶体管的所述第二端耦接到所述第二交叉耦接的晶体管对的所述第一背栅极端；以及

第四晶体管，具有第一端、第二端和控制端，所述第四晶体管的所述第一端耦接到所述第二交叉耦接的晶体管对的所述第二端，所述第四晶体管的所述控制端耦接到所述第二交叉耦接的晶体管对的第一背栅极端，所述第四晶体管的所述第二端耦接到所述第二交叉耦接的晶体管对的所述第二背栅极端。

5.根据权利要求4所述的读出放大器，其特征在于，所述第三晶体管和所述第四晶体管是N型晶体管。

6.根据权利要求1所述的读出放大器，其特征在于，还包括：

第一启动开关，耦接在供所述第一交叉耦接的晶体管对接收所述操作电压的路径上，所述第一启动开关根据启动信号而接通或切断；

第二启动开关，耦接在所述第一数字输入晶体管的所述第一端与参考电压之间；以及

第三启动开关，耦接在所述第二数字输入晶体管的所述第一端与参考电压之间，

其中，所述第二启动开关和所述第三启动开关分别根据所述启动信号将所述第一数字输入信号和所述第二数字输入信号上拉到等于所述参考电压。

7.根据权利要求1所述的读出放大器，其特征在于，还包括：

第一均压开关和第二均压开关，所述第一均压开关耦接在所述操作电压与所述第一输出端之间，所述第二均压开关耦接在所述操作电压与所述第二输出端之间，

其中，所述第一均压开关和所述第二均压开关由均压信号控制以进行接通或切断。

8.根据权利要求1所述的读出放大器，其特征在于，还包括：

第一输入-输出开关和第二输入-输出开关，所述第一输入-输出开关的第一端耦接到第一输入-输出信号，所述第一输入-输出开关的第二端耦接到所述第一输出端，所述第二输入-输出开关的第一端耦接到第二输入-输出信号，所述第二输入-输出开关的第二端耦接到所述第二输出端，

其中，所述第一输入-输出开关和所述第二输入-输出开关由控制信号控制以进行接通或切断。

9.根据权利要求8所述的读出放大器，其特征在于，所述第一输入-输出开关和所述第二输入-输出开关由晶体管构成。

10.根据权利要求1所述的读出放大器，其特征在于，还包括：

第一回写开关和第二回写开关，所述第一回写开关的第一端耦接到所述第一输出端，且所述第一回写开关的第二端耦接到所述第一数字输入信号，所述第二回写开关的第一端耦接到所述第二输出端，且所述第二回写开关的第二端耦接到所述第二数字输入信号，

其中，所述第一回写开关和所述第二回写开关分别由第一回写信号和第二回写信号控制以进行接通或切断。

11.根据权利要求10所述的读出放大器，其特征在于，所述第一回写开关和所述第二回写开关由晶体管构成。

12.根据权利要求1所述的读出放大器，其特征在于，还包括

第一回写开关和第二回写开关，所述第一回写开关的第一端耦接到所述第一交叉耦接的晶体管对的所述第一端，且所述第一回写开关的第二端耦接到所述第一数字输入信号，所述第二回写开关的第一端耦接到所述第一交叉耦接的晶体管对的所述第二端，且所述第二回写开关的第二端耦接到所述第二数字输入信号，所述第一回写开关的控制端耦接到所述第一交叉耦接的晶体管对的所述第二背栅极端，且所述第二回写开关的控制端耦接到所述第一交叉耦接的晶体管对的所述第一背栅极端。

13.根据权利要求1所述的读出放大器，其特征在于，所述第一电流源和所述第二电流源分别是第一晶体管和第二晶体管，所述第一晶体管耦接在所述第一数字输入端与所述接地电压之间，所述第二晶体管耦接在所述第二数字输入端与所述接地电压之间，所述第一晶体管和所述第二晶体管由偏压电压控制。

14.根据权利要求1所述的读出放大器，其特征在于，还包括：

均压开关，所述均压开关耦接在所述第一输出端与所述第二输出端之间，所述均压开关由均压信号控制以进行接通或切断。

15.根据权利要求1所述的读出放大器，其特征在于，还包括：

第一输入-输出开关和第二输入-输出开关，所述第一输入-输出开关的第一端耦接到第一输入-输出信号，所述第一输入-输出开关的第二端耦接到所述第一数字输入信号，所述第二输入-输出开关的第一端耦接到第二输入-输出信号，所述第二输入-输出开关的第二端耦接到所述第二数字输入信号，

其中，所述第一输入-输出开关和所述第二输入-输出开关由控制信号控制以进行接通或切断。

16.一种读出放大器，其特征在于，包括：

第一交叉耦接的晶体管对，具有第一端、第二端、第一背栅极端和第二背栅极端，所述第一交叉耦接的晶体管对的所述第一端和所述第二端耦接到操作电压，所述第一交叉耦接的晶体管对的所述第一背栅极端和所述第二背栅极端分别耦接到第一输出端和第二输出端；

第二交叉耦接的晶体管对，具有第一端、第二端、第一背栅极端和第二背栅极端，所述第二交叉耦接的晶体管对的所述第一背栅极端和所述第二背栅极端分别耦接到所述第一输出端和所述第二输出端，且所述第二交叉耦接的晶体管对的所述第一端和所述第二端分别耦接到第一数字输入端和第二数字输入端；

第一电流源和第二电流源，所述第一电流源耦接在所述第一数字输入端与接地电压之间，所述第二电流源耦接在所述第二数字输入端与所述接地电压之间；

第一数字输入晶体管，具有第一端、第二端和控制端，所述第一数字输入晶体管的所述第一端接收第一数字输入信号，所述第一数字输入晶体管的所述第二端耦接到所述第一数字输入端，且所述第一数字输入晶体管的所述控制端接收读取信号；以及

第二数字输入晶体管，具有第一端、第二端和控制端，所述第二数字输入晶体管的所述第一端接收第二数字输入信号，所述第二数字输入晶体管的所述第二端耦接到所述第二数字输入端，且所述第二数字输入晶体管的所述控制端接收所述读取信号。

17.根据权利要求16所述的读出放大器，其特征在于，还包括：

第一回写开关和第二回写开关，所述第一回写开关的第一端耦接到所述第一输出端，且所述第一回写开关的第二端耦接到所述第一数字输入信号，所述第二回写开关的第一端耦接到所述第二输出端，且所述第二回写开关的第二端耦接到所述第二数字输入信号，

其中，所述第一回写开关和所述第二回写开关由回写信号控制以进行接通或切断。

18.根据权利要求16所述的读出放大器，其特征在于，还包括：

均压开关，所述均压开关耦接在所述第一输出端与所述第二输出端之间，所述均压开关由均压信号控制以进行接通或切断。

19.根据权利要求16所述的读出放大器，其特征在于，还包括：

第一启动开关，耦接在供所述第一交叉耦接的晶体管对接收所述操作电压的路径上，所述第一启动开关根据启动信号而接通或切断；

第二启动开关，耦接在所述第一数字输入晶体管的所述第一端与参考电压之间；以及

第三启动开关，耦接在所述第二数字输入晶体管的所述第一端与参考电压之间，

其中，所述第二启动开关和所述第三启动开关分别根据所述启动信号将所述第一数字输入信号和所述第二数字输入信号上拉到等于所述参考电压。

20.根据权利要求16所述的读出放大器，其特征在于，还包括：

第一均压开关和第二均压开关，所述第一均压开关耦接在所述操作电压与所述第一输出端之间，所述第二均压开关耦接在所述操作电压与所述第二输出端之间，

其中，所述第一均压开关和第二均压开关由均压信号控制以进行接通或切断。

21.根据权利要求16所述的读出放大器，其特征在于，还包括：

第一输入-输出开关和第二输入-输出开关，所述第一输入-输出开关的第一端耦接到第一输入-输出信号，所述第一输入-输出开关的第二端耦接到所述第一输出端，所述第二输入-输出开关的第一端耦接到第二输入-输出信号，所述第二输入-输出开关的第二端耦接到所述第二输出端，

其中，所述第一输入-输出开关和所述第二输入-输出开关由控制信号控制以进行接通或切断。

22.根据权利要求16所述的读出放大器，其特征在于，还包括：

第一回写开关和第二回写开关，所述第一回写开关的第一端耦接到所述第一输出端，且所述第一回写开关的第二端耦接到所述第一数字输入信号，所述第二回写开关的第一端耦接到所述第二输出端，且所述第二回写开关的第二端耦接到所述第二数字输入信号，

其中，所述第一回写开关和所述第二回写开关分别由第一回写信号和第二回写信号控制以进行接通或切断。

23.根据权利要求16所述的读出放大器，其特征在于，还包括：

第一输入-输出开关和第二输入-输出开关，所述第一输入-输出开关的第一端耦接到第一输入-输出信号，所述第一输入-输出开关的第二端耦接到所述第一数字输入信号，所述第二输入-输出开关的第一端耦接到第二输入-输出信号，所述第二输入-输出开关的第二端耦接到所述第二数字输入信号，

其中，所述第一输入-输出开关和所述第二输入-输出开关由控制信号控制以进行接通或切断。

24.根据权利要求16所述的读出放大器，其特征在于，所述第一交叉耦接的晶体管对包括：

第一晶体管，具有第一端、第二端和控制端，所述第一晶体管的所述第一端耦接到所述第一交叉耦接的晶体管对的所述第一端，所述第一晶体管的所述控制端耦接到所述第一交叉耦接的晶体管对的第二背栅极端，所述第一晶体管的所述第二端耦接到所述第一交叉耦接的晶体管对的所述第一背栅极端；以及

第二晶体管，具有第一端、第二端和控制端，所述第二晶体管的所述第一端耦接到所述第一交叉耦接的晶体管对的所述第二端，所述第二晶体管的所述控制端耦接到所述第一交叉耦接的晶体管对的第一背栅极端，所述第二晶体管的所述第二端耦接到所述第一交叉耦接的晶体管对的所述第二背栅极端。

25.根据权利要求24所述的读出放大器，其特征在于，所述第一晶体管和所述第二晶体管是P型晶体管。

26.根据权利要求24所述的读出放大器，其特征在于，所述第二交叉耦接的晶体管对包括：

第三晶体管，具有第一端、第二端和控制端，所述第三晶体管的所述第一端耦接到所述第二交叉耦接的晶体管对的所述第一端，所述第三晶体管的所述控制端耦接到所述第二交叉耦接的晶体管对的第二背栅极端，所述第三晶体管的所述第二端耦接到所述第二交叉耦接的晶体管对的所述第一背栅极端；以及

第四晶体管，具有第一端、第二端和控制端，所述第四晶体管的所述第一端耦接到所述第二交叉耦接的晶体管对的所述第二端，所述第四晶体管的所述控制端耦接到所述第二交叉耦接的晶体管对的第一背栅极端，所述第四晶体管的所述第二端耦接到所述第二交叉耦接的晶体管对的所述第二背栅极端。

27.根据权利要求26所述的读出放大器，其特征在于，所述第三晶体管和所述第四晶体管是N型晶体管。