CN102347245B - 电路装置的制造方法 - Google Patents
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Abstract
本发明提供一种电路装置的制造方法,该电路装置的制造方法通过一体地形成的密封树脂来树脂密封电路元件。本发明在模具(27)的型腔(39)内部收纳树脂片(10)及电路基板(14)后,向型腔(39)注入由熔化的树脂块(46)形成的第一密封树脂(18)。在注入第一密封树脂(18)时,将树脂片(10)熔化而形成的第二密封树脂(20)未硬化而处于液态。因此,注入的第一密封树脂(18)与第二密封树脂(36)在其分界(36)混合,所以在该部分不产生空隙,能够防止在该部分的耐湿性及耐压性恶化。
Description
技术领域
本发明涉及树脂密封电路元件的电路装置的制造方法。
背景技术
作为树脂密封半导体元件等电路元件的方法,包括将电路元件收纳在壳体内部的方法,以及利用环氧树脂等密封树脂来树脂密封电路元件的方法。近年来,从生产性等角度出发,多采用使用树脂密封的密封方法。
在树脂密封电路元件的工序中,将电路元件等收纳在模具的型腔后,向型腔注入液态的密封树脂,对电路元件进行树脂密封(专利文献1)。
参照图11,说明如上所述的树脂密封的工序。图11(A)是表示树脂密封工序的剖面图,图11(B)是表示所制造的电路装置200的结构的剖面图。
参照图11(A),将在上表面固定有半导体元件204的岛部202,收纳在通过对接上模224和下模226而形成的型腔214的内部。而且,在下模226上形成经由流道218与型腔214连通的纵槽220,将树脂块228收纳在该纵槽220中。树脂块228是对粒状的热硬化性树脂加压成形而形成的,呈圆柱形状。
由于对上述的模具进行加热,所以收纳在纵槽220的树脂块228逐渐熔化成为液态的密封树脂。然后,利用柱塞222加压的液态的密封树脂,经由流道218及浇口216提供给型腔214,通过密封树脂密封半导体元件204及岛部202。而且,随着密封树脂的注入,型腔214内部的空气经由排气道244排放到外部。
图11(B)表示所制造的电路装置,通过密封树脂208,对岛部202、半导体元件204、金属细线206以及引线210进行树脂密封。而且,为了确保耐压性及耐湿性,岛部202的整个下表面也被密封树脂208覆盖。
然而,在上述的密封方法中,也存在岛部202的下表面未被覆盖的情况。具体地说,参照图11(B),为了很好地将半导体元件204所产生的热量经由岛部202及密封树脂208向外部排放,优选减薄覆盖岛部202的下表面的密封树脂208。例如,如果使覆盖岛部202的下表面的密封树脂208的厚度减薄到0.5mm左右以下,则可提高装置整体的散热性。但是,参照图11(A),为了使密封树脂208减薄,在树脂密封的工序中,就需要使岛部202的下表面与下模226的内壁之间的间隙缩窄,有时在该间隙中未完全填充密封树脂。如果出现未填充密封树脂的区域,则该区域成为空隙(ボイド),导致出现不良现象。
为了避免这样的问题而采用的密封方法记载在下面的专利文献2中。参照该文献的图3及其说明部分,通过将配置在电路基板22的下表面的树脂片52熔化,可以对电路基板22的下表面薄薄地进行树脂密封。
具体地说,首先,将对树脂材料进行压锭加工而形成的树脂片52配置在下模44上,在该树脂片52的上表面载置电路基板22。尔后,通过经由下模44加热熔化的树脂片52薄薄地覆盖电路基板22的下表面。
如上所述,通过利用树脂片52覆盖电路基板22的下表面,能够薄薄地对电路基板22的下表面进行树脂密封并且不产生空隙。
专利文献1:(日本)特开平11-340257号公报
专利文献2:(日本)特开2010-86993号公报
在专利文献2所表示的树脂密封的方法中,利用敷设在电路基板22的下面的而准备的树脂片52以及向配置有电路基板22的型腔注入的注塑树脂来进行树脂密封。
然而,即使树脂片与注塑树脂的材料相同,但如果两者的加热硬化时机不同,则也存在在两者的分界面产生间隙而使该分界面的耐压性及耐湿性恶化的问题。
具体地说,由于树脂片与被加热的模具进行面接触,所以热量很容易地从模具传导至树脂片使之提前熔化并加热硬化。因此,当向型腔注入液态的成型树脂时,树脂片早已被加热硬化而处于丧失流动性的状态,因而存在两种树脂材料在分界不能混合的情况。如果是这样,则在熔化的树脂片与注入的注塑树脂的分界就会产生间隙。
发明内容
本发明鉴于上述问题而做出,本发明的目的在于,提供通过一体地形成的密封树脂来对电路元件进行树脂密封的电路装置的制造方法。
本发明的电路装置的制造方法的特征在于,具备如下工序:在模具的型腔内部配置电路元件及压锭片,向所述模具的纵槽投入树脂块;向所述型腔注入由熔化的所述树脂块形成的第一密封树脂,并且将所述压锭片熔化而形成第二密封树脂,由此对所述电路元件进行树脂密封;在所述树脂密封工序中,向所述型腔注入所述第一密封树脂之后,使由熔化的所述压锭片形成的所述第二密封树脂硬化。
在本发明中,利用向型腔注入的第一密封树脂以及由预先配置在型腔内的树脂片形成的第二密封树脂,对电路元件进行树脂密封。而且,在树脂密封工序中,在向型腔注入液态的第一密封树脂之后,使由树脂片形成的第二密封树脂硬化。
由此,在向型腔注入第一密封树脂时,由于由树脂片形成的第二密封树脂处于液态或半固态,所以两种树脂材料能在分界混合。因此,不会在第一密封树脂和第二密封树脂的分界形成间隙,所以能够抑制经由该分界从外部侵入水分。进而,能够防止电路元件经由该分界与外部短路。
附图说明
图1是表示利用本发明的电路装置的制造方法所制造的混合集成电路装置的视图,(A)是立体图,(B)是剖面图;
图2是表示本发明的电路装置的制造方法的视图,(A),(B)及(C)是剖面图;
图3是表示本发明的电路装置的制造方法的视图,(A)是剖面图,(B)及(C)是剖面放大图;
图4是表示本发明的电路装置的制造方法的视图,(A)及(B)是剖面图;
图5是表示本发明的电路装置的制造方法的视图,是表示涉及树脂块及树脂片的熔化及硬化的时间的视图;
图6是表示利用本发明的电路装置的制造方法所制造的电路装置的视图,(A)是俯视图,(B)是剖面图;
图7是表示本发明的电路装置的制造方法的视图,(A)是俯视图,(B)是俯视放大图,(C)是剖面图;
图8是表示本发明的电路装置的制造方法的视图,(A)是剖面图,(B)及(C)是剖面放大图;
图9是表示本发明的电路装置的制造方法的视图,(A)及(B)是剖面图;
图10是表示组装有利用本发明的电路装置的制造方法所制造的电路装置的室外机的视图,(A)是整体表示室外机的视图,(B)是表示组装有电路装置的部分的视图;
图11是表示背景技术的电路装置的制造方法的视图,(A)是表示树脂密封工序的剖面图,(B)是表示所制造的电路装置的剖面图。
附图标记说明
10树脂片;12混合集成电路装置;14电路基板;16密封树脂;18第一密封树脂;20第二密封树脂;22导电图案;24引线;26绝缘层;27模具;28半导体元件;29上模;30芯片元件;31下模;34金属细线;36分界;38流道;39型腔;40纵槽;41第一密封区域;42浇口;43第二密封区域;44排气道;46树脂块;48柱塞;50电路装置;52岛部;54密封树脂;56第一密封树脂;58第二密封树脂;60引线;62半导体元件;64金属细线;66支承引线;68模具;70上模;72下模;74型腔;76流道;78纵槽;80树脂片;82浇口;84排气道;86树脂块;88柱塞;90引线框架;92模块;94单元;96连接部;98连接部;100室外机;102壳体;104压缩机;106冷凝器;108散热片;110安装基板;112风扇。
具体实施方式
<第一实施方式>
参照图1,说明本实施方式所适用的混合集成电路装置12的结构。图1(A)是混合集成电路装置12的立体图,图1(B)是图1(A)的X-X’线的剖面图。
在混合集成电路装置12中,在电路基板14的上表面组装有由导电图案22和电路元件构成的混合集成电路,与该电路电连接的引线24向外部引出。还有,利用由热硬化性树脂形成的密封树脂16一体地覆盖构筑在电路基板14的上表面的混合集成电路、电路基板14的上表面、侧表面以及下表面。
电路基板14是由铝或铜等金属制成的基板,具体的大小例如为长×宽×厚=61mm×42mm×1mm左右。在此,也可以采用金属以外的材料作为电路基板14的材料,例如可以采用陶瓷或树脂材料作为电路基板14的材料。
绝缘层26由含有大量的填料的环氧树脂所形成,覆盖电路基板14的整个表面区域而形成。
导电图案22由厚度为50μm左右的铜等的金属膜形成,形成在绝缘层26的表面上以实现规定的电路。而且,在引出引线24的一边形成由导电图案22所形成的焊盘。
半导体元件28及芯片元件30(电路元件)经由焊料等接合材料固定在导电图案22的规定位置上。可采用晶体管、LSI芯片、二极管等作为半导体元件28。在此,半导体元件28与导电图案22经由金属细线34连接。作为芯片元件30,可采用芯片电阻、芯片电容等。芯片元件30的两端电极经由焊料等接合材料固定在导电图案22上。
引线24固定在设置于电路基板14的周边部的焊盘上,作为通过输入信号或输出信号的外部连接端子而发挥作用。参照图1(B),沿着电路基板14的相对的两个侧边设有多个引线24。
密封树脂16通过使用热硬化性树脂的传递模塑法而形成。在图1(B)中,利用密封树脂16,对导电图案22、半导体元件28、芯片元件30、金属细线34进行了密封。而且,利用密封树脂16覆盖了电路基板14的上表面、侧表面及下表面。
参照图1(B),进一步说明密封树脂16。密封树脂16由第一密封树脂18和第二密封树脂20构成,虽然在纸面上描绘了第一密封树脂18和第二密封树脂20的分界36,但在实际的混合集成电路装置12中两者被一体化,即第一密封树脂18和第二密封树脂20的分界36不能通过目测而轻易确定。
第一密封树脂18通过向模具的型腔注入液态的树脂而形成,在此,第一密封树脂18覆盖半导体元件28等电路元件、引线24的连接部分以及电路基板14的上表面及侧表面上部。
第二密封树脂20通过将配置在电路基板14下表面的树脂片(压锭片)熔化而形成,第二密封树脂20覆盖电路基板14的侧表面下部及下表面。覆盖电路基板14的下表面的第二密封树脂20的厚度T1非常薄,例如为0.1mm以上、0.3mm以下。由于薄的第二密封树脂20的热阻小,所以从半导体元件28等电路元件所释放出的热量可经由电路基板14及第二密封树脂20向外部很好地散热。
上述的第一密封树脂18及第二密封树脂20是环氧树脂等树脂材料、填料及硬化催化剂等的混合物,在此,第一密封树脂18和第二密封树脂20既可以由相同材料构成,也可以由不同材料构成。
例如,第二密封树脂20所含有的填料的量也可以比第一密封树脂18所含有的填料的量多。通过使第二密封树脂20含有大量的填料,可降低第二密封树脂20的热阻。因此,因半导体元件28等电路元件工作而产生的热量,能够经由电路基板14及第二密封树脂20很好地向外部释放。另一方面,通过减少第一密封树脂18所含有的填料的量,可减少在注入树脂时硬的填料与电路元件或金属细线34碰撞的频率,从而抑制在树脂密封工序中电路元件损坏。
另外,第一密封树脂18所含有的填料的种类也可以与第二密封树脂20所含有的填料的种类不同。例如,采用氧化铝(Al2O3)作为第二密封树脂20所含有的填料,采用二氧化硅(SiO2)作为第一密封树脂18所含有的填料。通过采用导热性良好的氧化铝作为第二密封树脂20所含有的填料,可提高经由第二密封树脂20进行的散热效果。再有,通过采用耐湿性良好的二氧化硅作为第一密封树脂18所含有的填料,可抑制水分从外部经由第一密封树脂18侵入,从而防止通过第一密封树脂18所密封的电路元件的短路。
进而还有,两种树脂所含有的填料的形状也可以不同,具体地说,呈球状的填料填充在第一密封树脂18中,呈破碎状的填料填充在第二密封树脂20中。通过使第一密封树脂18所含有的填料具备球状,即使在射出成型的工序中第一密封树脂18所含有的填料与电路元件接触,也能抑制电路元件损伤。再有,通过使第二密封树脂20所含有的填料具备破碎状,可以增加填料表面与树脂成分的接触面积,从而使经由填料进行的导热性良好。
再有,也可以使构成第二密封树脂20的树脂材料所含有的硬化催化剂的量比构成第一密封树脂18的树脂材料所含有的硬化催化剂的量少。由此,可以增加第二密封树脂20产生效果所必要的硬化时间,在树脂密封工序中使第一密封树脂18和第二密封树脂20在两者的分界混合,该结果是能够抑制两种树脂的分界的耐压性及耐湿性恶化。关于此,将在后面参照图5进行叙述。
在此,第一密封树脂18和第二密封树脂20的分界位于覆盖电路基板14的侧表面的部分。与密封树脂16的其他部分相比,该两种树脂的分界部分的耐压性及耐湿性略差。因此,如果该分界部分配置在电路基板14的下表面,并且密封树脂16的下表面紧贴散热片,则有可能经由该分界部分电路基板14与散热片短路。另一方面,由于电路基板14的侧表面与外部接触的情况较少,所以短路的危险性小。
参照图2至图5,详细说明上述构成的混合集成电路装置12的制造方法。
参照图2,首先,在进行树脂密封的模具中,收纳树脂块46、树脂片10及电路基板14。
参照图2(A),下模31为模具的一部分,下模31具有作为型腔的一部分的凹状的第一密封区域41及纵槽40。所谓纵槽40,就是收纳成为向型腔注入的密封树脂的材料的树脂块46的筒状区域,在纵槽40中设有用于按压树脂块46的柱塞48。
向上述结构的下模31中投入树脂片10及树脂块46。
树脂片10是对以热硬化性树脂为主要成分的粒状粉末树脂进行加压加工而成型的,呈片状。树脂片10成为密封电路元件的密封树脂的一部分,具体地说,成为如图1(B)所示的第二密封树脂20。
树脂片10的厚度例如为0.1mm以上、0.6mm以下。通过使树脂片10的厚度设在0.6mm以下,如图1(B)所示,能够利用由熔化的树脂片10所形成的第二密封树脂20,对电路基板14的下表面薄薄地进行树脂密封。另一方面,通过使树脂片10的厚度设为0.1mm以上,能够确保树脂片10具有一定以上的刚性,在输送过程中抑制树脂片10破碎等。
进而,树脂片10由大量的粒状粉末树脂构成,该粉末树脂由添加了填料等添加剂的环氧树脂等热硬化性树脂形成,各粉末树脂的直径例如为1.0mm以下。
再有,在树脂片10中,粉末树脂的填充率(相对于树脂片10的整体容积粉末树脂所占的比例)为99%以上。如果考虑通常的树脂密封所使用的树脂块的填充率为95%左右,则本实施方式的树脂片10的粉末树脂的填充率非常高。通过如此提高树脂片10的填充率,可以在将树脂片10熔化而形成的密封树脂中抑制空隙产生。
树脂块46是为了对电路元件进行树脂密封而向型腔注入的密封树脂的材料,成为如图1(B)所示的第一密封树脂18。树脂块46与树脂片一样,通过对粉末状的树脂进行压锭加工而形成。
虽然树脂块46与树脂片10都是由添加了填料的环氧树脂等树脂材料形成,但如上所述,其材料不同。具体地说,在树脂块46和树脂片10中,所添加的填料的量、种类、形状不同。进一步说,两者所混入的硬化催化剂的量也不同。参照图1,如所说明的那样,两者材料的不同,即第一密封树脂18由树脂块46形成,第二密封树脂20由树脂片10形成。
在此,树脂片10和树脂块46既可以同时提供给下模31,也可以具有若干时间差而分别向下模31中投入。
再有,在提供两者时,下模31被加热至树脂片10及树脂块46熔化的温度以上的高温(例如170度以上),因此,向下模31所提供的树脂片10和树脂块46立即开始熔化。
在此,因为树脂片10的下表面与下模31整面接触,所以接触面积大,但是树脂块46与下模31的接触面积小,因此,如果同时向下模31提供树脂片10和树脂块46,则树脂片10的整体提前开始熔化,而树脂块46相对延迟熔化。
由此,树脂片10比树脂块46提前开始熔化并硬化,在后面的工序中,在由树脂块46所形成的第一密封树脂和由树脂片10所形成的第二密封树脂的分界部分可能会产生间隙。在本实施方式中,通过调整树脂片10和树脂块46所含有的硬化催化剂的量,能够解决该问题。关于此,将在后面参照图5的工序图进行叙述。
参照图2(B),接着,在树脂片10的上表面载置电路基板14。电路基板14的结构正如参照图1所说明的那样,在由铝等金属制成的电路基板14的上表面,组装由电路元件所构成的混合集成电路,其中,该电路元件通过导电图案所连接。在此,电路基板14与树脂片10在俯视时的大小相同,两者被重叠配置,但树脂片10的大小既可以大于电路基板14,也可以小于电路基板14。
参照图2(C),接着,在下模31上对接上模29。由此,由下模31的第一密封区域41和上模29的第二密封区域43形成型腔39。进而,在设于下模31的纵槽40和型腔39经由流道38及浇口42连通。再有,型腔39经由排气道44与外部连通。而且,模具27可设有多个型腔39。
参照图3,接着,说明上述树脂片10的熔化状态。
参照图3(A),在电路基板14的两端部附近固定有引线24,利用上模29及下模31夹持引线24。由此,定位型腔39内部的电路基板14的位置。
参照图3(B),在该工序的初期阶段,树脂片10处于粒状的热硬化性树脂被加压加工的固体状态。而且,下模31具备未图示的加热器,加热下模31使之达到树脂片10熔化并加热硬化的温度(例如170℃以上)。
树脂片10形成的厚度T2,比所制造的混合集成电路装置12中覆盖电路基板14的下表面的密封树脂的厚度(图1(B)所示的T1)厚。具体地说,如果图1(B)所示的密封树脂的厚度T1为0.1mm以上、0.3mm以下,则将树脂片10的厚度T2设在0.4mm以上、0.6mm以下。
如上所述,型腔39内部的电路基板14的位置通过由模具夹持引线24而固定。而且,引线24的形状及位置被设定为,使电路基板14的下表面与下模31的内壁上表面的距离为T1(参照图1(B))。
由此,在下模31上将树脂片10和电路基板14重叠载置,如果通过模具27夹持引线24,则引线24发生弹性变形,结果就是树脂片10被电路基板14向下模31按压而固定。在该图中表示通过由模具夹持而弹性变形的引线24的状态。
由于下模31如上所述被加热,所以,随着时间的经过,树脂片10熔化而软化,液态或半固态的树脂片10覆盖电路基板的14的下表面。
参照图3(C),如上所述,引线24以弹性变形后的状态被模具所夹持,所以,如果树脂片10软化而失去支承力,则引线24恢复原来的形状,电路基板14向下方沉浸。随着电路基板14的沉浸,软化的树脂片10的一部分从电路基板14的下方向侧方移动,覆盖电路基板14的侧表面。这样,覆盖沉浸的电路基板14下表面的树脂片10的厚度T3例如为0.1mm以上、0.3mm以下,与图1(B)所示的密封树脂的厚度T1相同。
参照图4(A),接着,向型腔39注入密封树脂。具体地说,利用柱塞48对向设于下模31的纵槽40投入的树脂块46加压。由此,树脂块46的上表面与被加热的上模29接触,树脂块46从上部开始逐渐熔化,在这种状态下,通过使柱塞48进一步向上方移动,由熔化的树脂块46形成的第一密封树脂18(参照图4(B))注入到型腔39中。具体地说,熔化成为液态或半固态的第一密封树脂18流过流道38并通过浇口42之后提供到型腔39。进而,相当于向型腔39所注入的第一密封树脂18的量的空气从排气道44向外部排放。
如上所述,由于模具27的温度为超过第一密封树脂18加热硬化的温度的高温,所以填充到型腔39的第一密封树脂18随着时间的经过重合并硬化(凝胶化)。如该图所示,当利用由树脂片10形成的第二密封树脂20覆盖电路基板14的下表面及侧表面的下部时,电路基板14的上表面及侧表面的上部被第一密封树脂18被覆盖。
在此,当从浇口42注入液态的第一密封树脂18时,由树脂片10形成的第二密封树脂20不硬化(凝胶化)而保持液态。因此,由树脂片10形成的第二密封树脂20与由树脂块46形成的第一密封树脂18在两者的分界上混合。由此,在图4(B)中,虽然标明了第一密封树脂18与第二密封树脂20的分界36,但实际上,在分界36上两种树脂处于混合状态。因此,在分界36不产生空隙,所以可以抑制分界36的耐湿性及耐压性较其他位置恶化。
在向型腔39注入第一密封树脂18之后,随着时间的经过,第一密封树脂18及第二密封树脂20硬化(凝胶化)。
在本实施方式中,也可以使第一密封树脂18和第二密封树脂20同时硬化,由此,由于分界36附近的树脂与其他部位的树脂同时硬化,所以伴随硬化所产生的应力未集中在分界36,因而可抑制分界36部分的耐湿性及耐压性的恶化。
另外,也可使第二密封树脂20比第一密封树脂18提前硬化,由此,即使因第一密封树脂18的硬化收缩而产生使电路基板14弯曲成凹状的弯曲应力,由于提前硬化的第二密封树脂20也会加固电路基板14,从而也能抑制电路基板14的上翘。
如果通过模具27的加热使第一密封树脂18及第二密封树脂20双方充分重合并加热硬化,那么使上模29和下模31分离,取出成型品的混合集成电路装置。之后,将填充到排气道44及流道38的部分密封树脂从密封树脂16的主体上分离。
通过以上的工序,能制造图1所示的混合集成电路装置12。
参照图5的工序图,对上述树脂密封工序的树脂块及树脂片的熔化及硬化时机进行说明。
首先,几乎同时向模具内投入树脂块46和树脂片10(参照图2(A))。此时,下模31被加热到树脂片10及树脂块46熔化并硬化的温度以上。
如上所述,树脂片10的整个下表面与下模31接触,另一方面,树脂块46与下模31接触的面积小于树脂片10与下模31的接触面积。因此树脂片10比树脂块46提前开始熔化(参照图2(A))。
之后,参照图4(B),向型腔39提供在纵槽40内部熔化的树脂块46(第一密封树脂18)。此时,由熔化的树脂片10形成的第二密封树脂20还没有硬化,处于液态。因此,由树脂块形成的第一密封树脂18与由树脂片10形成的第二密封树脂20在分界36混合,该结果就是能够抑制分界36的耐湿性及耐压性的恶化。
之后,通过模具的加热,由树脂块及树脂片形成的密封树脂被加热硬化。如上所述,既可以使树脂片比树脂块提前硬化,也可以使两者同时硬化。
在本实施方式中,树脂片熔化后硬化所需要的硬化时间T1比树脂块的硬化时间T2长,例如T1为100秒,T2为70秒。这样的时间差通过使构成树脂片(第二密封树脂)的环氧树脂等树脂材料中所添加的硬化催化剂的量少于树脂块(第一密封树脂)所使用的硬化催化剂的量来能够实现。
由此,参照图4(B),当向型腔39注入由树脂块46形成的第一密封树脂18时,由树脂片10形成的第二密封树脂20维持液态。因此,在由树脂块形成的第一密封树脂18与由树脂片10形成的第二密封树脂20的分界36,能够使两种树脂很好地混合。
<第二实施方式>
参照图6,说明本实施方式的电路装置50的结构。图6(A)是电路装置50的俯视图,图6(B)是剖面图。本实施方式所说明的电路装置及其制造方法与上述的第一实施方式基本相同,不同之处在于对引线框架式电路装置50适用上述制造方法。
电路装置50具备:半导体元件62、安装有半导体元件62的岛部52、经由金属细线64与半导体元件62连接的引线60以及对以上部件一体地进行树脂密封的密封树脂54。
半导体元件62例如为上表面形成有多个电极的IC或LSI或分立式晶体管,固定在岛部52的上表面。
岛部52在电路装置50的中心部附近形成为四边形形状,比固定在上表面的半导体元件62大一些。例如,如果在岛部52上表面所固定的半导体元件62的大小为10mm×10mm,那么岛部52的大小为12mm×12mm左右。并且,岛部52的下表面被密封树脂54薄薄地覆盖,而且支承引线66从岛部52的四个角向外侧延伸。
引线60经由金属细线64与半导体元件62的电极连接,引线60的一端从密封树脂54向外部露出。在此,多个引线60包围半导体元件62而配置。
密封树脂54通过使用热硬化性树脂的传递模塑法而形成。在图6(B)中,利用密封树脂54覆盖半导体元件62、金属细线64、引线60的一部分、岛部52的侧表面及下表面。
参照图6(B),密封树脂54由第一密封树脂56和第二密封树脂58构成,虽然在纸面上描绘了第一密封树脂56与第二密封树脂58的分界,但在实际的电路装置50中两者被一体化。覆盖岛部52下表面的第二密封树脂58的厚度T4非常薄,例如为0.1mm以上、0.3mm以下。
在本实施方式中,也是在岛部52的侧方配置第一密封树脂56与第二密封树脂58的分界,由此,具有能够确保该分界的耐压性的优点。
参照图7至图9,说明具有上述结构的电路装置的制造方法。本实施方式的电路装置的制造方法基本上与上述第一实施方式相同,区别在于制造引线框架式电路装置这一点上。
参照图7,首先准备规定形状的引线框架90,在引线框架90上所形成的各单元94上连接半导体元件62。图7(A)是表示引线框架90的俯视图,图7(B)是表示引线框架90所包含的单元94的俯视图,图7(C)是单元94的剖面图。
参照图7(A),引线框架90是通过对由厚度为0.3mm左右的铜等金属制成的金属板实施蚀刻加工或冲压加工而形成为规定形状的,在引线框架90上配置有多个相互分离的多个模块92。
参照图7(B),在模块92的内部,沿着纵向及横向格子状地延伸连接部96,98,由连接部96,98围成的区域内部形成单元94。具体地说,引线60一体地从连接部96,98向单元94的内部延伸,然后在单元94的中央部附近形成四边形形状的岛部52,该岛部52的四个角经由支承引线66与连接部96,98连接。
参照图7(C),各个单元94所包含的岛部52的上表面固定有半导体元件62,设于半导体元件62的上表面的电极经由金属细线64与引线60连接。
参照图8,接着,在模具68的型腔74的内部收纳有在上表面固定有半导体元件62的岛部52。
参照图8(A),在此,在下模72的内壁上表面载置树脂片80之后,在该树脂片80的上表面载置岛部52。然后,通过使上模70和下模72对接,在型腔74的内部收纳岛部52。而且,从岛部52连续的支承引线66被上模70与下模72夹持而固定。这样,通过由上下模夹持支承引线66,能够固定型腔74内部的岛部52的上下方向及左右方向的位置。需要说明的是,在该工序的初期阶段,树脂片80处于对粒状的树脂材料进行加压加工的固体状态,而且,在模具68上装备未图示的加热器,将模具68加热至树脂片80熔化并加热硬化的温度(例如170℃以上)。
参照图8(B),树脂片80的厚度T5大于在所制造的电路装置50中覆盖岛部52下表面的密封树脂的厚度(图6(B)所示的T4)。具体地说,如果图6(B)所示的密封树脂的厚度T4为0.1mm以上、0.3mm以下,那么将树脂片80的厚度T5设在0.5mm以上、0.6mm以下。
而且,如上所述,通过由模具夹持支承引线66,来固定型腔74内部的岛部52的位置,因此,支承引线66的形状及位置被设定为,使岛部52的下表面与下模72的内壁上表面的距离为T4(参照图6(B))。由此,如果在下模72上将树脂片80与岛部52重叠载置,并利用模具68夹持支承引线66,则上模70从上方向下方按压的应力使支承引线66发生弹性变形。结果就是通过岛部52的下表面使树脂片80向下模72按压而固定。在该图中表示通过由模具夹持而发生弹性变形的支承引线66的状态,用虚线表示未变形状态的支承引线66的形状。
因为模具68被加热,所以随着时间的经过,树脂片80熔化而软化,利用液态或半固态的树脂片80覆盖岛部52的下表面。
参照图8(C),如上所述,支承引线66以发生弹性变形的状态被模具夹持,所以,如果树脂片80软化而丧失支承力,则支承引线66的形状恢复原样,岛部52向下方沉浸。然后,随着岛部52的沉浸,软化的树脂片80的一部分从岛部52的下方向侧方移动,覆盖岛部52的侧表面的下端附近。
这样,覆盖沉浸的岛部52下表面的树脂片80的厚度T6例如为0.1mm以上、0.3mm以下,与图6(B)所示的密封树脂的厚度T4相同。在此,虽然被支承引线66所遮挡而看不到,但是岛部52的侧表面被树脂片80所覆盖。
参照图9(A),接着,向型腔74注入密封树脂。具体地说,在向设于下模72的纵槽78投入树脂块86并对其加热熔化之后,利用柱塞88加压树脂块86加压。
如上所述,由于模具被加热到170℃以上,所以,如果向纵槽78投入树脂块86,则树脂块86逐渐熔化。因此,若利用柱塞88按压树脂块86,则熔化成为液态或半固态的密封树脂流过流道76并通过浇口82之后被提供到型腔74。在下面的说明中,将从浇口82提供的密封树脂称为第一密封树脂56,将由熔化的树脂片80形成的密封树脂称为第二密封树脂58。
参照图9(B),向型腔74填充注入的液态的第一密封树脂56。在此,由于模具68的温度为高于第一密封树脂56加热硬化的温度的高温,所以,向型腔74填充的第一密封树脂56随着时间的经过而重合并凝胶化(硬化)。
通过在模具进行加热,如果第一密封树脂56及第二密封树脂58双方充分重合并加热硬化,则使上模70与下模72分离,取出成型品的电路装置。
本实施方式所使用的树脂块86与树脂片80,与第一实施方式所使用的树脂块与树脂片相同,因此,在向型腔74注入由熔化的树脂块86形成的第一密封树脂56的工序中,使树脂片80熔化而形成的第二密封树脂58为液态。由此,由于第一密封树脂56与第二密封树脂58在两者的分界混合,因而能够防止该部分的耐湿性及耐压性恶化。
<第三实施方式>
参照图10,说明装有通过上述制造方法所制造的电路装置的室外机100的结构。在此,虽然在室外机100中组装有第一实施方式中所说明的混合集成电路装置12(参照图1),但也可在室外机100中组装第二实施方式中所说明的电路装置50(参照图6)。
在室外机100中,在壳体102内部安装冷凝器106、风扇112、压缩机104及混合集成电路装置12。
压缩机104利用电机的驱动力来压缩氨等制冷剂。然后,被压缩机104压缩的制冷剂输送到冷凝器106中,风扇112向冷凝器106送风,由此,冷凝器106内部的制冷剂所含有的热量被排放到外部。进而,该制冷剂被膨胀后,向室内的蒸发器输送,冷却室内的空气。
在此,混合集成电路装置12具有控制使压缩机104或风扇112驱动的电机的旋转的功能,被固定在设置于室外机100内部的安装基板110上。
图10(B)表示所安装的混合集成电路装置12的结构。在此,引线24被插入安装在基板110上。而且,混合集成电路装置12的下表面与散热片108的平滑面抵接。
在本实施方式中,通过使用树脂片的制造方法,形成极薄的覆盖混合集成电路装置12的下表面的密封树脂。因此,内置于混合集成电路装置12的电路元件驱动而产生的热量能够经由电路基板及密封树脂很好地向散热片108传导后向外部释放。
Claims (4)
1.一种电路装置的制造方法,其特征在于,具备如下工序:
在模具的型腔内部一并配置电路元件及压锭片,向所述模具的纵槽投入树脂块;以及
向所述型腔注入由熔化的所述树脂块形成的第一密封树脂,并且将所述压锭片熔化而形成第二密封树脂,由此对所述电路元件进行树脂密封;
在所述树脂密封工序中,向所述型腔注入所述第一密封树脂之后,使由熔化的所述压锭片形成的所述第二密封树脂硬化,
构成所述压锭片的树脂材料的硬化时间比构成所述树脂块的树脂材料的硬化时间长,
构成所述压锭片的树脂材料所含的硬化催化剂的量比构成所述树脂块的树脂材料所含的硬化催化剂的量少。
2.如权利要求1所述的电路装置的制造方法,其特征在于,
在所述树脂密封工序中,使所述第二密封树脂比所述第一密封树脂提前硬化。
3.如权利要求1或2所述的电路装置的制造方法,其特征在于,
在配置所述电路元件的工序中,将组装有由多个所述电路元件构成的集成电路的电路基板载置在所述压锭片的上表面;
在所述树脂密封工序中,利用由熔化的所述树脂块形成的所述第一密封树脂,覆盖所述电路元件及所述电路基板的上表面及侧表面上部,利用由熔化的所述压锭片形成的所述第二密封树脂,覆盖所述电路基板的下表面及侧表面下部。
4.如权利要求1或2所述的电路装置的制造方法,其特征在于,
在配置所述电路元件的工序中,将在上表面固定有半导体元件的岛部载置在所述压锭片的上表面;
在所述树脂密封工序中,利用由熔化的所述树脂块形成的所述第一密封树脂,覆盖所述电路元件及所述岛部的上表面及侧表面上部,利用由熔化的所述压锭片形成的所述第二密封树脂,覆盖所述岛部的下表面及侧表面下部。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010-164998 | 2010-07-22 | ||
JP2010164998A JP5563918B2 (ja) | 2010-07-22 | 2010-07-22 | 回路装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN102347245A CN102347245A (zh) | 2012-02-08 |
CN102347245B true CN102347245B (zh) | 2015-06-17 |
Family
ID=45493972
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201110204480.XA Active CN102347245B (zh) | 2010-07-22 | 2011-07-21 | 电路装置的制造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8481367B2 (zh) |
JP (1) | JP5563918B2 (zh) |
KR (1) | KR101236141B1 (zh) |
CN (1) | CN102347245B (zh) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5749468B2 (ja) * | 2010-09-24 | 2015-07-15 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 回路装置およびその製造方法 |
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US10384299B2 (en) | 2013-06-26 | 2019-08-20 | Apple Inc. | Electron beam conditioning |
US9387613B2 (en) * | 2014-05-23 | 2016-07-12 | Infineon Technologies Ag | Semiconductor formation arrangement |
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2010
- 2010-07-22 JP JP2010164998A patent/JP5563918B2/ja active Active
-
2011
- 2011-07-21 KR KR20110072502A patent/KR101236141B1/ko active IP Right Grant
- 2011-07-21 CN CN201110204480.XA patent/CN102347245B/zh active Active
- 2011-07-22 US US13/189,155 patent/US8481367B2/en active Active
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Publication number | Publication date |
---|---|
US8481367B2 (en) | 2013-07-09 |
KR20120010190A (ko) | 2012-02-02 |
JP5563918B2 (ja) | 2014-07-30 |
JP2012028512A (ja) | 2012-02-09 |
KR101236141B1 (ko) | 2013-02-22 |
CN102347245A (zh) | 2012-02-08 |
US20120021568A1 (en) | 2012-01-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR ELEMENT INDUSTRIES, INC. Free format text: FORMER OWNER: AMI SEMICONDUCTOR TRADE CO. Effective date: 20130220 |
|
C41 | Transfer of patent application or patent right or utility model | ||
TA01 | Transfer of patent application right |
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|
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |