CN102339636A - 半导体存储装置及其驱动方法 - Google Patents

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Abstract

本发明涉及半导体存储装置及其驱动方法。在具有存储元件的半导体存储装置的改写中，从公用线侧也施加电压脉冲，故无法高速动作。半导体存储装置具有：存储单元阵列（100），矩阵状排列多个将二端子型的存储元件R和选择用的晶体管Q串连而成的存储单元；第一电压施加电路（101），对位线施加改写电压脉冲；第二电压施加电路（102），对位线及公用线施加预充电电压，其中在存储单元改写时，第二电压施加电路（102）预先将存储单元两端预充电为同一电压后，第一电压施加电路（101）将改写电压脉冲经位线施加在改写对象的存储单元的一端，并且在施加该改写电压脉冲期间，维持第二电压施加电路（102）经公用线对该存储单元另一端施加该预充电电压。

Description

半导体存储装置及其驱动方法
技术领域
本发明涉及半导体存储装置及其驱动方法，更详细地说，涉及通过施加电压脉冲来改写存储为存储单元的可变电阻元件的电阻状态的信息的半导体存储装置及其驱动方法。
背景技术
近年来，广泛研究代替闪存的新型的非易失性半导体存储装置。其中，利用了通过对过渡金属氧化物等可变电阻体膜施加电压来使电阻发生变化这一现象的RRAM，在微细化界限方面比闪存有利，此外，能够进行高速的数据改写，因而正被广泛研究开发。
作为使用RRAM的存储单元阵列的结构，以往使用日本特开2002-151661号公报示出的1T1R型的存储单元阵列，即，通过在存储单元的可变电阻元件上串联连接单元选择用的晶体管，由此，能够限制在对在所选择的存储单元的可变电阻元件中存储的信息进行改写、读取时在非选择的存储单元中流动的漏泄电流以及寄生电流。
图8中示出以往使用的RRAM的单元阵列结构。在存储单元阵列200中，作为可变电阻元件，在列方向（图中横向）和行方向（图中纵向）呈矩阵状排列有R11～Rn1、R12～Rn2、???、R1m～Rnm，另外，作为单元选择用的晶体管，在列方向（图中横向）和行方向（图中纵向）呈矩阵状排列有Q11～Qn1、Q12～Qn2、???、Q1m～Qnm。在各个存储单元中，可变电阻元件的一端和晶体管的一端连接在一起，另外，排列成同一列的存储单元的可变电阻元件的另一端分别与在列方向延伸的位线BL1～BLm连接，排列成同一行的存储单元的晶体管的另一端与所有存储单元共用的公用线CML上，在排列成同一行的存储单元的晶体管的栅极端子上分别连接有在行方向上延伸的字线WL1～WLn。
从外部供给用于提供改写电压的电源线V1以及V2，经由改写电压施加电路201的晶体管对位线BL1～BLm施加电源线V1的电压，经由改写电压施加电路201的晶体管对公用线CML施加电源线V2的电压。另外，经由初始化电路202的晶体管，使位线BL1～BLm和公用线CML短路，从公用线侧对位线施加电压，从而利用位线以及与该位线连接的可变电阻元件间的布线的寄生电容的影响，能够对以前的成为改写动作电压状态的位线电压进行初始化。
图9示出对图8的可变电阻元件R11进行改写时的时序图。以后，将使可变电阻元件的电阻状态低电阻化并使在存储单元流动的电流增大的动作称为设置（写入），将使可变电阻元件的电阻状态高电阻化并使在存储单元流动的电流减小的动作称为复位（擦除）。设置、复位的定义当然也可以颠倒过来。另外，将该设置、复位合在一起称为改写。
在时刻t1，若在设置时则将字线WL1上升到电压VWLS（代表值4V），若在复位时，则将字线WL1上升到电压VWLR（代表值6V），之后，在时刻t2，使φ0、φ11、φ22～φ2m上升，进行初始化动作。即，经由改写电压施加电路201的晶体管对所选择的位线BL1施加电源线V1的电压,另外，对公用线CML施加电源线V2的电压，进而，经由初始化电路202的晶体管，对非选择的位线BL2～BLm施加与公用线CML相同的电压，对非选择位线的电压进行初始化。此时，电源线V1以及V2的电压是相同的初始化电压VPRE（代表值1.5V），其结果是，公用线CML和所有位线BL1～BLm被预充电到相同的电压VPRE。
然后，在时刻t4～t5期间，对电源线V1以及V2施加改写电压脉冲。即，在设置时，使电源线V1变化为电压VSET（代表值3V），使电源线V2变化为GND，电流从所选择的位线BL1经由R11、Q11流向公用线CML。另一方面，在复位时，使电源线V1变化为GND，使电源线V2变化为电压VRST（代表值3V），电流从公用线CML经由Q11、R11流向所选择的位线BL1。
在图8所示的阵列结构中，虽然能够使可变电阻元件的电阻值变化，但是，产生不能够在时间宽度短的电压脉冲下进行动作、即不能够高速动作的问题。下面说明其理由。
为了使可变电阻元件发生电阻变化，必须在恒定时间的期间施加恒定以上的电压。为了满足该条件，需要设定时刻t4和t5的间隔Δt。
图10示意性地示出了在将Δt=8ns的电压脉冲施加在公用线上的情况下在可变电阻元件的一端上施加的电压脉冲的电压变化。电压变化的速度根据被驱动的布线所具有的寄生电阻以及寄生电容的大小而变化。图10（a）以及（b）示出公用线的寄生电阻以及寄生电容分别为50Ω、10pF、由该寄生电阻和该寄生电容决定的时间常数RC为0.5ns的情况下在可变电阻元件的一端施加的电压脉冲的波形。图10（c）以及（d）示出公用线的寄生电阻以及寄生电容分别为250Ω、50pF、由该寄生电阻和该寄生电容确定的时间常数RC为12.5ns的情况下在可变电阻元件的一端施加的电压脉冲的波形。特别是，在时刻t4的瞬间，与φ22～φ2m的非选择位线连接的预充电用晶体管导通，因而，对于附属于被驱动的布线的寄生电阻以及寄生电容来说，除了公用线本身具有的寄生电阻以及寄生电容外，还附加了非选择位线具有寄生电阻以及寄生电容，所以变得非常大（寄生电阻的代表值300Ω、寄生电容的代表值100pF）。
因此，在可变电阻元件的一端施加的电压脉冲的电压变化无法成为如图10（a）或（b）所示那样的高速变化，而如图10（c）或（d）那样变得极其慢，在时间间隔Δt短而不充分的情况下，能够产生不达到VRST～VSET而没有使可变电阻元件的电阻发生变化的情况。为了避免这种问题，不得不使Δt充分长。
发明内容
因此，本发明目的在于提供解决难以利用公用线侧的寄生电阻来将短时间的电压脉冲施加在存储元件上的问题并且能够进行高速动作的半导体存储装置。
用于达到上述目的的本发明的半导体存储装置的第一特征在于，具有：存储单元阵列，该存储单元阵列是分别沿行方向以及列方向呈矩阵状排列多个存储单元而成的，所述存储单元具有存储元件和单元晶体管，该存储元件具有两个输入输出端子，利用该二端子间的电气特性的差异来存储信息，通过在该二端子间施加电压，从而进行所存储的信息的改写，该单元晶体管具有两个输入输出端子和一个控制端子，所述存储元件的所述输入输出端子的一个端子和所述单元晶体管的所述输入输出端子的一个端子连接；字线，在行方向上延伸，并且，将排列成同一行的所述存储单元的所述单元晶体管的所述控制端子彼此分别连接；位线，在列方向上延伸，并且，将排列成同一列的所述存储单元的所述输入输出端子的一个端子彼此连接；公用线，在行方向或列方向上延伸，并且，将所述存储单元的所述输入输出端子的另一个端子彼此连接；字线电压施加电路，在存储于所述存储元件的信息的改写中，对与被选择为改写对象的所述存储单元连接的字线施加电压；第一电压施加电路，对与所述选择的存储单元连接的所述位线施加改写电压；第二电压施加电路，在施加所述改写电压之前，对与所述选择的存储单元连接的所述位线和所述公用线这二者预先施加相同的预充电电压，并且，在对与所述选择的存储单元连接的所述位线施加所述改写电压的期间，对与所述选择的存储单元连接的所述公用线施加所述预充电电压。
进而，本发明的半导体存储装置除了上述第一特征外，其第二特征在于，所述第二电压施加电路具有被施加所述预充电电压的预充电电源线，所述预充电电源线与各所述公用线直接连接，经由按每个所述位线所设置的第一晶体管与各所述位线连接。
进而，本发明的半导体存储装置除了上述任一特征外，其第三特征在于，所述第一电压施加电路具有被施加所述改写电压的改写电源线，所述改写电源线经由按每个所述位线所设置的第二晶体管与各所述位线连接。
进而，本发明的半导体存储装置，除了上述任一特征外，其第四特征在于，所述第一电压施加电路具有分别施加了施加电压与所述预充电电压不同的所述改写电压的第一改写电源线以及第二改写电源线。
进而，本发明的半导体存储装置除了上述第一至第四中任一特征外，其第五特征在于，在存储于所述存储元件的信息的改写中，具有：将所述存储元件的所述电气特性从第一状态改写为第二状态的第一改写动作；将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的第二改写动作，在所述第一改写动作和所述第二改写动作中，所述第二电压施加电路所施加的所述预充电电压相同。
进而，本发明的半导体存储装置除了上述第一至第四中任一特征外，其第六特征在于，在存储于所述存储元件的信息的改写中，具有：将所述存储元件的所述电气特性从第一状态改写为第二状态的第一改写动作；将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的第二改写动作，在所述第一改写动作和所述第二改写动作中，所述第二电压施加电路所施加的所述预充电电压不同。
根据上述第一至第六中任一特征的半导体存储装置，在所选择的存储单元的改写动作时，利用第一电压施加电路从位线侧施加改写用的电压脉冲。此时，对与所选择的存储单元的存储元件连接的公用线预先施加恒定的预充电电压，在改写动作中维持施加该预充电电压，因而能够进行高速动作。
进而，本发明的半导体存储装置除了上述第一至第四任一特征外，其第七特征在于，在存储于所述存储元件的信息的改写中，具有：将所述存储元件的所述电气特性从第一状态改写为电阻比所述第一状态低的第二状态的第一改写动作；将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的第二改写动作，所述改写电压相对于所述预充电电压的极性在所述第一改写动作和所述第二改写动作中不同，在所述第一改写动作中所述预充电电压和所述改写电压中的低的一方的电压和在与所选择的所述存储单元连接的字线上施加的字线电压的电压差，小于在所述第二改写动作中所述预充电电压和所述改写电压中的低的一方的电压和所述字线电压的电压差。
根据上述第七特征的半导体存储装置，使低电阻化动作时的晶体管的栅极-源极间的电压差（绝对值）小于高电阻化动作时的晶体管的栅极-源极间的电压差（绝对值），由此，能够进行稳定的写入。
进而，本发明的半导体存储装置除了上述第七特征外，其第八特征在于，在所述第一改写动作和所述第二改写动作中，所述字线电压施加电路施加的所述字线电压相同。
进而，本发明的半导体存储装置除了上述第八特征外，其第九特征在于，在多个所述存储元件所存储的信息的改写中，选择与所选择的所述字线连接的多个所述存储单元，对该多个存储单元连续地执行所述第一改写动作和所述第二改写动作中的任一个。
进而，本发明的半导体存储装置除了上述第七至第九中任一特征外，其第十特征在于，在所述第一改写动作和所述第二改写动作中，所述第二电压施加电路施加的所述预充电电压相同。
进而，本发明的半导体存储装置除了上述任一特征外，其第十一特征在于，所述存储元件是如下的双极型的可变电阻元件：由所述存储元件的所述两个输入输出端子间的电阻特性表示的电阻状态通过施加极性不同的电压而可逆地变化。
关于在本发明的半导体存储装置中利用的存储元件，能够利用于在MRAM中使用的磁隧道结元件、相变存储器（PCRAM）、OUM（Ovonic Unified Memory）、或者RRAM中使用的可变电阻元件等的根据电气特性的差异来存储信息并且通过施加电压来进行所存储的信息的改写的存储元件，优选的是，在RRAM中所使用的可变电阻元件、尤其是双极型的可变电阻元件中特别有用。该双极型可变电阻元件通过施加极性不同的电压来使电阻变化进行改写，因而通过利用本发明的半导体存储装置的结构，能够实现进行高速动作的半导体存储装置。
用于达到上述目的的本发明的半导体存储装置的驱动方法，其第一特征在于，所述半导体存储装置具有：存储单元阵列，该存储单元阵列是分别沿行方向以及列方向呈矩阵状排列多个存储单元而成的，所述存储单元具有存储元件和单元晶体管，该存储元件具有两个输入输出端子，利用该二端子间的电气特性的差异来存储信息，通过在该二端子间施加电压，从而进行所存储的信息的改写，该单元晶体管具有两个输入输出端子和一个控制端子，将所述存储元件的所述输入输出端子的一个端子和所述单元晶体管的所述输入输出端子的一个端子连接；字线，在行方向上延伸，并且，将排列成同一行的所述存储单元的所述单元晶体管的所述控制端子彼此分别连接；位线，在列方向上延伸，并且，将排列成同一列的所述存储单元的所述输入输出端子的一个端子彼此连接；公用线，在行方向或列方向上延伸，并且，将所述存储单元的所述输入输出端子的另一个端子彼此连接；在存储于所述存储元件的信息的改写中，具有：字线电压施加工序，选择改写对象的所述存储单元，对与该选择的所述存储单元连接的字线施加字线电压；预充电工序，在施加改写电压之前，预先对与所述选择的存储单元连接的所述位线和所述公用线这二者施加相同的预充电电压；改写工序，对与所述选择的存储单元连接的所述位线施加所述改写电压，并且，在施加所述改写电压的期间，维持对与所述选择的存储单元连接的所述公用线施加所述预充电电压。
进而，本发明的半导体存储装置的驱动方法除了上述第一特征外，其第二特征在于，所述半导体存储装置具有：第一电压施加电路，用于对与所述选择的存储单元连接的所述位线施加所述改写电压；第二电压施加电路，用于对与所述选择的存储单元连接的所述位线和所述公用线施加所述预充电电压，所述第二电压施加电路具有预充电电源线，该预充电电源线与各所述公用线直接连接，经由按每个所述位线设置的第一晶体管与各所述位线连接，在所述预充电工序中，使连接在与所述选择的存储单元连接的所述位线上的所述第一晶体管为导通状态，经由所述预充电电源线对所述位线和所述公用线这二者施加所述预充电电压，在所述改写工序中，使连接在与所述选择的存储单元连接的所述位线上的所述第一晶体管为截止状态，经由所述预充电电源线对所述公用线施加所述预充电电压。
进而，本发明的半导体存储装置的驱动方法除了上述第一或第二中任一特征外，其第三特征在于，在将所述存储元件的所述电气特性从第一状态改写为第二状态的情况和将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的情况下，在所述预充电工序以及所述改写工序中施加的所述预充电电压相同。
进而，本发明的半导体存储装置的驱动方法除了上述第一或第二中任一特征外，其第四特征在于，在将所述存储元件的所述电气特性从第一状态改写为第二状态的情况和将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的情况下，在所述预充电工序以及所述改写工序中施加的所述预充电电压不同。
进而，本发明的半导体存储装置的驱动方法除了上述第一或第二中任一特征外，其第五特征在于，在所述改写工序中，对被选择为改写对象的各所述存储单元执行低电阻化工序和高电阻化工序中的任一个，该低电阻化工序是将所述存储元件的所述电气特性从第一状态改写为电阻比所述第一状态低的第二状态的工序，该高电阻化工序是将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的工序，所述改写电压相对于所述预充电电压的极性在所述低电阻工序和所述高电阻工序中不同，在所述低电阻化工序中所述预充电电压和所述改写电压中的低的一方的电压与所述字线电压的电压差，小于在所述高电阻化工序中所述预充电电压和所述改写电压中的低的一方的电压与所述字线电压的电压差。
进而，本发明的半导体存储装置的驱动方法，除了上述第五特征外，其第六特征在于，在所述字线电压施加工序中施加的所述字线电压在执行所述低电阻化工序的情况和执行所述高电阻化工序的情况下相同。
进而，本发明的半导体存储装置的驱动方法除了上述第六特征外，其第七特征在于，在所述字线电压施加工序中具有如下工序：选择与所选择的所述字线连接的多个所述存储单元，对该多个存储单元连续地执行所述低电阻化工序和所述高电阻化工序中的任一个。
进而，本发明的半导体存储装置的驱动方法除了上述第五至第七中任一特征外，其第八特征在于，在所述预充电工序以及所述改写工序中施加的所述预充电电压在执行所述低电阻化工序的情况和执行所述高电阻化工序的情况下相同。
根据上述第一至第八中任一特征的半导体存储装置的驱动方法，在所选择的存储单元的改写动作时，从位线侧施加改写用的电压脉冲。此时，对与所选择的存储单元的存储元件连接的公用线预先施加恒定的预充电电压，在改写动作中维持施加该预充电电压，因而能够进行高速动作。
进而，本发明的半导体存储装置的驱动方法除了上述任一特征外，其第九特征在于，所述存储元件是如下的双极型的可变电阻元件：由所述存储元件的所述两个输入输出端子间的电阻特性表示的电阻状态通过施加极性不同的电压而可逆地变化。
如上所述，本发明的半导体存储装置的驱动方法在将RRAM中所使用的可变电阻元件、特别是双极型的可变电阻元件用作存储元件的情况下特别有用，能够实现可高速动作的半导体存储装置。
因此，根据本发明，在将通过施加电压来改写存储信息的存储元件利用于存储单元的半导体存储装置中，通过使用本发明的结构，能够提供一种施加短的电压脉冲就能改写存储信息并能够进行高速动作的半导体存储装置。
附图说明
图1是本发明的半导体存储装置的电路结构图。
图2是本发明的半导体存储装置的改写时的时序图。
图3是本发明的半导体存储装置的改写时的时序图。
图4是表示本发明的半导体存储装置的电路结构的其他例子的图。
图5是本发明的半导体存储装置的改写时的时序图。
图6是表示本发明的半导体存储装置的电路结构的其他例子的图。
图7是表示本发明的半导体存储装置的改写动作特性的图。
图8是以往的半导体存储装置的电路结构图。
图9是以往的半导体存储装置的改写时的时序图。
图10是在以往的半导体存储装置中从公用线施加改写电压脉冲时在存储元件的一端施加的电压的时间变化的图。
具体实施方式
（第一实施方式）
图1示出本发明的一个实施方式的半导体存储装置（以下称为“本发明装置1”）的电路结构图。本发明装置1具有存储单元阵列100、第一电压施加电路101、以及第二电压施加电路102，在存储单元阵列100中，沿行方向（图中的纵向）和列方向（图中的横向）呈矩阵状排列有作为可变电阻元件（存储元件）的R11～Rn1、R12～Rn2、???、R1m～Rnm，另外，沿行方向（图中的纵向）和列方向（图中的横向）呈矩阵状排列有作为存储单元选择用的晶体管的Q11～Qn1、Q12～Qn2、???、Q1m～Qnm。在各个存储单元中，可变电阻元件的一个端子和晶体管的输入输出端子的一个端子连接在一起，另外，排列成同一列的存储单元的可变电阻元件的不与晶体管连接的另一个端子彼此分别连接在位线BL1、BL2、???、BLm上，排列成同一行的存储单元的晶体管的输入输出端子中的不与可变电阻元件连接的另一个端子彼此分别连接在共用的公用线CML上。排列成同一行的存储单元的晶体管的控制端子彼此分别连接在字线WL1～WLn上。
可变电阻元件R11～Rnm是在由过渡金属氧化物等构成的可变电阻体的两端承载电极而成的元件，作为该可变电阻体的材料，能够使用Al、Hf、Ni、Co、Ta、Zr、W、Ti、Cu、V、Zn、Nb的各氧化物或氮氧化物、或者钛酸锶（SrTiOx）等。
此外，在将这些金属氧化物用作可变电阻体材料的情况下，可变电阻元件在刚制造后的初始电阻非常高，为了实现能够利用电气上的应力（stress）在高电阻状态和低电阻状态之间切换的状态，在使用前需要进行所谓的成形（forming）处理，即，将电压振幅比在通常的改写动作中使用的电压脉冲大且脉冲宽度比在通常的改写动作中使用的电压脉冲长的电压脉冲施加在刚制造后的初始状态的可变电阻元件上，形成产生电阻开关的电流通路。众所周知，通过该成形处理所形成的电流通路（称为细丝通路（filament path））决定之后的元件的电气特性。
在进行存储单元阵列100内的存储单元的改写、读取动作时，选择动作对象的存储单元，对与所选择的存储单元连接的字线以及位线分别施加选择字线电压以及选择位线电压，对与非选择的存储单元连接的位线分别施加非选择位线电压，对公用线施加预充电电压，能够对在所选择的存储单元的可变电阻元件中存储的信息进行改写或读取。
第一电压施加电路101将用于对在所选择的存储单元的可变电阻元件中存储的信息进行改写的改写电压经由改写电源线V1供给至与各个所选择的存储单元连接的位线。改写电源线V1和各个位线分别经由切换用的晶体管连接在一起，能够利用切换信号φ11、φ12、???、φ1m选择施加改写电压的位线。
第二电压施加电路102将预充电电压经由预充电电源线V2供给至与所选择的存储单元连接的位线以及公用线。预充电电源线V2和各个位线分别经由切换用的晶体管连接在一起，能够利用切换信号φ21、φ22、???、φ2m选择施加预充电电压的位线。另一方面，预充电电源线V2与公用线直接连接，对公用线直接施加预充电电压。在经由第一电压施加电路101的改写电源线V1和位线施加改写电压之前，该预充电电压还从预充电电源线V2直接或经由切换用的晶体管预先施加在与所选择的存储单元或者非选择的存储单元连接的位线上。由此，关于连接在所选择的存储单元所连接的位线上的所有非选择的存储单元，不管该存储单元是否与所选择的字线连接或者与非选择的字线连接，都能够使该存储单元的可变电阻元件和晶体管的两端预先处于相同电位。
另外，虽然没有图示，但是，字线电压施加电路向与所选择的存储单元连接的字线供给选择字线电压，并向各个所选择的字线WL1、WL2、???、WLn供给。字线电压施加电路和各个字线分别经由切换用的晶体管（未图示）连接在一起，能够利用切换信号选择施加选择字线电压的字线。
图2示出本发明装置1的改写时的字线WL1～WLn、切换信号φ11～φ1m、φ21～φ2m、改写电源线V1以及预充电电源线V2中的电压信号的时序图。此外，图2具体示出了作为一例的对图1的可变电阻元件R11进行改写时的时序图。
首先，使φ21～φ2m上升，将预充电电压VPRE（代表值3V）从预充电电源线V2经由第二电压施加电路102的切换晶体管施加到位线以及公用线上，将所有的存储单元的两端电压预先充电到VPRE。
在时刻t1，若是在设置时，则将字线WL1上升到电压VWLS（代表值4V）,若是在复位时，则将字线WL1上升到电压VWLR（代表值9V），之后，在时刻t2，使φ21下降，结束对选择位线的预充电动作。同时，使φ11上升，将选择位线连接到改写电源线V1。此时，由于向改写电源线V1供给预充电电压VPRE，所以，存储单元的两端的电位维持预充电电压VPRE。
接着，在时刻t4～t5期间，对改写电源线V1施加改写电压脉冲。即，在设置时，使改写电源线V1变化为电压VSET（代表值6V），电流从所选择的位线BL1经由R11、Q11流向公用线。另一方面，在复位时，使改写电源线V1变化为电压VRST（代表值0V），电流从公用线经由Q11、R11流向所选择的位线BL1。此时，维持经由预充电电源线V2向公用线施加预充电电压VPRE。
在上述的改写动作中，在图2中的t4～t5的改写电压脉冲施加时，在设置时、复位时，公用线以及非选择的位线的电压都不发生变动，仅驱动所选择的位线。因此，与以往的将位线侧和公用线侧一起驱动的方法相比，寄生电阻以及寄生电容变小，所以，能够将t4～t5的时间间隔设定得非常短。其结果，能够进行高速动作。
此外，在本实施方式中，在设置时、复位时都施加相同的预充电电压VPRE，但是，也能够是在设置时和复位时使预充电电压不同的结构。
如图3所示，在设置时经由改写电源线V1以及预充电电源线V2向公用线和位线这二者施加GND（代表值OV），在复位时经由改写电源线V1以及预充电电源线V2向公用线和位线这二者施加VRST（代表值3V），将公用线和位线预先充电至同一电压。对字线进行选择，结束预充电动作之后，在时刻t4～t5期间，在设置时经由改写电源线V1向选择位线施加VSET（代表值4V），在复位时经由改写电源线V1向选择位线施加GND（代表值0V）。
通过做成这样的结构，不需要特别准备预充电电源，因而能够使电路设计变得容易。
（第二实施方式）
在上述第一实施方式中，对选择本发明装置1的一个存储单元的可变电阻元件来进行改写时的改写动作进行了说明，但是，能够选择与同一字线连接的多个存储单元的可变电阻元件，同时统一高速进行设置或复位动作。
进而，具有多个改写电源线，由此，对于与同一字线连接并且与不同的位线连接的多个可变电阻元件，能够分别进行设置动作和复位动作。图4示出本发明的一个实施方式的半导体存储装置（以下称为“本发明装置2”）的电路结构图。在本发明装置2中，第一电压施加电路103是如下结构：具有第一改写电源线V3和第二改写电源线V4这两条改写电源线，将改写电压经由第一改写电源线V3或第二改写电源线V4，供给到与各个所选择的存储单元连接的位线。此外，关于存储单元阵列100以及第二电压施加电路102的结构，分别是与图1所示的本发明装置1同样的结构，故省略说明。字线施加电路（未图示）的结构也与本发明装置1同样，省略说明。
第一改写电源线Ⅴ3和各个位线分别经由切换用的晶体管连接在一起，能够利用切换信号φ31、φ32、???、φ3m选择施加改写电压的位线。同样，第二改写电源线V4和各个位线分别经由切换用的晶体管连接在一起，能够利用切换信号φ41、φ42、???、φ4m选择施加改写电压的位线。施加在第一改写电源线V3上的电压和施加在第二改写电源线V4上的电压不同，由此，对于与不同的位线连接的多个可变电阻元件，能够基于切换信号φ31～φ3m、以及φ41～φ4m同时选择并施加在第一改写电源线V3上施加的电压或在第二改写电源线V4上施加的电压中的任一个。
图5示出本发明装置2的改写时的字线WL1～WLn、切换信号φ21～φ2m、φ31～φ3m、φ41～φ4m、预充电电源线V2、第一改写电源线V3以及第二改写电源线V4中的电压信号的时序图。与在设置动作时和复位动作时选择字线电压不同的第一实施方式不同，在设置动作时和复位动作时能够使用相同的字线电压VWL。因此，对于与同一字线连接并且与不同的位线连接的多个可变电阻元件，能够分别进行设置动作和复位动作。在此，以对R11进行设置、对R12进行复位的情况为例进行说明。
首先，使φ21～φ2m上升，将预充电电压VPRE（代表值3V）从预充电电源线V2经由第二电压施加电路102的切换晶体管向位线以及公用线施加，预先将所有的存储单元的两端电压预充电至VPRE。
在时刻t1，使字线WL1上升到电压VWL（代表值6V）后，在时刻t2使φ21、φ22下降，结束对选择位线的预充电动作。同时，使φ31上升，将选择位线BL1连接到第一改写电源线V3，并且，使φ42上升，将选择位线BL2连接到第二改写电源线V4。此时，对改写电源线V3以及V4供给预充电电压VPRE，所以，存储单元的两端的电位维持预充电电压VPRE。另一方面，为了不对与不是改写对象的非选择的存储单元连接的位线施加来自第一电压施加电路103的改写电压脉冲，使与非选择的位线连接的切换用的晶体管φ33～φ3m、φ43～φ4m截止。
接着，在时刻t4～t5期间，对改写电源线V3以及V4施加改写电压脉冲。即，使设置动作用的第一改写电源线V3变化为电压VSET（代表值6V），电流从所选择的位线BL1经由R11、Q11流向公用线，进行可变电阻元件R11的设置动作。另一方面，使复位动作用的第二改写电源线V4变化为电压VRST（代表值0V），电流从公用线经由Q12、R12流向所选择的位线BL2，进行可变电阻元件R12的复位动作。此时，维持经由预充电电源线V2对公用线施加预充电电压VPRE。
在上述实施方式中，预充电电压被设定为在第一改写电源线V3上施加的改写电压和在所述第二改写电源线V4上施加的改写电压的中间电压，所以，能够使以预充电电压为基准电压施加在位线上的改写电压的极性，在改写电压从第一改写电源线V3进行供给的情况和从第二改写电源线V4进行供给的情况下不同，能够使在所选择的存储单元的可变电阻元件上施加的改写电压脉冲的极性，在该改写电压从第一改写电源线进行供给的情况和从第二改写电源线进行供给的情况下反转。由此，能够实现可进行高速动作并适用于双极型的可变电阻元件的半导体存储装置。
（第三实施方式）
接着，对用于进行上述的可变电阻元件的改写的电压施加条件加以说明。在选择存储单元的晶体管的栅极上施加在选择字线上所施加的电压。在此，在选择字线上，在设置（低电阻化）时的情况下施加ⅤWLS，在复位（高电阻化）时的情况下施加VWLR。在设置时以及复位时，在各个存储单元中流动的电流量与在对应的晶体管中流动的电流量相同，并且，由晶体管的栅极-源极间的电位差Vgs的绝对值来规定。
在将过渡金属氧化物用作可变电阻体的可变电阻元件的改写中，在设置（低电阻化）动作中，如果施加充分的电场，则稳定地进行低电阻化，因而优选在存储单元的两端施加的电位差（改写电压和预充电电压之差的绝对值）较大地取得。但是，为了对大的改写电压限制电流量，需要Vgs较小地取得。
另一方面，在复位（高电阻化）动作中，当施加过剩的电场时，相反地，进行了低电阻化，所以，需要使在存储单元的两端施加的电位差（改写电压和预充电电压之差的绝对值）较小地取得，但是，复位动作本身由于电流而产生，所以，需要Vgs尽可能大地取得。
以上，在复位动作中使Vgs较大、在设置动作中使Vgs较小成为稳定的写入的条件，所以，在设置时和复位时固定选择字线的电压进行改写是困难的。
但是，如在上述第一以及第二实施方式中所示那样，将预充电电压设定为设置电压和复位电压的中间电压，由此，在双极型的可变电阻元件的改写中，复位动作中的Vgs大于设置动作中的Vgs，能够满足该条件。
因此，通过采用本发明的预充电结构，由此，在设置时和复位时固定选择字线的电压进行改写变得容易，并且，在设置时和复位时施加同一预充电电压，同时统一选择或依次连续选择与同一字线连接的多个存储单元的可变电阻元件，能够高速进行设置或复位动作。
在本发明装置1或2的存储单元中，由在位线上施加的改写电压和在公用线上施加的预充电电压中的较低的一方来规定源极电压，由较高的一方规定漏极电压。并且，将选择字线的电压VWLS、VWLR作为参数来控制Vgs，控制复位时、设置时的电流量。更具体地说，在图2或图5的结构中，若忽略在复位动作时施加在可变电阻元件上的电压，则在设置时由Vgs=VWLS－VPRE决定在可变电阻元件中流动的电流量，在复位时由Vgs=VWLR－VRST决定在可变电阻元件中流动的电流量。在此，VRST＜VPRE。因此，在本发明的预充电结构中，作为电压设定，优选尽可能使VWLR－VRST大并且尽可能使VWLS－VPRE小。实际上，在该结构中，作为能够进行双极动作的条件的例子，在本实施方式中，例如，将VPRE=2.0V、VWL（=VWLS=VWLR）=4.0V、VSET=5.0V、VRST=0V施加在作为改写对象而选择的存储单元的两端。
图7中示出在上述的电压条件下进行256位（bit）的元件的改写动作时的电阻值（中央值）的变化。初始（initial）表示刚制造后的初始电阻值，成形（forming）表示刚成形处理后的电阻值，复位（reset）1～5表示复位动作后的高电阻状态的电阻值，设置（set）1～5表示设置动作后的低电阻状态的电阻值。从图7可知，通过采用本发明的电路结构，能够实现稳定的可变电阻元件的改写。
（其他实施方式）
下面，对其他实施方式进行说明。
（1）在上述的实施方式中，以公用线在行方向（图1、图4的纵向）延伸并且与位线垂直地进行布线的情况为例进行了说明，但本发明并不限于此，公用线也可以在列方向上与位线平行地延伸。在本发明中，在改写时不使公用线侧的电压变化，因而，关于公用线的延伸方向，在应用本发明方面不会产生差异。
（2）进而，在上述实施方式中，在将可变电阻元件的一个端子和晶体管的输入输出端子的一个端子连接而成的存储单元中，将该各存储单元的可变电阻元件的不与晶体管连接的另一个端子连接在位线上，将该各存储单元的晶体管的输入输出端子中的不与可变电阻元件连接的另一个端子连接在公用线上，构成存储单元阵列100，但是，在相反的情况下，即，对于将该各存储单元的晶体管的输入输出端子中的不与可变电阻元件连接的另一个端子连接在位线上、将该各存储单元的可变电阻元件的不与晶体管连接的另一个端子连接在公用线上的存储单元阵列100，也能够应用本发明。
图6示出本发明的一个实施方式的半导体存储装置（以下称为“本发明装置3”）的电路结构图。在图6中，位线BL1、BL2以及公用线CML都在列方向（图6的横向）上延伸。另外，在存储单元阵列100中是如下结构：存储单元的晶体管的输入输出端子中的不与可变电阻元件连接的另一个端子连接在位线上，存储单元的可变电阻元件的不与晶体管连接的另一个端子连接在公用线上。进而，将在列方向排列的可变电阻元件R11～Rn1以及R12～Rn2的另一个端子彼此分别连接在共用的公用线上，由此，在行方向（图6中的纵向）相邻的每两个存储单元列共有一条公用线。
对于上述本发明装置3，也能够实现利用上述的图2以及图3所示的方法进行改写而可进行高速动的半导体存储装置。
进而，关于本发明装置3也可以是如下结构：采用图4的第一电压施加电路103代替第一电压施加电路101，并且，具有多个改写电源线。
（3）在上述的实施方式中，公用线不经由切换用的晶体管而直接连接在第二电压施加电路的预充电电源线V2上，但是，也可以在各个公用线和预充电电源线之间具有切换用的晶体管，经由该晶体管将公用线和预充电电源线连接在一起。在全部导通的状态下使用该晶体管，由此，能够与上述的实施方式同样地高速地进行改写动作。进而，做成能够基于切换信号选择施加预充电电压的公用线，从而能够选择进行预充电动作的存储单元。在该情况下，在所选择的存储单元的改写动作中，仅对与该选择的存储单元的连接的公用线以及与该公用线连接的存储单元所连接的位线，经由切换用的晶体管施加预充电电压即可，对其他的不与所选择的存储单元的公用线连接的非选择的存储单元，为了不从该非选择的存储单元连接的位线以及公用线的这两者施加来自改写电源线V1以及预充电电源线V2的电压，可以使两者的切换用的晶体管截止。由此，仅选择预充电动作所需要的存储单元，施加预充电电压，从而能够削减供给预充电电压的驱动电路的功耗。
（4）在上述的实施方式中，从改写电源线V1、或者V3以及V4供给改写用的脉冲电压，但是，也可以预先对该改写电源线供给恒定的改写电压，对与选择位线连接的切换用的晶体管提供脉冲信号，从而将改写电压脉冲供给至选择位线。具体地说，例如，在图2所示的改写时序图中，对改写电源线V1总是供给恒定电压VSET或复位电压VRST，仅在时刻t4～t5使φ11上升，使切换用的晶体管导通，从而对位线BL1施加复位用的改写电压脉冲。
（5）进而，在上述的第一以及第二实施方式中，将双极型的可变电阻元件用作存储元件，但是，在使用单一极性的改写电压脉冲进行改写的单极型的可变电阻元件中，也能够应用本发明。
（6）进而，在上述的实施方式中，作为存储单元，以2值数据的改写作为对象，但是，对于3值以上的多值数据的改写，通过调整与各数据对应的改写电压，也能够应用本发明。
本发明能够利用于半导体存储装置，特别是，能够利用于要求高速动作的搭载在电子设备上的非易失性存储器。

Claims (26)

1. 一种半导体存储装置，其特征在于，具有：
存储单元阵列，该存储单元阵列是分别沿行方向以及列方向呈矩阵状排列多个存储单元而成的，所述存储单元具有存储元件和单元晶体管，该存储元件具有两个输入输出端子，利用该二端子间的电气特性的差异来存储信息，通过在该二端子间施加电压，从而进行所存储的信息的改写，该单元晶体管具有两个输入输出端子和一个控制端子，所述存储元件的所述输入输出端子的一个端子和所述单元晶体管的所述输入输出端子的一个端子连接；
字线，在行方向上延伸，并且，将排列成同一行的所述存储单元的所述单元晶体管的所述控制端子彼此分别连接；
位线，在列方向上延伸，并且，将排列成同一列的所述存储单元的所述存储元件的所述输入输出端子的不与所述单元晶体管连接的另一个端子彼此连接；
公用线，在行方向或列方向上延伸，并且，将所述存储单元的所述单元晶体管的所述输入输出端子的不与所述存储元件连接的另一个端子彼此连接；
字线电压施加电路，在存储于所述存储元件的信息的改写中，对与被选择为改写对象的所述存储单元连接的字线施加电压；
第一电压施加电路，对与所述选择的存储单元连接的所述位线施加改写电压；
第二电压施加电路，在施加所述改写电压之前，对与所述选择的存储单元连接的所述位线和所述公用线这二者预先施加相同的预充电电压，并且，在对与所述选择的存储单元连接的所述位线施加所述改写电压的期间，对与所述选择的存储单元连接的所述公用线施加所述预充电电压。
2. 如权利要求1所述的半导体存储装置，其特征在于，
所述第二电压施加电路具有被施加所述预充电电压的预充电电源线，
所述预充电电源线与各所述公用线直接连接，经由按每个所述位线所设置的第一晶体管与各所述位线连接。
3. 如权利要求1所述的半导体存储装置，其特征在于，
所述第一电压施加电路具有被施加所述改写电压的改写电源线，
所述改写电源线经由按每个所述位线所设置的第二晶体管与各所述位线连接。
4. 如权利要求1所述的半导体存储装置，其特征在于，
所述第一电压施加电路具有分别施加了施加电压与所述预充电电压不同的所述改写电压的第一改写电源线以及第二改写电源线。
5. 如权利要求1～4中任一项所述的半导体存储装置，其特征在于，
在存储于所述存储元件的信息的改写中，具有：将所述存储元件的所述电气特性从第一状态改写为第二状态的第一改写动作；将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的第二改写动作，
在所述第一改写动作和所述第二改写动作中，所述第二电压施加电路所施加的所述预充电电压相同。
6. 如权利要求1～4中任一项所述的半导体存储装置，其特征在于，
在存储于所述存储元件的信息的改写中，具有：将所述存储元件的所述电气特性从第一状态改写为第二状态的第一改写动作；将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的第二改写动作，
在所述第一改写动作和所述第二改写动作中，所述第二电压施加电路所施加的所述预充电电压不同。
7. 如权利要求1～4中任一项所述的半导体存储装置，其特征在于，
在存储于所述存储元件的信息的改写中，具有：将所述存储元件的所述电气特性从第一状态改写为电阻比所述第一状态低的第二状态的第一改写动作；将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的第二改写动作，
所述改写电压相对于所述预充电电压的极性在所述第一改写动作和所述第二改写动作中不同，
在所述第一改写动作中所述预充电电压和所述改写电压中的低的一方的电压和在与所选择的所述存储单元连接的字线上施加的字线电压的电压差，小于在所述第二改写动作中所述预充电电压和所述改写电压中的低的一方的电压和所述字线电压的电压差。
8. 如权利要求7所述的半导体存储装置，其特征在于，
在所述第一改写动作和所述第二改写动作中，所述字线电压施加电路施加的所述字线电压相同。
9. 如权利要求8所述的半导体存储装置，其特征在于，
在多个所述存储元件所存储的信息的改写中，选择与所选择的所述字线连接的多个所述存储单元，对该多个存储单元连续地执行所述第一改写动作和所述第二改写动作中的任一个。
10. 如权利要求7所述的半导体存储装置，其特征在于，
在所述第一改写动作和所述第二改写动作中，所述第二电压施加电路施加的所述预充电电压相同。
11. 如权利要求1所述的半导体存储装置，其特征在于，
所述存储元件是如下的双极型的可变电阻元件：由所述存储元件的所述两个输入输出端子间的电阻特性表示的电阻状态通过施加极性不同的电压而可逆地变化。
12. 一种半导体存储装置，其特征在于，具有：
存储单元阵列，该存储单元阵列是分别沿行方向以及列方向呈矩阵状排列多个存储单元而成的，所述存储单元具有存储元件和单元晶体管，该存储元件具有两个输入输出端子，利用该二端子间的电气特性的差异来存储信息，通过在该二端子间施加电压，从而进行所存储的信息的改写，该单元晶体管具有两个输入输出端子和一个控制端子，将所述存储元件的所述输入输出端子的一个端子和所述单元晶体管的所述输入输出端子的一个端子连接；
字线，在行方向上延伸，并且，将排列成同一行的所述存储单元的所述单元晶体管的所述控制端子彼此分别连接；
位线，在列方向上延伸，并且，将排列成同一列的所述存储单元的所述单元晶体管的所述输入输出端子的不与所述存储元件连接的另一个端子彼此连接；
公用线，在行方向或列方向上延伸，并且，将所述存储单元的所述存储元件的所述输入输出端子的不与所述单元晶体管连接的另一个端子彼此连接；
字线电压施加电路，在存储于所述存储元件的信息的改写中，对与被选择为改写对象的所述存储单元连接的字线施加电压；
第一电压施加电路，对与所述选择的存储单元连接的所述位线施加改写电压；
第二电压施加电路，在施加所述改写电压之前，对与所述选择的存储单元连接的所述位线和所述公用线这二者预先施加相同的预充电电压，并且，在对与所述选择的存储单元连接的所述位线施加所述改写电压的期间，对与所述选择的存储单元连接的所述公用线施加所述预充电电压，
在存储于所述存储元件的信息的改写中，具有：将所述存储元件的所述电气特性从第一状态改写为第二状态的第一改写动作；将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的第二改写动作，
在所述第一改写动作和所述第二改写动作中，所述第二电压施加电路施加的所述预充电电压不同。
13. 如权利要求12所述的半导体存储装置，其特征在于，
所述第二电压施加电路具有被施加所述预充电电压的预充电电源线，
所述预充电电源线与各所述公用线直接连接，经由按每个所述位线所设置的第一晶体管与各所述位线连接。
14. 如权利要求12所述的半导体存储装置，其特征在于，
所述存储元件是如下的双极型的可变电阻元件：由所述存储元件的所述两个输入输出端子间的电阻特性表示的电阻状态通过施加极性不同的电压而可逆地变化。
15. 一种半导体存储装置的驱动方法，其特征在于，
所述半导体存储装置具有：
存储单元阵列，该存储单元阵列是分别沿行方向以及列方向呈矩阵状排列多个存储单元而成的，所述存储单元具有存储元件和单元晶体管，该存储元件具有两个输入输出端子，利用该二端子间的电气特性的差异来存储信息，通过在该二端子间施加电压，从而进行所存储的信息的改写，该单元晶体管具有两个输入输出端子和一个控制端子，将所述存储元件的所述输入输出端子的一个端子和所述单元晶体管的所述输入输出端子的一个端子连接；
字线，在行方向上延伸，并且，将排列成同一行的所述存储单元的所述单元晶体管的所述控制端子彼此分别连接；
位线，在列方向上延伸，并且，将排列成同一列的所述存储单元的所述存储元件的所述输入输出端子的不与所述单元晶体管连接的另一个端子彼此连接；以及
公用线，在行方向或列方向上延伸，并且，将所述存储单元的所述单元晶体管的所述输入输出端子的不与所述存储元件连接的另一个端子彼此连接，
在存储于所述存储元件的信息的改写中，具有：
字线电压施加工序，选择改写对象的所述存储单元，对与该选择的所述存储单元连接的字线施加字线电压；
预充电工序，在施加改写电压之前，预先对与所述选择的存储单元连接的所述位线和所述公用线这二者施加相同的预充电电压；
改写工序，对与所述选择的存储单元连接的所述位线施加所述改写电压，并且，在施加所述改写电压的期间，维持对与所述选择的存储单元连接的所述公用线施加所述预充电电压。
16. 如权利要求15所述的半导体存储装置的驱动方法，其特征在于，
所述半导体存储装置具有：第一电压施加电路，用于对与所述选择的存储单元连接的所述位线施加所述改写电压；第二电压施加电路，用于对与所述选择的存储单元连接的所述位线和所述公用线施加所述预充电电压，
所述第二电压施加电路具有预充电电源线，该预充电电源线与各所述公用线直接连接，经由按每个所述位线设置的第一晶体管与各所述位线连接，
在所述预充电工序中，使连接在与所述选择的存储单元连接的所述位线上的所述第一晶体管为导通状态，经由所述预充电电源线对所述位线和所述公用线这二者施加所述预充电电压，
在所述改写工序中，使连接在与所述选择的存储单元连接的所述位线上的所述第一晶体管为截止状态，经由所述预充电电源线对所述公用线施加所述预充电电压。
17. 如权利要求15或16所述的半导体存储装置的驱动方法，其特征在于，
在存储于所述存储元件的信息的改写中，在将所述存储元件的所述电气特性从第一状态改写为第二状态的情况和将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的情况下，在所述预充电工序以及所述改写工序中施加的所述预充电电压相同。
18. 如权利要求15或16所述的半导体存储装置的驱动方法，其特征在于，
在存储于所述存储元件的信息的改写中，在将所述存储元件的所述电气特性从第一状态改写为第二状态的情况和将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的情况下，在所述预充电工序以及所述改写工序中施加的所述预充电电压不同。
19. 如权利要求15或16所述的半导体存储装置的驱动方法，其特征在于，
在所述改写工序中，对被选择为改写对象的各所述存储单元执行低电阻化工序和高电阻化工序中的任一个，该低电阻化工序是将所述存储元件的所述电气特性从第一状态改写为电阻比所述第一状态低的第二状态的工序，该高电阻化工序是将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的工序，
所述改写电压相对于所述预充电电压的极性在所述低电阻工序和所述高电阻工序中不同，
在所述低电阻化工序中所述预充电电压和所述改写电压中的低的一方的电压与所述字线电压的电压差，小于在所述高电阻化工序中所述预充电电压和所述改写电压中的低的一方的电压与所述字线电压的电压差。
20. 如权利要求19所述的半导体存储装置的驱动方法，其特征在于，
在所述字线电压施加工序中施加的所述字线电压在执行所述低电阻化工序的情况和执行所述高电阻化工序的情况下相同。
21. 如权利要求20所述的半导体存储装置的驱动方法，其特征在于，
在所述字线电压施加工序中具有如下工序：选择与所选择的所述字线连接的多个所述存储单元，对该多个存储单元连续地执行所述低电阻化工序和所述高电阻化工序中的任一个。
22. 如权利要求19所述的半导体存储装置的驱动方法，其特征在于，
在所述预充电工序以及所述改写工序中施加的所述预充电电压在执行所述低电阻化工序的情况和执行所述高电阻化工序的情况下相同。
23. 如权利要求15所述的半导体存储装置的驱动方法，其特征在于，
所述存储元件是如下的双极型的可变电阻元件：由所述存储元件的所述两个输入输出端子间的电阻特性表示的电阻状态通过施加极性不同的电压而可逆地变化。
24. 一种半导体存储装置的驱动方法，其特征在于，
所述半导体存储装置具有：
存储单元阵列，该存储单元阵列是分别沿行方向以及列方向呈矩阵状排列多个存储单元而成的，所述存储单元具有存储元件和单元晶体管，该存储元件具有两个输入输出端子，利用该二端子间的电气特性的差异来存储信息，通过在该二端子间施加电压，从而进行所存储的信息的改写，该单元晶体管具有两个输入输出端子和一个控制端子，将所述存储元件的所述输入输出端子的一个端子和所述单元晶体管的所述输入输出端子的一个端子连接；
字线，在行方向上延伸，并且，将排列成同一行的所述存储单元的所述单元晶体管的所述控制端子彼此分别连接；
位线，在列方向上延伸，并且，将排列成同一列的所述存储单元的所述单元晶体管的所述输入输出端子的不与所述存储元件连接的另一个端子彼此连接；
公用线，在行方向或列方向上延伸，并且，将所述存储单元的所述存储元件的所述输入输出端子的不与所述单元晶体管连接的另一个端子彼此连接，
在存储于所述存储元件的信息的改写中，具有：
字线电压施加工序，选择改写对象的所述存储单元，对与该选择的所述存储单元连接的字线施加字线电压；
预充电工序，在施加改写电压之前，预先对与所述选择的存储单元连接的所述位线和所述公用线这二者施加相同的预充电电压；
改写工序，对与所述选择的存储单元连接的所述位线施加所述改写电压，并且，在施加所述改写电压的期间，维持对与所述选择的存储单元连接的所述公用线施加所述预充电电压，
在将所述存储元件的所述电气特性从第一状态改写为第二状态的情况和将所述存储元件的所述电气特性从所述第二状态改写为所述第一状态的情况下，在所述预充电工序以及所述改写工序中施加的所述预充电电压不同。
25. 如权利要求24所述的半导体存储装置的驱动方法，其特征在于，
所述半导体存储装置具有：第一电压施加电路，用于对与所述选择的存储单元连接的所述位线施加所述改写电压；第二电压施加电路，用于对与所述选择的存储单元连接的所述位线和所述公用线施加所述预充电电压，
所述第二电压施加电路具有预充电电源线，该预充电电源线与各所述公用线直接连接，经由按每个所述位线所设置的第一晶体管与各所述位线连接，
所述预充电工序中，使与连接在所述选择的所存储单元上的所述位线连接的所述第一晶体管为导通状态，经由所述预充电电源线对所述位线和所述公用线这二者施加所述预充电电压，
在所述改写工序中，使与连接在所述选择的存储单元上的所述位线连接的所述第一晶体管为截止状态，经由所述预充电电源线对所述公用线施加所述预充电电压。
26. 如权利要求24所述的半导体存储装置的驱动方法，其特征在于，
所述存储元件是如下的双极型的可变电阻元件：由所述存储元件的所述两个输入输出端子间的电阻特性表示的电阻状态通过施加极性不同的电压而可逆地变化。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104335283A (zh) * 2012-04-12 2015-02-04 美光科技公司 用于同时提供设置及复位电压的设备及方法
CN107430889A (zh) * 2015-03-27 2017-12-01 松下知识产权经营株式会社 半导体存储装置的改写方法以及半导体存储装置
CN108091358A (zh) * 2016-11-21 2018-05-29 东芝存储器株式会社 磁存储器和存储器系统

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5598338B2 (ja) * 2011-01-13 2014-10-01 ソニー株式会社 記憶装置およびその動作方法
JP2013251017A (ja) * 2012-05-30 2013-12-12 Sharp Corp 半導体記憶装置、及び、メモリセルアレイの駆動方法
US8995167B1 (en) * 2013-02-01 2015-03-31 Adesto Technologies Corporation Reverse program and erase cycling algorithms
FR3011117A1 (fr) * 2013-09-24 2015-03-27 St Microelectronics Sa Procede et dispositif de commande d'une memoire reram
KR20150099092A (ko) * 2014-02-21 2015-08-31 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
JP6426940B2 (ja) * 2014-08-19 2018-11-21 ルネサスエレクトロニクス株式会社 半導体装置及びフォーミング方法
US10360958B2 (en) * 2017-06-08 2019-07-23 International Business Machines Corporation Dual power rail cascode driver

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080025081A1 (en) * 2005-12-09 2008-01-31 Samsung Electronics Co., Ltd. Variable resistance memory device
JP2009176396A (ja) * 2007-12-28 2009-08-06 Renesas Technology Corp 半導体装置
CN101763891A (zh) * 2008-12-24 2010-06-30 复旦大学 一种相变存储器单元及其操作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4726292B2 (ja) 2000-11-14 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP2002151665A (ja) 2000-11-14 2002-05-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2004185755A (ja) * 2002-12-05 2004-07-02 Sharp Corp 不揮発性半導体記憶装置
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
KR100809339B1 (ko) * 2006-12-20 2008-03-05 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
JP5100292B2 (ja) * 2007-10-05 2012-12-19 株式会社東芝 抵抗変化メモリ装置
KR20100013645A (ko) * 2008-07-31 2010-02-10 삼성전자주식회사 가변 저항 메모리 장치 및 그것의 쓰기 방법
JP5287197B2 (ja) 2008-12-09 2013-09-11 ソニー株式会社 半導体装置
JP4796640B2 (ja) 2009-05-19 2011-10-19 シャープ株式会社 半導体記憶装置、及び、電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080025081A1 (en) * 2005-12-09 2008-01-31 Samsung Electronics Co., Ltd. Variable resistance memory device
JP2009176396A (ja) * 2007-12-28 2009-08-06 Renesas Technology Corp 半導体装置
CN101763891A (zh) * 2008-12-24 2010-06-30 复旦大学 一种相变存储器单元及其操作方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104335283A (zh) * 2012-04-12 2015-02-04 美光科技公司 用于同时提供设置及复位电压的设备及方法
CN111640464A (zh) * 2012-04-12 2020-09-08 美光科技公司 用于同时提供设置及复位电压的设备及方法
CN111640464B (zh) * 2012-04-12 2023-09-29 美光科技公司 用于同时提供设置及复位电压的设备及方法
CN107430889A (zh) * 2015-03-27 2017-12-01 松下知识产权经营株式会社 半导体存储装置的改写方法以及半导体存储装置
CN107430889B (zh) * 2015-03-27 2020-09-01 松下半导体解决方案株式会社 半导体存储装置的改写方法以及半导体存储装置
CN108091358A (zh) * 2016-11-21 2018-05-29 东芝存储器株式会社 磁存储器和存储器系统
CN108091358B (zh) * 2016-11-21 2021-09-10 东芝存储器株式会社 磁存储器和存储器系统

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