CN102281703A - 层叠电路基板以及基板制造方法 - Google Patents

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Abstract

本发明涉及层叠电路基板以及基板制造方法。该层叠电路基板包括第一布线基板,该第一布线基板具有在表面上形成的第一焊盘;第二布线基板,该第二布线基板具有在表面上形成的第二焊盘;接合层,该接合层由接合树脂制成并且置于所述第一布线基板和所述第二布线基板之间,其中,所述接合层通过导电材料将所述第一焊盘和所述第二焊盘电连接;以及板,该板具有通孔,在该通孔中提供有所述导电材料,其中,所述板具有树脂容纳空间,在该树脂容纳空间中容纳在层叠过程中出现的过剩接合树脂。

Description

层叠电路基板以及基板制造方法
技术领域
本文中所讨论的实施方式涉及层叠电路基板以及基板制造方法。
背景技术
用于制造多层印制电路基板的公知的组成处理包括附加工序和半附加工序,其中,导体图案形成在绝缘板上。随着层数增加,为了减少处理步骤并且防止成品率明显降低,上述基板制造方法使用在一个工序中将分别制造的基板层与导电材料等一起进行结合的层叠技术。
更具体地,将熔融金属的导电材料提供给到在接合层上形成的通孔中,然后将热和压力施加到多个基板,由此层叠多个层。在这个处理期间,由于温度上升使接合片(bonding sheet)软化,并且粘度降低。通过层叠压力,可以使接合片的材料移动,并且移动材料可以推开导电材料。
解决上述问题的公知技术涉及根据形成在基板表面上的布线图案和焊盘的残铜率,将接合树脂的体积调节到需要的最小量,由此抑制由于层叠压力而移动的接合片的材料量,并且最终防止移动材料将导电材料推开。更具体地,根据具有不同残铜率的基板来设计具有不同厚度的各种接合片,由此调节接合树脂的厚度。
专利文献1:日本特开专利公报No.2002-290032
但是,由于根据形成在基板表面上的布线图案和焊盘来调节接合树脂量的上述技术根据具有不同残铜率的基板而需要各种接合片,因此该技术需要复杂的基板制造步骤。
因此,本发明的实施方式的一个方面的目的是通过防止导电材料被用层叠压力而移动的接合片推开,来容易地制造层叠电路基板。
发明内容
根据本发明的一个实施方式的一个方面,层叠电路基板包括第一布线基板,该第一布线基板具有在表面上形成的第一焊盘;第二布线基板,该第二布线基板具有在表面上形成的第二焊盘;接合层,该接合层由接合树脂制成并且置于所述第一布线基板和所述第二布线基板之间,其中,所述接合层通过导电材料将所述第一焊盘和所述第二焊盘电连接;以及具有通孔的板,在该通孔中提供有所述导电材料,其中,所述板具有树脂容纳空间,在该树脂容纳空间中容纳在层叠过程中出现的过剩接合树脂。
附图说明
图1是根据第一实施方式的层叠电路基板1的构造的框图;
图2是示出了根据第一实施方式的层叠电路基板的多层叠方法的示意图;
图3是层部件的示意图;
图4是填充有导电材料的层部件的示意图;
图5是示出了根据第二实施方式的层叠电路基板的制造方法的示意图;以及
图6是层部件的示意图。
具体实施方式
将参照附图说明本发明的优选实施方式。为了实现这个目的,文中所公开的技术可以用于多种器件中,如大规模集成电路(LSI)、插入器、母板、各种半导体器件、各种封装基板、各种中继器件和各种电路基板。
[a]第一实施方式
下面,描述根据第一实施方式的层叠电路基板的构造,然后描述用于制造层叠电路基板的层叠方法,最后描述第一实施方式的效果。
层叠电路基板的构造
下面参照图1描述层叠电路基板1的构造。图1是根据第一实施方式的层叠电路基板1的构造的框图。如图1所示,层叠电路基板1包括基板10A、基板10B、布线图案11、接合焊盘12、导电材料13、接合层20、板30和调节通孔31。
层叠电路基板1是多层印制电路基板,其中,基板10A和基板10B二者的接合焊盘12通过导电材料13彼此连接,并且两个或更多个布线图案11彼此电连接。层叠电路基板1还包括基板10A和基板10B之间的板30,该板30具有通孔32和容纳接合树脂的调节通孔31,在该通孔32中提供有导电材料13。
基板10A具有印制在其上的布线图案11和形成在该基板10A的表面上的接合焊盘12。而且,基板10A的接合焊盘12通过导电材料13连接到基板10B的相应接合焊盘12,并且布线图案11彼此电连接。布线图案11是铜线。接合焊盘12可以覆盖有贵金属(如,金)、势垒金属(如,镍)或这些金属中的任意金属的组合。
基板10B也具有印制在其上的布线图案11和形成在该基板10B表面上的接合焊盘12。基板10B的接合焊盘12通过导电材料13连接到基板10A的相应接合焊盘12,并且布线图案11彼此电连接。
接合层20放置在基板10A和基板10B之间,并且通过导电材料13电连接基板10A的接合焊盘12和基板10B的接合焊盘12。更具体地,接合层20放置在两个基板10A和10B的接合面上,在该接合面上,接合树脂以接合层20覆盖接合焊盘12和布线图案11的方式层叠。接合层20的树脂是例如,热固性树脂(如,普通环氧材料)和热塑性树脂(如,聚醚醚酮基树脂)。
板30具有作为容纳在层叠过程中出现的过剩树脂的空间的调节通孔31和在形成导电材料13的位置的通孔32。而且,板30的材料是例如,普通印制板的基材。例如,通过蚀刻覆铜板的铜箔制成的基材。通过钻孔机和刨槽机在基材上形成调节通孔31,使得调节通孔31的体积等于使用布线图案11和接合焊盘12的体积而算得的接合树脂的过剩部分的体积,由此制造板30。
调节通孔31是容纳树脂的孔,并且调节通孔31的总体积等于使用要连接的基板的布线表面的残铜率而算得的体积。更具体地,调节通孔31是多个孔,以容纳当热和压力施加到两个基板10A和10B用于层叠时由层叠压力而移动的接合片的接合树脂。注意的是,因为容纳树脂的空间是通孔,因此根据两个基板10A和10B的层叠面上的布线,可以在一个工序中形成这些空间,这与分别处理这些面的步骤相比,简化了处理步骤。
具有两个或更多个调节通孔31的板30插入到层叠电路基板1的一层中,通过该层电连接接合焊盘12。两个或更多个调节通孔31的总体积等于使用填充有导电材料13的通孔32和要连接的基板的布线表面的残铜率而算得的体积。
因为如上所述,在层叠电路基板1中过剩的接合树脂容纳在调节通孔31中,因此接合树脂可以不移出去,这防止了移动的接合树脂推开连接基板10A和10B的接合焊盘12的导电材料13。
而且,将容纳过剩接合树脂的调节通孔31的体积按区域调节为取决于层叠基板10A和10B表面的残铜率的值,这防止了出现接合材料的移动速度增加的现象,并且将移动接合树脂的按区域的量和按区域的树脂的移动速度降低到最小。
层叠电路基板的制造方法
下面参照图2描述根据第一实施方式的层叠电路基板1的制造方法。图2是示出了根据第一实施方式的层叠电路基板1的多层层叠方法的示意图。在制造层叠电路基板的过程中,首先用接合片或接合层20来层叠基板10A和10B。在该工序,将聚酯膜21放置在与覆盖基板10A或10B的表面相反的表面上。
在以基板10A和10B的接合焊盘12和布线图案11被覆盖的方式通过例如加热,将接合面与接合树脂层叠之后,在覆盖基板10A和10B的各接合片的聚酯膜21上形成通孔32,通孔32在接合焊盘12上方的位置穿透接合层。如果使用一般的环氧材料,则层叠工序需要从大约50℃至大约100℃的温度。
而且,为了形成通孔32,通过使用二氧化碳激光器来加热和升华绝缘树脂。在处理之后,通过使用等离子体处理,从导电焊盘的界面去除融化的树脂(污点)。接着,用导电材料13来填充处理后的通孔32。通过使用丝网处理(stencil treatment)的印制或电磁防泄漏(tempest)技术的来用导电材料13填充通孔32。
更具体地,如图2所示,通过移动刮板40,将导电材料涂敷(印制)到基板10A上,由此,用导电材料13来填充通孔32,以连接接合焊盘12(图2的(1))。
其后,相对于接合焊盘12来适当地设置板30,接着从接合层20去除聚酯膜21,然后决定板30和各个基板10A和10B的接合面之间的位置(参见图2(2))。其后,将板插入到层叠的基板10A和10B之间,然后在真空中施加热和压力,压力的方向与基板10A和10B垂直。由此,制造层叠电路基板1。因为在真空中执行层叠,因此基板10A和10B接合到一起,而在接合层20上没有任何空隙,并且接合焊盘12彼此连接。
利用该层叠,如图2所示,在层叠的电路基板1中,通过层叠压力,使接合层20的接合树脂移动到调节通孔31中。因此,抑制了接合层20的接合树脂的层叠压力引起的移动速度,并且防止移动的接合树脂推开导电材料13。
第一实施方式的效果
如上所述,层叠电路基板1包括表面上各具有接合焊盘12的基板10A和10B;接合层,该接合层由接合树脂制成并且放置在基板10A和基板10B之间并且通过导电材料使接合焊盘12彼此电接触;以及板30,该板30具有其中提供有导电材料13的通孔32。因为板30具有起到容纳在层叠过程中出现的过剩接合树脂的空间的作用的调节通孔31,所以可以通过防止导电材料被利用层叠压力而移动的接合片推开,来容易地制造层叠电路基板。
而且,因为在第一实施方式中,树脂容纳空间是通孔,因此可以在一个工序中根据层叠面上的配线来在层叠的基板10A和10B上形成树脂容纳空间,这与分别处理两个面的情况相比简化了处理。
[b]第二实施方式
尽管在第一实施方式中,基板与接合层层叠,然后将板插入到基板之间,但是其他一些实施方式也是允许的。允许首先在板上形成接合层,由此获得层部件,然后将层部件层叠在基板上。
在下面的第二实施方式中,基板与通过在板上形成接合层而制造的层部件层叠。参照图3至图5描述根据第二实施方式的层叠电路基板的层部件和层部件的制造方法。图3是层部件的示意图。图4是用导电材料填充的层部件的示意图。图5是示出了根据第二实施方式的层叠电路基板的制造方法的示意图。
如图3所示,通过层叠聚酯膜21、然后是接合层20、然后是板30、然后是接合层20、最后是聚酯膜21,来制造层部件。在图3中所示的示例中,通过使用丝网处理来印制层部件的聚酯膜21,因此在与板30的调节通孔31相对应的位置,一个接合层20(在图3的示例中,上接合层)不具有孔,但是另一个接合层20具有孔。在另一个接合层20上与调节通孔31相对应的位置形成孔的原因是利于在层叠过程中从通孔去除空气。如图4所示,在层部件中,用导电材料13填充通孔32。
下面参照图5来描述根据第二实施方式的层叠电路基板的制造方法。首先,制备层叠的基板10A和10B,并且通过在板30上形成接合层20来制造层部件。接着,将作为层叠电路基板的一层的基板10A与层部件进行层叠(参见图5中(1))。
接着,通过移动刮板40,将导电材料涂敷(印制)到基板10A上,由此,用导电材料13来填充通孔32,以连接接合焊盘12(图5的(2))。在图5的示例中,将导电材料13提供给基板10A,而不向基板10B提供导电材料。因为适当体积的导电材料被涂敷到基板10A上,因此不需要向两个基板都提供导电材料。
在两个或更多个板30以各板的通孔32与相应的接合焊盘12对准的方式设置之后,从接合层20去除聚酯膜21,然后决定基板10A和10B的各个接合面的位置(参见图5的(3))。其后,在真空中施加热和压力,压力的方向与两个或更多个板30和两个位置已决定的基板10A和10B垂直(参见图5的(4))。
如上所述,在根据第二实施方式的层叠电路基板1中,在板30的前表面和后表面上分别预先形成接合层。这简化了层叠电路基板1的制造。
而且,形成在板30的前表面和后表面上的接合层20的接合面分别覆盖有聚酯膜21,即,由聚酯膜21来保护接合层20的接合面。
而且,形成在板的前表面或后表面上的一个接合层具有容纳过剩接合树脂的通孔,而另一个接合层没有通孔,这简化了层叠电路基板1的制造。
而且,预先用导电材料13来填充板的通孔,以使接合焊盘12彼此连接,这简化了层叠电路基板1的制造。
[c]第三实施方式
本发明不限于第一实施方式和第二实施方式,并且可以以多种方式具体实施。其他实施方式下面描述为第三实施方式。
(1)层部件
尽管在第二实施方式中,层部件的一个接合层20在与调节通孔31相对应的位置具有孔,而另一个接合层20没有孔,但是构造并不限于此。允许在两个接合层上都形成调节通孔31。
更具体地,通过以与第二实施方式中的层部件相同的方式,层叠聚酯膜21、接着层叠接合层20、然后板30、接着接合层20、最后是聚酯膜21,来制造图6中所示的层部件。上接合层20和下接合层各个在与板30的调节通孔31相对应的位置具有孔。
(2)通孔
而且,可以使用任意处理来形成调节通孔31和通孔32。允许分别处理接合层和板,然后将它们接合到一起。另选地,允许将接合层和板接合,然后处理接合后的这些层的相同部分。而且,可以使用任意处理方式,并且可以通过使用普通钻孔机或普通激光器来处理接合层和板。
(3)可用装置
为了实现该目的,文中所公开的技术可以应用于多种器件,如大规模集成电路(LSI)、插入器、母板、各种半导体器件、各种封装基板、各种中继器件和各种电路基板。
根据该申请中公开的层叠电路基板的实施方式,可以通过防止导电材料被利用层叠压力而移动的接合片推开,来容易地制造层叠电路基板。

Claims (7)

1.一种层叠电路基板,该层叠电路基板包括:
第一布线基板,该第一布线基板具有在表面上形成的第一焊盘;
第二布线基板,该第二布线基板具有在表面上形成的第二焊盘;
接合层,该接合层由接合树脂制成并且置于所述第一布线基板和所述第二布线基板之间,其中,所述接合层通过导电材料将所述第一焊盘和所述第二焊盘电连接;以及
具有通孔的板,在该通孔中提供有所述导电材料,其中,
所述板具有树脂容纳空间,在该树脂容纳空间中容纳在层叠过程中出现的过剩接合树脂。
2.根据权利要求1所述的层叠电路基板,其中,所述树脂容纳空间是通孔。
3.根据权利要求1或2所述的层叠电路基板,其中,在所述板的前表面和后表面各个上预先形成有所述接合层。
4.根据权利要求3所述的层叠电路基板,其中,在所述板的前表面和后表面各个上形成的所述接合层的接合面覆盖有聚酯膜。
5.根据权利要求3所述的层叠电路基板,其中,在所述板的前表面或后表面上形成的接合层具有容纳所述过剩接合树脂的通孔,但是另一个接合层没有通孔。
6.根据权利要求1或2所述的层叠电路基板,其中,用所述导电材料预先填充所述板的所述通孔,以连接所述第一焊盘和所述第二焊盘。
7.一种层叠电路基板的制造方法,所述制造方法包括以下步骤:
接合层形成步骤,在第一布线基板和第二布线基板的接合面上形成接合层,其中,所述第一布线基板具有在表面上形成的第一焊盘,所述第二布线基板具有在表面上形成的第二焊盘,并且所述接合层通过导电材料将所述第一焊盘和所述第二焊盘电连接;
通孔形成步骤,在所述接合层上形成通孔,以容纳所述导电材料;
填充步骤,用所述导电材料填充在所述通孔形成步骤中形成的所述通孔;
决定步骤,将所述第一布线基板和所述第二布线基板接合到一起的接合面与板对准,来决定板位置,其中,该板具有树脂容纳空间,在该树脂容纳空间中容纳在层叠过程中出现的过剩接合树脂;以及
层叠步骤,在压力下加热,以执行层叠,其中,所述压力的方向垂直于在所述决定步骤中决定的板位置以及所述第一布线基板和所述第二布线基板的层。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104302097A (zh) * 2014-10-16 2015-01-21 深圳市华星光电技术有限公司 一种多层印刷电路板
CN111542178A (zh) * 2020-05-13 2020-08-14 上海泽丰半导体科技有限公司 一种多层电路板的制作工艺和多层电路板

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9040837B2 (en) * 2011-12-14 2015-05-26 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
FR3007403B1 (fr) * 2013-06-20 2016-08-05 Commissariat Energie Atomique Procede de realisation d'un dispositif microelectronique mecaniquement autonome

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04154190A (ja) * 1990-10-18 1992-05-27 Fujitsu Ltd チップ部品の実装方法
US6407341B1 (en) * 2000-04-25 2002-06-18 International Business Machines Corporation Conductive substructures of a multilayered laminate
JP2002290032A (ja) * 2001-03-24 2002-10-04 Ngk Spark Plug Co Ltd 配線基板の製造方法
US6700072B2 (en) * 1996-12-13 2004-03-02 Tessera, Inc. Electrical connection with inwardly deformable contacts
CN1722940A (zh) * 2004-06-10 2006-01-18 住友电气工业株式会社 多层印刷电路板的制造方法及多层印刷电路板
CN101031981A (zh) * 2004-09-30 2007-09-05 住友电气工业株式会社 导电性糊剂和使用其制造多层印刷布线板的方法
CN101090610A (zh) * 2006-06-16 2007-12-19 富士通株式会社 制造多层板的方法
US20080110016A1 (en) * 2006-11-14 2008-05-15 Endicott Interconnect Technologies, Inc. Method of making circuitized substrate with solder paste connections

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0746713B2 (ja) 1986-10-31 1995-05-17 イビデン株式会社 半導体搭載用基板
DE69233259T2 (de) * 1991-12-31 2004-08-26 Tessera, Inc. Mehrlageschaltungsherstellung und Stuktur mit Anpassungsmöglichkeit und Komponenten dafür
US5367764A (en) * 1991-12-31 1994-11-29 Tessera, Inc. Method of making a multi-layer circuit assembly
JP3215090B2 (ja) * 1998-06-16 2001-10-02 松下電器産業株式会社 配線基板、多層配線基板、及びそれらの製造方法
JP2001160686A (ja) * 1999-12-02 2001-06-12 Ibiden Co Ltd 多層プリント配線板及びその製造方法
US6729023B2 (en) * 2000-05-26 2004-05-04 Visteon Global Technologies, Inc. Method for making a multi-layer circuit board assembly having air bridges supported by polymeric material
JP2003031949A (ja) * 2001-07-12 2003-01-31 Sumitomo Metal Mining Co Ltd 多層基板、多層基板の製造方法および接着用構造体
CN100562224C (zh) * 2002-02-22 2009-11-18 株式会社藤仓 多层线路基板、多层线路基板用基材、印刷线路基板及其制造方法
US7402758B2 (en) * 2003-10-09 2008-07-22 Qualcomm Incorporated Telescoping blind via in three-layer core
JP2006306977A (ja) * 2005-04-27 2006-11-09 Hitachi Chem Co Ltd 複合体、プリプレグ、金属箔張積層板、プリント配線板及び多層プリント配線板並びにそれらの製造方法
US8063315B2 (en) * 2005-10-06 2011-11-22 Endicott Interconnect Technologies, Inc. Circuitized substrate with conductive paste, electrical assembly including said circuitized substrate and method of making said substrate
JP2007129124A (ja) * 2005-11-07 2007-05-24 Matsushita Electric Ind Co Ltd 多層プリント配線基板及びその製造方法
JP2008251625A (ja) 2007-03-29 2008-10-16 Fujifilm Corp プリント基板、撮像装置、及びプリント基板の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04154190A (ja) * 1990-10-18 1992-05-27 Fujitsu Ltd チップ部品の実装方法
US6700072B2 (en) * 1996-12-13 2004-03-02 Tessera, Inc. Electrical connection with inwardly deformable contacts
US6407341B1 (en) * 2000-04-25 2002-06-18 International Business Machines Corporation Conductive substructures of a multilayered laminate
JP2002290032A (ja) * 2001-03-24 2002-10-04 Ngk Spark Plug Co Ltd 配線基板の製造方法
CN1722940A (zh) * 2004-06-10 2006-01-18 住友电气工业株式会社 多层印刷电路板的制造方法及多层印刷电路板
CN101031981A (zh) * 2004-09-30 2007-09-05 住友电气工业株式会社 导电性糊剂和使用其制造多层印刷布线板的方法
CN101090610A (zh) * 2006-06-16 2007-12-19 富士通株式会社 制造多层板的方法
US20080110016A1 (en) * 2006-11-14 2008-05-15 Endicott Interconnect Technologies, Inc. Method of making circuitized substrate with solder paste connections

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104302097A (zh) * 2014-10-16 2015-01-21 深圳市华星光电技术有限公司 一种多层印刷电路板
WO2016058225A1 (zh) * 2014-10-16 2016-04-21 深圳市华星光电技术有限公司 一种多层印刷电路板
CN111542178A (zh) * 2020-05-13 2020-08-14 上海泽丰半导体科技有限公司 一种多层电路板的制作工艺和多层电路板
CN111542178B (zh) * 2020-05-13 2021-07-16 上海泽丰半导体科技有限公司 一种多层电路板的制作工艺和多层电路板

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