CN102237264B - 制造半导体器件的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 83
- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000004888 barrier function Effects 0.000 claims description 107
- 229920002120 photoresistant polymer Polymers 0.000 claims description 40
- 238000007667 floating Methods 0.000 claims description 19
- 150000004767 nitrides Chemical class 0.000 claims description 19
- 238000004140 cleaning Methods 0.000 claims description 18
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 238000009413 insulation Methods 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000002955 isolation Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 8
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920001709 polysilazane Polymers 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000004626 scanning electron microscopy Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
- H01L21/67075—Apparatus for fluid treatment for etching for wet etching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供一种制造半导体器件的方法，包括：形成多层；刻蚀衬底的一部分和多层来形成多个图案；形成支撑件来支撑多个图案；以及去除在刻蚀期间形成的残留物。
Description
相关申请的交叉引用
本申请要求2010年4月30日提交的韩国专利申请No.10-2010-0040922的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及制造半导体器件的方法，更具体地，涉及能够实质上防止高深宽比图案的倾斜的制造半导体器件的方法。
背景技术
在制造诸如DRAM或NAND快闪器件的过程中，需要高深宽比图案。高深宽比图案可以包括用于元件隔离的沟槽、栅极、存储节点等等。在具有4F2结构的垂直单元中，可以提供高深宽比沟槽来形成掩埋位线。
在这样的高深宽比图案中，将深度D对线宽L之比定义为深宽比(D/L)。
在形成图案的刻蚀工艺中，在底部以及图案的侧壁上形成有刻蚀残留物。通过后续的清洗工艺来去除刻蚀残留物。所述刻蚀残留物被称为后刻蚀残留物(PER，post etch residue)。
然而，由于深宽比的增大，即使在清洗工艺之前不发生图案倾斜，但经常会在清洗工艺之后发生图案倾斜。
图1是示出在后续的清洗工艺之后发生图案倾斜的情况的照片。参见图1，可以看出，由于图案倾斜而导致在相邻的图案之间产生了桥接(bridge)。
另外，随着半导体器件尺寸的缩小，深宽比迅速增大。因此，当设计规则等于或小于20nm时，难于在供深宽比为15或更大的图案用的清洗工艺期间防止图案倾斜。
发明内容
本发明旨在提供一种用于能够实质上防止高深宽比图案倾斜的制造半导体器件的方法。
根据本发明的一个实施例，一种制造半导体器件的方法包括以下步骤：在衬底之上形成多层；刻蚀衬底的一部分和所述多层来形成多个图案；形成支撑件来支撑多个图案；以及去除在刻蚀过程中形成的残留物。形成支撑件的步骤可以包括：形成间隙填充图案之间的空间并覆盖图案的顶表面的绝缘层；在绝缘层之上形成光致抗蚀剂图案，使得光致抗蚀剂图案与图案相交叉；并且利用光致抗蚀剂图案作为刻蚀阻挡层来刻蚀绝缘层。绝缘层可以包括氧化物。形成支撑件的步骤可以包括：形成第一绝缘层来间隙填充图案之间的空间；使第一绝缘层凹陷以暴露所述图案的顶表面；在凹陷了的第一绝缘层之上层叠第二绝缘层和第三绝缘层；在第三绝缘层之上形成光致抗蚀剂图案，使得光致抗蚀剂图案与所述图案相交叉；使用光致抗蚀剂图案作为刻蚀阻挡层来刻蚀第三绝缘层；去除光致抗蚀剂图案；以及使用第三绝缘层作为刻蚀阻挡层来部分地刻蚀第二绝缘层以形成支撑件。第一绝缘层和第三绝缘层可以由氧化物形成，而第二绝缘层可以由氮化物形成。
根据本发明的另一个实施例，一种制造半导体器件的方法包括：对结构进行刻蚀来形成多个图案；形成与所述图案相交叉并支撑所述图案的支撑件；以及去除在形成所述图案时所产生的刻蚀残留物。
附图说明
图1是示出在清洗过程之后发生图案倾斜的情况下的照片。
图2A是描述根据本发明的第一实施例的半导体器件的示意图。
图2B是描述根据本发明的第一实施例的一个变化例的半导体器件的示意图。
图3A至图3F是描述根据本发明的第一实施例的制造半导体器件的方法的俯视图。
图4A至图4F是描述根据本发明的第一实施例的制造半导体器件的方法的剖面图。
图5A是描述根据本发明的第二实施例的半导体器件的示意图。
图5B是描述根据本发明的第二实施例的一个变化例的半导体器件的示意图。
图6A至图6H是描述根据本发明的第二实施例的制造半导体器件的方法的俯视图。
图7A至图7H是描述根据本发明的第二实施例的制造半导体器件的方法的剖面图。
具体实施方式
下面将结合附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，不应当被理解为限于本文所描述的实施例。确切的说，提供这些实施例使得本公开是清楚和完整的，并且将本发明的范围完全地传达给本领域的技术人员。在本公开中，在本发明的各个附图和实施例中，相同的附图标记表示相同的部分。
附图不一定是按比例绘制的，而且在一些实例中，为了清晰地图示实施例的特征，可能对比例进行了放大。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或衬底上的情况，也涉及在第一层与第二层之间或者第一层与衬底之间存在第三层的情况。
在本发明的示例性实施例中，采用支撑件来实质上防止高深宽比图案的倾斜。支撑件包括绝缘层。在本发明的第一实施例中，支撑件可以包括氧化物，或者在本发明的第二实施例中可以包括氮化物。在施加支撑件以后，执行后续的清洗工艺。这样，可以实质上防止/减少图案的倾斜。支撑件被形成在与图案垂直的方向上。
在保证结构稳定性的条件下，所施加的支撑件的数量可以不同。另外，由于在后续的清洗工艺期间支撑件不被去除，因此可以通过透射电子显微镜(TEM)/扫描电子显微镜(SEM)分析来检查支撑件的存在。
图2A是描述根据本发明的第一实施例的半导体器件的示意图。
参见图2A，在衬底101上形成有多个图案102。形成有同时支撑多个图案102的支撑件103。支撑件103部分地覆盖各个图案102之间的空间以及图案102的上表面。
根据一个实例，衬底101包括硅衬底。
相邻的图案102彼此之间具有相同的距离。各个图案102具有相同的高度。相应地，图案102具有相同的深宽比。即使深宽比可能根据设计规则而有所不同，但图案102可以具有至少为10或更大的深宽比。图案102可以包括有源区、栅极、金属互连件、位线、存储节点等等。当图案102包括有源区时，各个图案102之间的空间成为沟槽，所述沟槽是要用元件隔离层来间隙填充的区域。当图案102包括栅极、金属互连件和位线时，在图案102之间形成诸如层间电介质层的绝缘层。当图案102包括存储节点时，在图案102之间形成电介质层和顶部电极。在此情况下，存储节点可以包括圆筒状存储节点和柱状存储节点。这样，图案102是在制造诸如DRAM或NAND快闪存储器件的半导体存储器件的过程中形成的结构。图案202可以具有线状、岛状、圆筒状或者柱状。
根据本发明的第一实施例的图案102是通过用于NAND快闪存储器件的自对准浅沟槽隔离(SA-STI)工艺来形成的。相应地，图案102可以包括通过将隧道绝缘层、浮置栅极和硬掩模层顺序地层叠在衬底上并随后刻蚀而形成的图案。图案102可以具有沿任一方向延伸的线状，并且在图案102之间形成有要掩埋元件隔离层的沟槽。
支撑件103被形成为同时支撑多个图案102。当俯视时，支撑件103可以具有线状。支撑件103可以沿与图案102垂直的方向延伸。支撑件103在与图案102成直角交叉的同时，部分地覆盖各个图案102之间的空间以及图案102的顶表面。支撑件103包括绝缘层。根据一个实例，支撑件103包括氧化物。相应地，支撑件103可以是氧化物支撑件。
图2B是描述根据本发明的第一实施例的一个变型的半导体器件的示意图。半导体器件包括两个支撑件103。
图3A至图3F是描述根据本发明的第一实施例的制造半导体器件的方法的俯视图。图4A至图4F是描述根据本发明的第一实施例的制造半导体器件的方法的剖面图。图4A至图4F包括分别沿图3A至图3F的线A-A′和线B-B′截取的半导体器件的剖面图。
参见图3A和图4A，形成多个图案102。图案102可以包括有源区、栅极、金属互连件、位线和电容器的存储节点。在本发明的第一实施例中，图案102的每个都具有顺序地层叠有有源区21、隧道绝缘层22、浮置栅极23和硬掩模层24(图4A所示)的结构。这样的多层结构包括应用于快闪存储器件的结构。尤其是，根据一个实例，用于形成图案102的工艺包括用于快闪存储器件的SA-STI工艺。相应地，图案102之间的空间成为要在后续的工艺中掩埋有元件隔离层的沟槽。硬掩模层24可以仅由氮化物层形成，或者可以包括被层叠有氮化物层和氧化物层的多层。根据一个实例，隧道绝缘层22包括氧化物。根据一个实例，浮置栅极23包括多晶硅，而硬掩模层24在平坦化工艺期间用作停止层并在刻蚀工艺期间用作刻蚀阻挡层。
通过以下的工艺来形成图案102。
首先，在衬底101上形成顺序地层叠有隧道绝缘层22、用于浮置栅极23的导电层、以及硬掩模层24的结构。
在硬掩模层24上形成第一光致抗蚀剂图案25。第一光致抗蚀剂图案25包括用于元件隔离工艺的掩模。
使用第一光致抗蚀剂图案25作为刻蚀阻挡层来刻蚀硬掩模层24。然后，使用硬掩模层24作为刻蚀阻挡层来刻蚀用于浮置栅极23的导电层、以及隧道绝缘层22。将衬底101刻蚀至期望的深度，以形成有源区21。因此，形成了多个图案102。图案102具有相同的深宽比。即使深宽比可能根据设计规则而有所不同，但在应用20nm的设计规则时，图案102可以具有至少为10或更大的深宽比。
针对形成图案102的刻蚀工艺，应用干法刻蚀。因此，在图案102的侧壁上、以及在图案102之间的底部，可能会产生刻蚀残留物26。为了去除刻蚀残留物26，随后执行清洗工艺，这时可能发生图案倾斜。
在本发明的第一实施例中，在执行清洗工艺之前，按照以下所述来执行支撑件工艺，以实质上防止图案倾斜。
参见图3B和4B，去除第一光致抗蚀剂图案25。在去除第一光致抗蚀剂图案25的过程中，可能仍然保留有刻蚀残留物26。
然后在包括图案102的所得结构的整个表面上形成绝缘层27。形成绝缘层27来间隙填充图案102之间的空间。根据一个实例，绝缘层27包括氧化物。绝缘层27可以包括从超低温氧化物(ULTO)、高温氧化物(HTO)、低压原硅酸四乙酯(LPTEOS)、等离子体增强原硅酸四乙酯(PETEOS)、O3-TEOS和未掺杂的硅酸盐玻璃(USG)中选择出的任何一种。由于图案102之间的距离小，因此即使绝缘层不厚，也可以用绝缘层27来将图案102之间的空间完全地间隙填充。
参见图3C和图4C，在绝缘层27上形成第二光致抗蚀剂图案28。第二光致抗蚀剂图案28是用于形成支撑件的掩模。可以将第二光致抗蚀剂图案28形成为沿与图3A的第一光致抗蚀剂图案垂直的方向延伸的线状。根据支撑件的数量来确定第二光致抗蚀剂图案28的数量。在本发明的第一实施例中，假设形成一个支撑件。因此，将一个第二光致抗蚀剂图案28形成为线状。支撑件之间的距离和支撑件的位置可以相对于图案的整体长度被设置成期望的比率，并且支撑件之间的距离和支撑件的位置可以根据图案密度而不同。
利用第二光致抗蚀剂图案28作为刻蚀阻挡层来刻蚀绝缘层27。因此，形成了支撑件103。支撑件103同时支撑多个图案102。根据俯视图，支撑件103可以具有线状。具体地，支撑件103被形成为沿与图案102垂直的方向延伸的线状。支撑件103在与图案102成直角交叉的同时，部分地覆盖图案102之间的空间并覆盖图案102的顶表面。由于根据一个实例，绝缘层27为氧化物层，因此支撑件103为氧化物支撑件。
参见图3D和图4D，利用例如剥离工艺来去除第二光致抗蚀剂图案28。在去除第二光致抗蚀剂图案28的过程中，刻蚀残留物26可能仍然存留。
参见图3E和图4E，执行用于去除刻蚀残留物26的清洗工艺104。在清洗工艺104之后，可以进一步执行干燥工艺。由于支撑件103可靠地支撑图案102，因此在清洗工艺104期间实质上防止了图案倾斜。另外，甚至是在用于去除第二光致抗蚀剂图案28的剥离工艺期间，借助于支撑件103也实质上防止了图案倾斜。
参见图3F和图4F，形成元件隔离层30来将各个图案102之间的空间间隙填充。元件隔离层30包括诸如氧化硅的氧化物。元件隔离层30可以包括基于聚硅氮烷的旋涂绝缘层。在形成元件隔离层30之后，执行使用化学抛光平坦化(CMP)工艺的平坦化工艺，直到CMP工艺在硬掩模层24处停止为止。这时，支撑件103的一部分可以同时被平坦化。在平坦化工艺之后，剩余的支撑件103A用作元件隔离层。在形成元件隔离层30之前，可以执行预清洗工艺和侧壁氧化工艺。
图5A是描述根据本发明的第二实施例的半导体器件的示意图。
参见图5A，在衬底201上形成了多个图案202。形成了同时支撑多个图案202的支撑件203。与图2B中的根据本发明第一实施例的支撑件103不同，根据本发明的第二实施例的支撑件203并未将各个图案之间的在深度上的整个空间填充。
衬底201包括硅衬底。
相邻的图案202彼此之间具有相同的距离。各个图案202具有相同的高度。相应地，图案202具有相同的深宽比。即使深宽比可能根据设计规则而有所不同，但图案202也可以具有至少为10或更大的深宽比。图案202可以包括有源区、栅极、金属互连件、位线、存储节点等等。当图案202包括有源区时，各个图案202之间的空间成为沟槽，所述沟槽是要用元件隔离层来间隙填充的区域。当图案202包括栅极、金属互连件和位线时，在图案202之间形成诸如层间电介质层的绝缘层。当图案202包括存储节点时，在图案202之间形成电介质层和顶部电极。在此情况下，存储节点可以包括圆筒状存储节点和柱状存储节点。照此，图案202是在制造诸如DRAM或NAND快闪存储器件的半导体存储器件的过程中形成的结构。图案202可以具有线状、岛状、圆筒状或柱状。
根据本发明的第二实施例的图案202是通过用于NAND快闪存储器件的SA-STI工艺来形成的图案。相应地，图案202可以包括通过将隧道绝缘层、浮置栅极和硬掩模层顺序地层叠在衬底上并随后刻蚀来形成的图案。图案202可以被形成为沿任一方向延伸的线状，并且在图案202之间形成有要掩埋有元件隔离层的沟槽。
支撑件203同时一起支撑多个图案202，并且支撑件203被形成为在所述支撑件203的下方的空间为中空的浮置型(floating type)。当俯视时，支撑件203可以具有线状。支撑件203可以沿与图案202垂直的方向延伸。支撑件203在与图案202成直角交叉的同时，部分地覆盖各个图案202之间的空间以及图案202的顶表面。支撑件203包括绝缘层。根据一个实例，支撑件203包括氮化物。因此，支撑件203为氮化物支撑件。
图5B是描述根据本发明的第二实施例的一个变化例的半导体器件的示意图。半导体器件包括两个浮置支撑件203。
图6A至图6H是描述根据本发明的第二实施例的制造半导体器件的方法的俯视图。图7A至图7H是描述根据本发明的第二实施例的制造半导体器件的方法的剖面图。
参见图6A和图7A，在衬底201上形成了多个图案202。图案202可以包括有源区、栅极、金属互连件、位线和电容器的存储节点。在本发明的第二实施例中，图案202的每个都具有顺序地层叠有有源区41、隧道绝缘层42、浮置栅极43和硬掩模层44(图7A所示)的结构。这样的多层结构包括应用于快闪存储器件的结构。尤其是，用于形成图案202的工艺包括用于快闪存储器件的SA-STI工艺。
相应地，图案202之间的空间成为在后续的工艺中要掩埋有元件隔离层的沟槽。硬掩模层44可以仅由氮化物层形成，或者可以包括层叠有氮化物层和氧化物层的多层。根据一个实例，隧道绝缘层42包括氧化物。根据一个实例，浮置栅极43包括多晶硅，而硬掩模层44在平坦化工艺期间用作停止层并在刻蚀工艺期间用作刻蚀阻挡层。
通过以下的工艺来形成图案202。
首先，在衬底201上形成顺序地层叠有隧道绝缘层42、用于浮置栅极43的导电层、以及硬掩模层44的结构。
在硬掩模层44上形成第一光致抗蚀剂图案45。第一光致抗蚀剂图案45包括用于元件隔离工艺的掩模。
使用第一光致抗蚀剂图案45作为刻蚀阻挡层来刻蚀硬掩模层44。然后，使用硬掩模层44作为刻蚀阻挡层来刻蚀用于浮置栅极43的导电层和隧道绝缘层42。将衬底201刻蚀至期望的深度，以形成有源区41。因此，形成了多个图案202。图案202具有相同的深宽比。即使深宽比可能根据设计规则而有所不同，但在应用20nm的设计规则时，图案202可以具有至少为10或更大的深宽比。
针对形成图案202的刻蚀工艺，应用干法刻蚀。相应地，在图案202的侧壁上、以及在图案202之间的底部，可能会产生刻蚀残留物46。为了去除刻蚀残留物46，随后执行清洗工艺，这时可能发生图案倾斜。
在本发明的第二实施例中，在执行清洗工艺之前，按照以下所述来执行支撑件工艺，以实质上防止图案倾斜。
参见图6B和7B，去除第一光致抗蚀剂图案45。
然后在包括图案202的所得结构的整个表面上形成绝缘层47。形成绝缘层47来间隙填充图案202之间的空间。根据一个实例，绝缘层47包括氧化物。绝缘层47可以包括从ULTO、HTO、LPTEOS、PETEOS、O3-TEOS，和USG中选择出的任何一种。由于图案202之间的距离小，因此即使绝缘层47不厚，也可以用绝缘层47将图案202之间的空间完全地间隙填充。
参见图6C和图7C，部分地去除第一绝缘层47。相应地，使第一绝缘层47A凹陷以使图案202的顶表面暴露。当硬掩模层44是通过层叠氮化物层和氧化物层而形成的时，在使第一绝缘层47凹陷的同时可以将硬掩模层44中的氧化物层去除。当硬掩模层44仅由氮化物层构成时，在使第一绝缘层47凹陷的过程中不会去除该氮化物层。可以将第一绝缘层47A的凹陷深度控制为达到硬掩模层44在高度上的大至中间位置。
参见图6D和图7D，在凹陷的第一绝缘层47A上层叠第二绝缘层48和第三绝缘层49。根据一个实例，第二绝缘层48包括诸如氮化硅的氮化物，第三绝缘层49包括氧化物。第三绝缘层49可以包括从ULTO、HTO、LPTEOS、PETEOS、O3-TEOS和USG中选择出的任何一种。
参见图6E和图7E，形成第二光致抗蚀剂图案50，并使用第二光致抗蚀剂图案50作为刻蚀阻挡层来刻蚀第三绝缘层49。
参见图6F和图7F，将除位于第三绝缘层49下方的第二绝缘层48以外的第二绝缘层48去除。剩余的第二绝缘层成为支撑件203。在支撑件203下方，仍然保留第一绝缘层47A。由于第二绝缘层48包括氮化物，因此可以利用氮化物剥离工艺来部分地去除第二绝缘层48。
参见图6G和图7G，第三绝缘层49和第一绝缘层47A全都被去除。由于根据一个实例，第三绝缘层49和第一绝缘层47A为氧化物层，因此应用氧化物刻蚀工艺。例如，应用湿法刻蚀作为氧化物刻蚀工艺。因此，由氮化物形成的支撑件203不会被刻蚀而被保留下来。
将支撑件203形成为浮置型，以同时支撑多个图案202的上部。也就是说，支撑件203仅形成在硬掩模层44的上部，并且支撑件203下方的空间是中空的。因此，在湿法刻蚀过程中实质地去除了存留在图案202的侧壁上的所有刻蚀残留物46。
当俯视时，支撑件203可以具有线状。支撑件203可以沿与图案202垂直的方向延伸。支撑件203被形成为浮置型，从而在与图案202成直角交叉的同时，覆盖图案202的顶表面。由于根据一个实例，第二绝缘层为氮化物层，因此支撑件203为氮化物支撑件。
由于支撑件203可靠地支撑图案202，因此在湿法刻蚀中实质地防止了图案的倾斜。
参见图6H和图7H，形成元件隔离层52来间隙填充各个图案202之间的空间。根据一个实例，元件隔离层52包括诸如氧化硅的氧化物。元件隔离层52可以包括基于聚硅氮烷的旋涂绝缘层。当形成元件隔离层52时，执行利用CMP工艺的平坦化工艺，直到平坦化工艺在硬掩模层44处停止为止。这时，可以同时将支撑件203平坦化并去除。由于根据本发明的第二实施例的支撑件203为氮化物层，因此在形成元件隔离层52时，支撑件203被去除。在形成元件隔离层52之前，可以执行预清洗工艺和侧壁氧化工艺。
在本发明的第一和第二实施例中，描述了在制造快闪存储器件的方法中的SA-STI工艺。然而，本发明可以应用于包括SA-STI工艺的任何合理合适的元件隔离工艺。另外，本发明可以应用于在制造诸如DRAM的半导体存储器件的方法中用来形成高深宽比图案的工艺。这里，所述高深宽比图案包括有源区、栅极、金属互连件、位线和存储节点。
根据本发明的实施例，形成支撑件来获得高深宽比图案。因此，在去除刻蚀残留物的清洗工艺中，可以实质地防止/减少图案的倾斜。因此，可以保证与高集成度设计规则相适应的半导体器件的可靠性。
虽然已经结合具体的实施例描述了本发明，但是本领域的技术人员将会清楚的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
Claims (22)
1.一种制造半导体器件的方法，包括以下步骤：
在衬底之上形成多层；
刻蚀所述衬底的一部分和所述多层来形成多个图案，其中，所述多个图案中的每个沿第一方向延伸；
形成支撑件，所述支撑件形成在所述多个图案之间并且覆盖所述多个图案的顶表面，其中，所述支撑件具有在所述多个图案的顶表面之上跨越所述多个图案之间的空间的部分，并且其中，所述支撑件形成线，通过所述线将所述多个图案中的每个分成两部分，并且所述线沿垂直于所述第一方向的方向延伸；以及
去除在所述刻蚀期间形成的残留物。
2.如权利要求1所述的方法，其中，所述形成支撑件的步骤包括以下步骤：
形成绝缘层以填充所述图案之间的空间并覆盖所述图案的顶表面；
在所述绝缘层之上形成光致抗蚀剂图案，其中所述光致抗蚀剂图案与所述图案相交叉；以及
使用所述光致抗蚀剂图案作为刻蚀阻挡层来刻蚀所述绝缘层。
3.如权利要求2所述的方法，其中，所述绝缘层包括氧化物。
4.如权利要求1所述的方法，还包括以下步骤：在所述去除残留物的步骤之后，形成隔离层来填充所述图案之间的空间。
5.如权利要求4所述的方法，其中，所述多层是通过层叠隧道绝缘层、浮置栅极导电层和硬掩模层而形成的。
6.如权利要求1所述的方法，其中，在形成所述支撑件的过程中，将所述支撑件形成为浮置型来支撑所述图案的上部。
7.如权利要求6所述的方法，其中，所述形成支撑件的步骤包括以下步骤：
形成第一绝缘层来填充各个所述图案之间的空间；
使所述第一绝缘层凹陷以暴露所述图案的顶表面；
在凹陷了的所述第一绝缘层之上层叠第二绝缘层和第三绝缘层；
在所述第三绝缘层之上形成光致抗蚀剂图案，其中所述光致抗蚀剂图案与所述图案相交叉；
使用所述光致抗蚀剂图案作为刻蚀阻挡层来刻蚀所述第三绝缘层；
去除所述光致抗蚀剂图案；以及
使用所述第三绝缘层作为刻蚀阻挡层以部分地刻蚀所述第二绝缘层，来形成所述支撑件。
8.如权利要求7所述的方法，其中，所述第一绝缘层和所述第三绝缘层是由氧化物形成的，而所述第二绝缘层是由氮化物形成的。
9.如权利要求8所述的方法，还包括如下步骤：在所述形成支撑件的步骤之后，在利用湿法刻蚀去除所述第一绝缘层和所述第三绝缘层的同时将所述刻蚀残留物去除。
10.如权利要求9所述的方法，还包括如下步骤：在所述去除所述第一绝缘层和所述第三绝缘层的步骤之后，形成隔离层来填充所述图案之间的空间。
11.如权利要求10所述的方法，其中，所述图案是通过层叠隧道绝缘层、浮置栅极导电层和硬掩模层而形成的，而所述形成隔离层的步骤伴随着平坦化工艺，利用所述平坦化工艺将所述支撑件去除。
12.如权利要求1所述的方法，其中，将至少一个支撑件形成为与所述多个图案相交叉。
13.如权利要求5所述的方法，其中，形成所述隔离层的步骤伴随着平坦化工艺的执行，以将所述支撑件部分地去除并且在到达所述硬掩模层时停止。
14.一种制造半导体器件的方法，包括以下步骤：
对结构进行刻蚀来形成多个图案，其中，所述多个图案中的每个沿第一方向延伸；
形成支撑件，所述支撑件形成在所述图案之间并且覆盖所述图案的顶表面，其中，所述支撑件具有在所述图案的顶表面之上跨越所述图案之间的空间的部分，并且其中，所述支撑件形成线，通过所述线将所述图案中的每个分成两部分，并且所述线沿垂直于所述第一方向的方向延伸；以及
去除在形成所述图案时所产生的刻蚀残留物。
15.如权利要求14所述的方法，其中，所述形成支撑件的步骤包括以下步骤：
形成绝缘层以填充所述图案之间的空间并覆盖所述图案的顶表面；以及
刻蚀所述绝缘层，其中，被刻蚀了的所述绝缘层支撑所述多个图案。
16.如权利要求15所述的方法，其中，所述形成支撑件的步骤包括以下步骤：利用与所述多个图案相交叉的光致抗蚀剂图案作为刻蚀阻挡层来刻蚀所述绝缘层。
17.如权利要求14所述的方法，其中，在形成所述支撑件的过程中，将所述支撑件形成为浮置型来支撑所述图案的上部。
18.如权利要求17所述的方法，其中，所述形成支撑件的步骤包括以下步骤：
形成第一绝缘层来填充各个所述图案之间的空间；
使所述第一绝缘层凹陷以暴露所述图案的顶表面；
在凹陷了的所述第一绝缘层之上层叠第二绝缘层和第三绝缘层；
在所述第三绝缘层之上形成光致抗蚀剂图案，其中所述光致抗蚀剂图案与所述图案相交叉；
使用所述光致抗蚀剂图案作为刻蚀阻挡层来刻蚀所述第三绝缘层；
去除所述光致抗蚀剂图案；以及
使用所述第三绝缘层作为刻蚀阻挡层以部分地刻蚀所述第二绝缘层，来形成所述支撑件。
19.如权利要求14所述的方法，其中，将所述结构形成为至少包括导电层的多层。
20.如权利要求14所述的方法，其中，所述多个图案包括有源区、栅极、金属互连件和存储节点中的任何一个。
21.如权利要求14所述的方法，其中，所述去除刻蚀残留物的步骤包括清洗工艺。
22.如权利要求14所述的方法，其中，将至少一个支撑件形成为与所述多个图案相交叉。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100040922A KR101096186B1 (ko) | 2010-04-30 | 2010-04-30 | 패턴의 무너짐을 방지하는 반도체장치 제조 방법 |
| KR10-2010-0040922 | 2010-04-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102237264A CN102237264A (zh) | 2011-11-09 |
| CN102237264B true CN102237264B (zh) | 2015-08-12 |
Family
ID=44858561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010524802.4A Active CN102237264B (zh) | 2010-04-30 | 2010-10-29 | 制造半导体器件的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8288263B2 (zh) |
| KR (1) | KR101096186B1 (zh) |
| CN (1) | CN102237264B (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130092753A (ko) | 2012-02-13 | 2013-08-21 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자 및 그 제조방법 |
| US8962411B2 (en) * | 2012-08-09 | 2015-02-24 | Nanya Technology Corp. | Circuit pattern with high aspect ratio and method of manufacturing the same |
| KR102083483B1 (ko) | 2013-08-12 | 2020-03-02 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| JP6442359B2 (ja) | 2015-05-15 | 2018-12-19 | 株式会社Ｓｃｒｅｅｎホールディングス | 液充填方法および充填材層形成方法 |
| JP6698337B2 (ja) * | 2015-12-24 | 2020-05-27 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | 半導体ウェハの保持方法及び半導体デバイスの製造方法 |
| KR102514049B1 (ko) * | 2016-07-21 | 2023-03-27 | 삼성전자주식회사 | 집적회로 소자의 제조 방법 |
| WO2018057493A1 (en) * | 2016-09-21 | 2018-03-29 | Tokyo Electron Limited | Method of patterning intersecting structures |
| KR102595297B1 (ko) * | 2018-02-23 | 2023-10-31 | 삼성전자주식회사 | 미세 패턴 형성 방법 |
| KR102519012B1 (ko) * | 2018-07-09 | 2023-04-10 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20210057249A (ko) | 2019-11-11 | 2021-05-21 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
| KR20220019197A (ko) | 2020-08-07 | 2022-02-16 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| KR20220145589A (ko) | 2021-04-22 | 2022-10-31 | 삼성전자주식회사 | 게이트 구조체를 포함하는 반도체 장치 및 이의 제조 방법 |
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| CN1841698A (zh) * | 2005-03-31 | 2006-10-04 | 海力士半导体有限公司 | 用于制造半导体器件的方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031546A (ja) * | 2002-06-25 | 2004-01-29 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100819636B1 (ko) | 2003-06-30 | 2008-04-04 | 주식회사 하이닉스반도체 | 반도체소자의 저장전극 형성방법 |
| KR20050019500A (ko) | 2003-08-19 | 2005-03-03 | 삼성전자주식회사 | 반도체 소자에서의 캐패시터 구조 및 그에 따른 형성방법 |
| KR20070073053A (ko) | 2006-01-03 | 2007-07-10 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 형성 방법 |
| KR100869351B1 (ko) * | 2007-06-28 | 2008-11-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR100929294B1 (ko) * | 2007-06-29 | 2009-11-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100909772B1 (ko) * | 2007-10-31 | 2009-07-29 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| KR100900148B1 (ko) * | 2007-10-31 | 2009-06-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR20090067595A (ko) * | 2007-12-21 | 2009-06-25 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
| KR101014855B1 (ko) * | 2008-12-22 | 2011-02-15 | 주식회사 하이닉스반도체 | 실린더형 커패시터 형성 방법 |
| KR101121632B1 (ko) * | 2008-12-26 | 2012-03-09 | 주식회사 하이닉스반도체 | 반도체 소자 및 비휘발성 메모리 소자의 소자분리막 형성 방법 |
| KR101075490B1 (ko) * | 2009-01-30 | 2011-10-21 | 주식회사 하이닉스반도체 | 매립게이트를 구비한 반도체장치 및 그 제조 방법 |
| KR101095780B1 (ko) * | 2009-06-30 | 2011-12-21 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| KR101137933B1 (ko) * | 2009-10-30 | 2012-05-09 | 에스케이하이닉스 주식회사 | 가드링을 겸하는 부유막을 갖는 반도체장치 및 그 제조 방법 |
-
2010
- 2010-04-30 KR KR1020100040922A patent/KR101096186B1/ko active IP Right Grant
- 2010-08-05 US US12/850,903 patent/US8288263B2/en active Active
- 2010-10-29 CN CN201010524802.4A patent/CN102237264B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20110121360A (ko) | 2011-11-07 |
| US8288263B2 (en) | 2012-10-16 |
| KR101096186B1 (ko) | 2011-12-22 |
| US20110269304A1 (en) | 2011-11-03 |
| CN102237264A (zh) | 2011-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |