CN102197484B - 存储器装置及形成方法 - Google Patents

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Abstract

一种方法包括在具有含金属导电互连的集成电路上方形成电绝缘体材料，及将衬底的半导体材料中的掺杂剂活化以提供经掺杂区。所述经掺杂区提供具有相对导电性类型的结。在将所述掺杂剂活化之后，将所述衬底接合到所述绝缘体材料且移除所述衬底的接合到所述绝缘体材料的至少一些部分。在所述移除之后，形成存储器单元，所述存储器单元具有均电串联连接的字线、存取二极管、含有硫族化物相变材料的状态可变存储器元件及位线，所述存取二极管含有如p-n结的结。一种存储器装置包括粘合材料，所述粘合材料位于所述绝缘体材料上方且将所述字线接合到所述绝缘体材料。

Description

存储器装置及形成方法
技术领域
本发明涉及存储器装置，且涉及形成具有含有硫族化物相变材料的状态可变存储器元件的二极管存取的交叉点存储器单元的方法。
背景技术
已知二极管存取的交叉点存储器单元(diode-accessed cross point memory cell)可使用整流二极管作为状态可变存储器元件的存取装置。存储器元件可含有硫族化物相变材料。将电流施加到存储器元件可改变材料的相以使得存储器元件展现不同电阻。所述相还可改变回来。因此，两个电阻状态提供用于数据存储的“接通”及“断开”状态。
图1展示二极管存取的交叉点存储器阵列的概念性透视图且说明其一般空间配置。图1的简化视图仅展示存储器阵列100，其包括具有与位线104的方向正交的方向且与位线104重叠于交叉点处的字线102。在交叉点处，含有n型材料106及p型材料108的存取二极管(access diode)与存储器元件110以电串联连接的方式组合，于交叉点处在字线102与位线104之间延伸。实施图1中所展示的概念的实际结构可通过多种已知方法形成。
为实现4F2占据面积(其中“F”为存取二极管的特征大小)，一些已知方法在单晶硅衬底中形成n型材料106及p型材料108。在整流二极管定位于单晶硅中的情况下，可提供高电流密度以在状态可变存储器元件110含有硫族化物相变材料时实现其中的相变。其它硅基二极管可包括在多晶硅中形成的那些二极管。
遗憾的是，形成硅基二极管使用超过400℃的处理温度。就活化退火来说，温度可从800℃到1000℃持续2小时到20秒的时间。结果，在处理硅基二极管之前形成对超过400℃的温度敏感的存储器阵列的结构。尽管硅基二极管可提供高电流密度，但其存在还限制适用于形成存储器阵列的材料及处理次序。克服使用硅基二极管的限制的方法及/或材料可为有用的。
附图说明
图1展示已知存储器阵列的概念性透视图。
图2展示存储器阵列的部分横截面视图。
图3到图5以连续工艺步骤展示图2的存储器阵列。
图6展示图5的存储器阵列的概念性透视图。
图7到图8以连续工艺步骤展示含有半导体材料的衬底的部分横截面视图。
图9到图10以连续工艺步骤展示含有半导体材料的另一衬底的部分横截面视图。
具体实施方式
图2展示表示集成电路的实例的存储器层级200的部分横截面视图，可根据本文中所描述的实施例在所述集成电路上方形成存储器单元的二极管存取的交叉点阵列。用于集成电路的少数选项包括存储器阵列、外围电路、中央处理单元(CPU)，及专用集成电路(ASIC)、现场可编程门阵列(FPGA)、其组合等。值得注意的是，图2的存储器层级200具有包括外围电路的外围区238及包括存储器阵列的阵列区240两者。外围区238可包括存储器单元寻址电路及存储器单元读取电路，且与阵列区240的存储器单元交互操作。如将从以下论述了解到，包括外围电路作为集成电路及在集成电路正上方形成大多数或所有存储器装置可使得能够减小整个装置的裸片大小。
指定外围区238的术语“外围”指在此区中的电路的功能且并不限制外围区238相对于阵列区240的位置。阵列区常可定位于存储器装置的中央，存储器单元读取电路及存储器单元寻址电路位于围绕阵列区的外围中。因此，此些电路可称为“外围的”，但在部分程度上由于现代设计及处理上的改进，此些电路可位于本文中所描述的存储器装置内的已知为合适的任何地方。并且，尽管图2显示关于外围区238中的电路的结构特征的一些细节，但实施例不限于此些结构特征。任何已知存储器单元读取电路、存储器单元寻址电路及其它电路可用于外围区238中以提供含有存储器层级200的可操作存储器装置。
在未广泛地详细描述外围区238中的电路的特定结构特征的情形下，所属领域的技术人员可易于观察到，衬底224具有形成于其中的开口，所述开口含有绝缘体材料236且形成有源区域232。衬底224可包括单晶半导体，其包括(但不限于)单晶硅。在此文件的上下文中，术语“半导体衬底”或“半导电衬底”经定义以意味着包含半导电材料的任何构造，其包括(但不限于)例如半导电晶片的块体半导电材料(独立的或在包含其上的其它材料的组合件中)及半导电材料层(独立的或在包含其它材料的组合件中)。术语“衬底”指任何支撑结构，其包括(但不限于)以上所描述的半导电衬底。
绝缘体材料236可包括氧化硅、氮化硅、氮氧化硅、其组合等。等离子增强化学气相沉积可用以使用(例如)以正硅酸乙酯(TEOS)为基础的方法(其可包括臭氧)形成绝缘体材料236。可在衬底224与导电插塞234之间提供导电触点242。触点242可含有硅化钴(CoSi2)及/或其它材料，且插塞234可含有钨及/或其它材料。可含有钨及/或其它材料的导电通孔228可延伸穿过绝缘体材料236，从而将插塞234与导电镀金属件(metallization)226电连接。镀金属件226可含有铝、铜及/或其它材料。在通孔228及插塞234提供垂直导电互连件时，导电线230提供在横截面视图中所展示的延伸入及延伸出图2的截面的水平导电互连件。
转向图2的阵列区240，个别存储器单元包括均电串联连接的字线202、n型材料206、p型材料208、存储器元件210及位线204。在图2的实施例中，字线202、n型材料206及p型材料208均形成于衬底224中。在其它方法中，此可通过在常见半导体材料中放置掺杂剂以提供不同导电性类型及/或掺杂剂浓度来实现。
作为一个实例，衬底224可展现p型导电性，而衬底224的涵盖字线202及n型材料206的部分可展现n型导电性且可经重掺杂以提供n+材料。P型材料208还可经重掺杂以提供p+材料。作为另一实例，尽管图2中未展示，但衬底224的涵盖字线202的部分可经重掺杂以提供n+材料且衬底224的涵盖n型材料206的部分可经轻掺杂以提供n-材料。其它已知掺杂布置、材料及/或层可用以提供含有与字线及状态可变存储器元件电串联连接的p-n结的合适的存取二极管。
在图2中，在p型材料208与插塞214之间提供触点212。触点212可含有与触点242同样的材料且插塞214可含有与插塞234同样的材料。由于处于共同高度电平及用于类似目的，所以触点212及插塞214可与相应触点242及插塞234同时形成。可提供包括导电衬套216及绝缘体材料填充物218的将插塞214电连接到存储器元件210的通孔。通孔中的导电衬套216可包括氮化钛及/或其它材料，且填充物218可包括与绝缘体236同样的材料。或者，通孔可完全由例如TiN或TiAlN的导电材料形成，而无任何绝缘体材料填充物。
存储器元件210上方的顶盖220及通孔222将存储器元件210电连接到位线204。顶盖220可包括氮化钛及/或其它材料，且通孔222可包括钨及/或其它材料。存储器元件210可包括硫族化物相变材料且与顶盖220一起跨越多个存储器单元。在图2中，将存储器元件210及顶盖220表示为平行于位线204的连续线。或者，存储器元件210及顶盖220可与个别存储器单元隔离。合适相变材料的一个实例包括锗锑碲(GST)，其可展现由GexSbyTez组成的组合物，其中x、y及z可在已知提供所要状态可变特性的范围内。
如可从本文中的论述及图1到图2中了解到，阵列区240中的存储器阵列实施图1中所展示的二极管存取的交叉点存储器的概念。所展示的存储器结构在已知为电阻性随机存取存储器(RRAM)的较广泛种类的存储器的范围内，其包括已知为相变随机存取存储器(PCRAM)的也涵盖所展示的存储器结构的另一种类的存储器。位线204以类似于针对图1中的位线104及字线102所展示的方式的方式在与字线202正交的方向上延伸，其中横截面视图中所展示的字线202延伸入及延伸出图2的截面。因而，位线204与字线202重叠于交叉点处。含有n型材料206及p型材料208的存取二极管及存储器元件210于交叉点处在字线202与位线204之间延伸。尽管展示字线202及位线204在彼此正交的方向上延伸，但应了解，本文中的实施例涵盖尽管未在正交的方向上延伸但重叠于交叉点处的位线及字线。
如所指示，形成硅基二极管可使用超过400℃的处理温度。在图2中，n型材料206及p型材料208定位于例如可被此些处理温度损坏的含金属互连及存储器元件210的其它组件下方的高度电平(elevational level)处。在存取二极管处于低高度电平处的情形下，可在不对处于较高高度电平处的稍后形成的组件构成危险的情形下施加硅基二极管处理温度。
观察结果指示以二极管为基础的交叉点存储器单元可适用于三维架构，例如图2中所展示的那些集成电路的集成电路对可在形成后续存储器层级中使用的工艺条件(例如处理温度)的敏感性除外。然而，如果所述层级如在本文中的实施例中经堆叠及接合在一起，则堆叠的三维架构可用以减少对下伏组件的损坏。即，可首先形成使用可能损坏下伏组件的工艺条件形成的组件，之后接着在存储器层级200或其它集成电路上方接合。由此可见，可使用也减少暴露到可能损坏的工艺条件的接合方法。如果需要，则可在下伏集成电路与接合于其上的后续存储器层级之间进行适当导电互连。
在一个实施例中，一种方法包括提供具有含金属导电互连的集成电路及在所述集成电路上方形成电绝缘体材料。所述方法还包括提供含有展现第一导电性类型的半导体材料的衬底及仅在半导体材料的一部分中放置掺杂剂。所述掺杂剂可经活化以提供含有经活化掺杂剂的经掺杂区。所述经掺杂区展现与第一导电性类型相对的第二导电性类型且经掺杂区提供其中半导体材料的一部分仍展现第一导电性类型的结。在将掺杂剂活化之后，所述方法包括将衬底接合到绝缘体材料及移除衬底的接合到绝缘体材料的至少一些部分以暴露下伏绝缘体材料中的至少一些材料。在移除之后，形成存储器单元，所述存储器单元具有均电串联连接的字线、存取二极管、含有硫族化物相变材料的状态可变存储器元件及位线。存取二极管含有如p-n结的结。位线与字线重叠于交叉点处且存取二极管及存储器元件于交叉点处在字线与位线之间延伸。
借助于实例，含金属导电互连可展现若干特性以使得如果暴露到在活化中所使用的至少一个操作条件，则互连的物理结构将变更。衬底中的掺杂剂的活化可远离集成电路而发生。从而，可减少使含金属导电互连暴露于将掺杂剂活化中所使用的操作条件。掺杂剂的活化可包括加热到大于400℃的温度。
集成电路可包括易受掺杂剂的活化中所使用的至少一个操作条件影响的例如硫族化物相变材料的其它组件。即，提供集成电路可包括形成另一存储器单元，所述另一存储器单元具有均电串联连接的另一字线、另一存取二极管、含有硫族化物相变材料的另一状态可变存储器元件及另一位线。另一位线与另一字线可重叠于另一交叉点处且另一存取二极管及另一存储器元件可于另一交叉点处在另一字线与另一位线之间延伸。如此应用的方法可因此以三维堆叠架构提供以二极管为基础的交叉点存储器单元的两个存储器层级。
半导体材料可含有单晶材料且p-n结可位于单晶材料内。第一导电性类型可为p型且第二导电性类型可为n型。提供衬底可包括提供展现如半导体材料的p型导电性的单晶硅衬底。
多种已知接合方法可依赖于(例如)接合可在不高于400℃下发生的那些方法。可将衬底的经掺杂区接合到绝缘体材料。接合可包括将衬底直接接合到绝缘体材料。或者，接合可包括在衬底与绝缘体材料之间提供粘合材料。
图3展示含有施加于存储器层级200的绝缘体材料236上方的n型材料306及p型材料308的衬底。涵盖形成于阵列区240及外围区域238中的装置的集成电路可占据集成电路的横向范围，但未延伸超出所述横向范围。接合可包括在衬底与绝缘体材料之间形成接合界面，其中接合界面在横向范围上为连续且大体上平面的。尽管未展示，但可包括粘合材料。图4展示在所提供的部分视图内于横向范围上连续且大体上平面的接合界面。
图4还展示p型材料308的部分经移除。可使用与本文中所描述的方法及因此形成的结构兼容的任何已知方法移除过量p型材料308。化学机械抛光(CMP)、湿式蚀刻、干式蚀刻等为可能的方法。然而，可能预先制备含有n型材料306及p型材料308的衬底以使得在接合之后可更易于移除过量材料。
图7到图8展示标识为由法国的贝宁(Benin，France)的SOITEC使用的智能切割(SMART-CUT)工艺的已知方法的简略细节且为涉及将离子植入到晶片中及通过热处理将硅层接合到衬底的方法的一个实例。智能切割工艺描述于A.J.奥贝尔顿埃尔夫(A.J.Auberton-Herve)的“SOI：系统材料(Materials to Systems)”(旧金山，国际性电子装置会议文摘(Digest of the International Electron Device Meeting，San Francisco)，第3到10页，1996年12月)中。即使已知智能切割工艺用于将氧化硅粘合层接合到硅晶片，此种方法仍可经修改以用于实现本文中所描述的实施例。
举例来说，图7展示包括n型材料706及p型材料708的衬底。在图8中，将氢离子704植入p型材料708中以形成缺陷材料702。可将氢离子植入到每平方厘米1×1016个到每平方厘米5×1016个的浓度。在n型掺杂剂及p型掺杂剂的活化之后，可根据已知处理将n型材料706直接接合到绝缘体材料236或接合到绝缘体材料236上方的粘合材料。此后，可在缺陷材料702处将过量p型材料708移离以提供图4中所展示的结构。在移除缺陷材料702的剩余部分且可能减少剩余p型材料708的厚度的CMP之后，可继续进行存储器单元的形成。
图9到图10展示标识为由日本，神奈川(Kanagawa，Japan)的佳能公司(Canon Inc.)使用的ELTRAN(外延层转移，Epitaxial Layer TRANsfer)工艺的已知方法的简略细节。ELTRAN工艺描述于米原(Yonehara)等人的“ELTRAN新颖SOI晶片技术(Novel SOIWafer Technology)”(JSAP国际(JSAP Int′l)，第4期，第10到16页，2001年7月)中。在图9中，衬底804的一部分经处理以提供多孔材料802。在硅衬底的状况下，可通过HF中的电化学反应来实现多孔材料802的形成。即使材料802为多孔的，例如硅的额外半导体材料仍可经外延生长以在多孔材料802上方提供额外厚度。
通过n型材料806及p型材料808的固有特性或通过放置掺杂剂，可如图10中所展示在多孔材料802上方提供n型材料806及p型材料808。在掺杂剂的任何活化之后，可根据已知处理将n型材料806直接接合到绝缘体材料236或接合到绝缘体材料236上方的粘合材料。此后，可在多孔材料802处将衬底804与一些多孔材料802一起移离以提供类似图4中所展示的结构的结构。喷射水流(water jet)常可用以辅助移除。在移除多孔材料802的剩余部分且可能减少p型材料808的厚度的CMP之后，可继续进行存储器单元的形成。
如图7中所展示的衬底中的n型材料706、如图10中所展示的衬底中的n型材料806或其它衬底中的n型材料的接合还可通过(例如)苏尼(Suni)等人的“等离子活化对Si与SiO2的亲水性接合的影响(Effects of Plasma Activation on Hydrophilic Bonding of Siand SiO2)”(电化学学会会志(J.Electrochem Soc.)，第149卷，第6期，第G348到G351页，2002年6月)中所描述的等离子增强接合来实现。即，可使用低压氩或氧等离子将待接合的n型材料706的表面活化。此种活化促进低于200℃的温度下的亲水性接合，例如Si到SiO2的接合。
在相关的已知方法中，可借助于高能粒子轰击对待接合的表面进行溅镀清洁且在真空环境中于轻微施加压力下使其接触。
并且，可能使用氩气束来将表面活化以促进室温下铂与硅之间的接合，如Takagi等人的“使用Ar束表面活化将Si晶片室温接合到SiO2或LiNbO3衬底上的Pt薄膜(Room-Temperature Bonding of Si Wafers to Pt Films on SiO2or LiNbO3Substrates UsingAr-Beam Surface Activation)”(日本应用物理快报(Jpn.J.Appl.Phys.)，第38卷，第2部分，第12B期，第1559到1561页，1999年12月)中所描述。可在绝缘体材料236上沉积铂作为粘合材料。
另一低温接合方法包括表面活化接合(SAB)，其涉及在硅衬底及SiO2衬底两者上沉积金属薄膜，如T.苏格(T.Suga)的“微电子器件中的室温接合/SAB及其应用(RoomTemperature Bonding/SAB and Its Applications in Microelectronics)”(斯坦福大学，公开讲座系列(Public Lecture Series)：晶片级技术对高级IC设计的影响(The Impact ofWafer-Level Technologies on Advanced IC Design)，第1到18页，2001年5月24日)中所描述。用于两个薄膜中的可能的金属对包括Cu-Cu、Al-Ti、Ni-Cu及Al-Cu。尽管温度范围的上限注明为超过400℃(在所述温度下，在暴露的含金属互连及/或相变材料中可开始发生结构变更)，但是高达约450℃的高温暴露可促进接合。
有机“纳米胶(Nanoglue)”还可用于接合，如“用于电子器件的纳米胶(Nanogluefor Electronics)”(技术审查，马萨诸塞技术研究所(Technology Review，MassachusettsInstitute of Technology)，2007年5月23日)中所论述。本质上，碳原子及氢原子的链(其中硫位于一端且硅位于另一端)可分别将铜与SiO2结合在一起。分子将其自身定向成彼此紧邻且粘合强度在高达700℃的温度下增加。存在对纳米胶可经特制以通过在分子链的两端处附接适当的化学基团来粘合不同材料的期望。可接合例如绝缘体与半导体或金属与半导体等不同的材料。
在图3到图4中所展示的接合中，绝缘体材料236可为二氧化硅。因此，可在包括n型材料306及如“纳米胶”参考中所描述般使用的纳米胶的衬底上形成铜以将铜接合到二氧化硅。铜可跨越所有n型材料306毯覆式沉积及/或以提供经图案化铜的方式形成。
已颁予佟(Tong)的美国专利第6,563,133号涉及在低温下类外延晶片接合的方法。所述方法涉及通过将表面改性以产生缺陷区而在低温下接合无氧化物硅衬底对与其它衬底。举例来说，对待通过含硼等离子接合的表面或通过离子植入(优选使用硼)产生的表面缺陷区的等离子处理可制备所述表面。所述表面还可经非晶化(amorphize)。将经处理的表面放置在一起在环境空气中于室温下形成附接对。此方法在本文中所描述的实施例中可为有用的。
在接合之后，可处理图4中所展示的p型材料308以提供合适厚度。使用已知方法图案化穿过p型材料308及n型材料306可提供图5中所展示的字线502、n型材料506及p型材料508。一个已知方法的实例包括标准光刻及干式蚀刻。如从图5将了解到，n型材料306及p型材料308的接合到绝缘体材料236的至少一些材料的移除可暴露下伏绝缘体材料236或其它下伏材料(如果存在的话)中的至少一些材料。
存在多种选项用于处理n型材料306与绝缘体材料236之间的粘合材料(如果提供的话)。如果粘合材料绝缘，则其可保留或可在移除一些n型材料306及p型材料308以形成字线502期间经移除。当粘合材料绝缘时，其提供n型材料306与绝缘体材料236之间的额外绝缘体材料。如果粘合材料保留，则在移除一些n型材料306后便暴露的绝缘体材料将为粘合材料的绝缘体材料。否则，如果移除粘合材料，则在处理期间暴露的绝缘体材料将为绝缘体材料236。如果粘合材料为导电的，则其可经移除以减少例如字线502的字线之间的短路。
在绝缘粘合材料或导电粘合材料的任一情形下，可在将衬底接合到绝缘体材料236之前图案化粘合材料。作为一种可能性，移除至少一些n型材料306及暴露下伏绝缘体材料236可能不涉及移除粘合材料。对于粘合材料的较早图案化匹配字线502的稍后图案化的情况尤其是如此。
在导电粘合材料保留于字线502与绝缘体材料236之间的情况下，此种导电材料可根据已知跨接技术提供字线502的导电跨接。跨接可增强字线502的导电性。以此方式，所述方法可包括在衬底与绝缘体材料236之间于绝缘体材料236上方形成导电线。值得注意的是，本文中的结合方法中所使用的粘合材料可形成于含有n型材料306的衬底上，形成于绝缘体材料236上或形成于所述两者上。因此，粘合材料的图案化(例如，用以形成导电线)可发生于含有n型材料306的衬底上，发生于绝缘体材料236上，或发生于所述两者上。
如将从图5了解，形成含有字线502的存储器单元包括在字线上方形成存取二极管、在存取二极管上方形成存储器元件，及在存储器元件上方形成位线。字线502、n型材料506及p型材料508均形成于图4的n型材料306及p型材料308中。N型材料506及p型材料508提供存取二极管的p-n结。以上针对存储器层级200中的存取二极管所描述的各种导电性类型及/或掺杂剂浓度还适用于在图5中形成于其上方的额外存取二极管。如所描述，可在将含有n型材料306的衬底接合到绝缘体材料236之前将掺杂剂活化。因此，所接合的衬底可提供n+/n+/p+、n+/n-/p+、n+/n+/p或n+/n-/p掺杂的半导体材料以成为相应字线502/n型材料506/p型材料508。
根据已知方法及结构，触点512提供于p型材料508上且与p型材料508接触。可提供包括导电衬套516及绝缘体材料填充物518的将触点512电连接到存储器元件510的通孔。或者，通孔可完全由导电材料形成而无任何绝缘体材料填充物。存储器元件510上方的顶盖520及通孔522将存储器元件510电连接到位线504。可在所描述的组件上方且围绕所描述的组件提供绝缘体材料536。在图5中，存储器元件510及顶盖520表示为平行于位线504的连续线。或者，存储器元件510及顶盖520可与个别存储器单元隔离。图5中所展示的组件的组合物可选自如针对存储器层级200的相同组件所描述的相同材料。
可提供将存储器单元的添加阵列电互连到存储器层级200的外围区域238中的下伏装置的镀金属件526及通孔528。结果，存储器层级200的存储器单元寻址电路及存储器单元读取电路可与添加于存储器层级200上方的阵列的存储器单元交互操作。或者，可在存储器层级200上方提供额外存储器单元寻址电路及存储器单元读取电路以与额外存储器单元独立地交互操作。
存储器单元的添加阵列因此以三维堆叠架构实施二极管存取式交叉点存储器的概念。图6展示堆叠架构的概念性透视图。图6的简化视图仅添加存储器阵列600，其包括具有与位线604的方向正交的方向且与位线604重叠于交叉点处的字线602。在交叉点处，含有n型材料606及p型材料608的存取二极管与存储器元件610以电串联连接的方式组合，于交叉点处在字线602与位线604之间延伸。尽管图6中展示两个存储器层级，但应了解，额外存储器层级可得以添加且交互操作，或不交互操作，如本文中针对前两个层级所描述。
在一个实施例中，一种方法包括形成集成电路，其包括形成第一存储器单元，所述第一存储器单元具有均电串联连接的第一字线、第一存取二极管、含有硫族化物相变材料的第一状态可变存储器元件及第一位线。位线与字线重叠于交叉点处，存取二极管及存储器元件于第一交叉点处在字线与位线之间延伸，且第一存储器单元还具有含金属导电互连。电绝缘体材料形成于集成电路上方。
所述方法包括：提供含有展现第一导电性类型的半导体材料的衬底，仅在半导体材料的一部分中放置掺杂剂，及远离集成电路将掺杂剂活化以提供含有经活化掺杂剂的经掺杂区。所述经掺杂区展现与第一导电性类型相对的第二导电性类型。所述经掺杂区提供其中半导体材料的一部分仍展现第一导电性类型的结。在将掺杂剂活化之后，所述方法包括将衬底接合到所述绝缘体材料。所述互连及所述第一存储器元件展现若干特性以使得：如果暴露到活化中所使用的至少一个操作条件，则互连及第一存储器元件的物理结构将被变更。移除衬底的接合到绝缘体材料的至少一些部分以暴露下伏绝缘体材料中的至少一些材料。
在移除之后，所述方法包括形成第二存储器单元，所述第二存储器单元具有均电串联连接的第二字线、第二存取二极管、含有硫族化物相变材料的第二状态可变存储器元件及第二位线。第二存取二极管含有如p-n结的结，第二位线与第二字线重叠于第二交叉点处，且第二存取二极管及第二存储器元件于第二交叉点处在第二字线与第二位线之间延伸。
借助于实例，半导体材料可为单晶材料，第一导电性类型可为p型，第二导电性类型为n型，且p-n结可位于单晶材料内。并且，接合可包括在不高于400℃下将衬底的经掺杂区接合到绝缘体材料。集成电路可占据但未延伸超出集成电路的横向范围，且接合可包括在衬底与绝缘体材料之间形成接合界面，所述接合界面在横向范围上为连续且大体上平面的。
在一个实施例中，一种方法包括提供具有含有金属导电互连的集成电路及在集成电路上方形成电绝缘体材料。所述方法包括提供含有展现p型导电性的半导体材料的衬底，仅在半导体材料的一部分中放置掺杂剂，及通过加热到大于400℃而远离集成电路将掺杂剂活化以提供含有经活化掺杂剂的经掺杂区。经掺杂区展现n型导电性且经掺杂区提供其中半导体材料的一部分仍展现p型导电性的p-n结。在将掺杂剂活化之后，在不高于400℃下将衬底的n型经掺杂区接合到绝缘体材料。移除衬底的接合到绝缘体材料的至少一些部分以暴露下伏绝缘体材料中的至少一些材料。
在移除之后，所述方法包括形成存储器单元，所述存储器单元具有均电串联连接的字线、存取二极管、含有硫族化物相变材料的状态可变存储器元件及位线。存取二极管含有p-n结，位线与字线重叠于交叉点处且存取二极管及存储器元件于交叉点处在字线与位线之间延伸。
除若干方法之外，实施例还提出存储器装置。在一个实施例中，存储器装置包括具有含金属导电互连的集成电路及位于集成电路上方的电绝缘体材料。存储器装置包括存储器单元，所述存储器单元具有均电串联连接的字线、位于字线上方的存取二极管、位于存取二极管上方且含有硫族化物相变材料的状态可变存储器元件及位于存储器元件上方的位线。存取二极管含有位于半导体材料中的p-n结，位线与字线重叠于交叉点处且存取二极管及存储器元件于交叉点处在字线与位线之间延伸。粘合材料位于绝缘体材料上方且将字线接合到绝缘体材料。
借助于实例，集成电路可包括一结构，所述结构选自由以下各物组成的群组：存储器阵列、外围电路、中央处理单元、专用集成电路、现场可编程门阵列及其组合。集成电路可包括外围电路，所述外围电路经配置以操作形成于集成电路上方的存储器单元。粘合材料可包括一个或一个以上金属薄膜、有机纳米胶或其组合。

Claims (20)

1.一种方法，其包含：
提供具有含金属导电互连的集成电路；
在所述集成电路上方形成电绝缘体材料；
提供含有展现第一导电性类型的半导体材料的衬底；
仅在所述半导体材料的一部分中放置掺杂剂；
将所述掺杂剂活化以提供含有所述经活化掺杂剂的经掺杂区，所述经掺杂区展现与所述第一导电性类型相对的第二导电性类型，所述经掺杂区包括电连接所述半导体材料的仍展现所述第一导电性类型的一部分的结；
在将所述掺杂剂活化之后，将所述衬底接合到所述电绝缘体材料；
移除所述衬底的接合到所述电绝缘体材料的至少一些部分以暴露下伏的所述电绝缘体材料中的至少一些材料；以及
在所述移除之后，形成存储器单元，所述存储器单元具有均电串联连接的字线、存取二极管、含有硫族化物相变材料的状态可变存储器元件及位线，所述存取二极管含有如p-n结的结，所述位线与所述字线重叠于交叉点处，且所述存取二极管及存储器元件于所述交叉点处在所述字线与所述位线之间延伸。
2.根据权利要求1所述的方法，其中所述提供所述集成电路包含形成另一存储器单元，所述另一存储器单元具有均电串联连接的另一字线、另一存取二极管、含有硫族化物相变材料的另一状态可变存储器元件及另一位线，所述另一位线与所述另一字线重叠于另一交叉点处且所述另一存取二极管及另一存储器元件于所述另一交叉点处在所述另一字线与所述另一位线之间延伸。
3.根据权利要求1所述的方法，其中所述互连如果在活化期间被暴露到大于400℃，则所述互连的物理结构将被变更。
4.根据权利要求1所述的方法，其中形成所述存储器单元包含在所述字线上方形成所述存取二极管，在所述存取二极管上方形成所述存储器元件，及在所述存储器元件上方形成所述位线。
5.一种方法，其包含：
形成集成电路，其包括形成第一存储器单元，所述第一存储器单元具有均电串联连接的第一字线、第一存取二极管、含有硫族化物相变材料的第一状态可变存储器元件及第一位线，所述位线与所述字线重叠于交叉点处，所述存取二极管与存储器元件于所述第一交叉点处在所述字线与所述位线之间延伸，且所述第一存储器单元还具有含金属导电互连；
在所述集成电路上方形成电绝缘体材料；
提供含有展现第一导电性类型的半导体材料的衬底；
仅在所述半导体材料的一部分中放置掺杂剂；
远离所述集成电路将所述掺杂剂活化以提供含有所述经活化掺杂剂的经掺杂区，所述经掺杂区展现与所述第一导电性类型相对的第二导电性类型，所述经掺杂区包括电连接所述半导体材料的仍展现所述第一导电性类型的一部分的结；
在将所述掺杂剂活化之后，将所述衬底接合到所述电绝缘体材料，所述互连及所述第一存储器元件展现若干特性以使得：如果暴露到在所述活化中所使用的至少一个操作条件，则所述互连及所述第一存储器元件的物理结构将被变更；
移除所述衬底的接合到所述电绝缘体材料的至少一些部分以暴露下伏的所述电绝缘体材料中的至少一些材料；以及
在所述移除之后，形成第二存储器单元，所述第二存储器单元具有均电串联连接的第二字线、第二存取二极管、含有硫族化物相变材料的第二状态可变存储器元件及第二位线，所述第二存取二极管含有如p-n结的结，所述第二位线与所述第二字线重叠于第二交叉点处，且所述第二存取二极管及第二存储器元件于所述第二交叉点处在所述第二字线与所述第二位线之间延伸。
6.根据权利要求5所述的方法，其中所述集成电路占据但未延伸超出所述集成电路的横向范围，且所述接合包含在所述衬底与所述电绝缘体材料之间形成接合界面，所述接合界面在所述横向范围上为连续且大体上平面的。
7.一种方法，其包含：
提供具有含金属导电互连的集成电路；
在所述集成电路上方形成电绝缘体材料；
提供含有展现p型导电性的半导体材料的衬底；
仅在所述半导体材料的一部分中放置掺杂剂；
通过加热到大于400℃而远离所述集成电路将所述掺杂剂活化以提供含有所述经活化掺杂剂的经掺杂区，所述经掺杂区展现n型导电性且所述经掺杂区提供其中所述半导体材料的一部分仍展现p型导电性的p-n结；
在将所述掺杂剂活化之后，在不高于400℃下将所述衬底的所述n型经掺杂区接合到所述电绝缘体材料；
移除所述衬底的接合到所述电绝缘体材料的至少一些部分以暴露下伏的所述电绝缘体材料中的至少一些材料；以及
在所述移除之后，形成存储器单元，所述存储器单元具有均电串联连接的字线、存取二极管、含有硫族化物相变材料的状态可变存储器元件及位线，所述存取二极管含有所述p-n结，所述位线与所述字线重叠于交叉点处，且所述存取二极管及存储器元件于所述交叉点处在所述字线与所述位线之间延伸。
8.一种存储器装置，其包含：
集成电路，其具有含金属导电互连；
电绝缘体材料，其位于所述集成电路上方；
存储器单元，其具有均电串联连接的字线、位于所述字线上方的存取二极管、位于所述存取二极管上方且含有硫族化物相变材料的状态可变存储器元件及位于所述存储器元件上方的位线，所述存取二极管含有位于半导体材料中的p-n结，所述位线与所述字线重叠于交叉点处，且所述存取二极管及存储器元件于所述交叉点处在所述字线与所述位线之间延伸；以及
粘合材料，其位于所述电绝缘体材料上方且将所述字线接合到所述电绝缘体材料。
9.根据权利要求8所述的装置，其中所述集成电路包含选自由以下各物组成的群组的结构：存储器阵列、外围电路、中央处理单元、专用集成电路、现场可编程门阵列及其组合。
10.根据权利要求8所述的装置，其中所述集成电路包含外围电路，所述外围电路经配置以操作形成于所述集成电路上方的所述存储器单元。
11.根据权利要求8所述的装置，其中所述粘合材料包含一个或一个以上金属薄膜、有机纳米胶或其组合。
12.根据权利要求8所述的装置，其中所述粘合材料为导电的且经配置以沿所述字线提供导电跨接。
13.根据权利要求8所述的装置，其中所述集成电路包含另一存储器单元，所述另一存储器单元具有均电串联连接的另一字线、另一存取二极管、含有硫族化物相变材料的另一状态可变存储器元件及另一位线，所述另一位线与所述另一字线重叠于另一交叉点处且所述另一存取二极管及另一存储器元件于所述另一交叉点处在所述另一字线与所述另一位线之间延伸。
14.根据权利要求8所述的装置，其中所述互连如果在所述活化期间被暴露到大于400℃，则所述互连的物理结构将被变更。
15.一种存储器装置，其包含：
集成电路，其包括第一存储器单元，所述第一存储器单元具有均电串联连接的第一字线、第一存取二极管、含有硫族化物相变材料的第一状态可变存储器元件及第一位线，所述第一位线与所述第一字线重叠于第一交叉点处，所述存取二极管及存储器元件于所述第一交叉点处在所述第一字线与所述第一位线之间延伸，且所述第一存储器单元还具有含金属导电互连；
电绝缘体材料，其位于所述集成电路上方；
第二存储器单元，其具有均电串联连接的第二字线、位于所述第二字线上方的第二存取二极管、位于所述第二存取二极管上方且含有硫族化物相变材料的第二状态可变存储器元件及位于所述第二存储器元件上方的第二位线，所述第二存取二极管含有位于单晶半导体材料中的p-n结，所述第二位线与所述第二字线重叠于第二交叉点处，且所述第二存取二极管及第二存储器元件于所述第二交叉点处在所述第二字线与所述第二位线之间延伸；以及
导电粘合材料，其位于所述电绝缘体材料上方且将所述第二字线接合到所述电绝缘体材料且经配置以沿所述第二字线提供导电跨接。
16.根据权利要求15所述的装置，其中所述互连如果在所述活化期间被暴露到大于400℃，则所述互连的物理结构将被变更。
17.根据权利要求16所述的装置，其中所述至少一个操作条件包含加热到大于400℃。
18.一种存储器装置，其包含：
集成电路，其包括第一存储器单元，所述第一存储器单元具有均电串联连接的第一字线、第一存取二极管、含有硫族化物相变材料的第一状态可变存储器元件及第一位线，所述第一位线与所述第一字线重叠于第一交叉点处，所述存取二极管及存储器元件于所述第一交叉点处在所述第一字线与所述第一位线之间延伸，所述第一位线与所述第一字线在彼此正交的方向上延伸，且所述第一存储器单元还具有含金属导电互连，其中所述互连如果暴露到加热到大于400℃，则所述互连的物理结构将被变更；
电绝缘体材料，其位于所述集成电路上方；
第二存储器单元，其具有均电串联连接的第二字线、位于所述第二字线上方的第二存取二极管、位于所述第二存取二极管上方且含有硫族化物相变材料的第二状态可变存储器元件及位于所述第二存储器元件上方的第二位线，所述第二存取二极管含有位于单晶半导体材料中的p-n结，所述第二位线与所述第二字线重叠于第二交叉点处，所述第二位线与所述第二字线在彼此正交的方向上延伸，且所述第二存取二极管及第二存储器元件于所述第二交叉点处在所述第二字线与所述第二位线之间延伸；且
所述第二字线接合到所述电绝缘体材料。
19.根据权利要求18所述的装置，其进一步包含导电粘合材料，其位于所述电绝缘体材料上方且将所述第二字线接合到所述电绝缘体材料且经配置以沿所述第二字线提供导电跨接。
20.根据权利要求18所述的装置，其中所述第二字线直接接合到所述电绝缘体材料。
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7858468B2 (en) 2008-10-30 2010-12-28 Micron Technology, Inc. Memory devices and formation methods
KR20100111531A (ko) * 2009-04-07 2010-10-15 삼성전자주식회사 다이오드를 갖는 메모리 장치 및 그 제조 방법
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US8946046B1 (en) 2012-05-02 2015-02-03 Crossbar, Inc. Guided path for forming a conductive filament in RRAM
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US8168506B2 (en) 2010-07-13 2012-05-01 Crossbar, Inc. On/off ratio for non-volatile memory device and method
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
US8841196B1 (en) 2010-09-29 2014-09-23 Crossbar, Inc. Selective deposition of silver for non-volatile memory device fabrication
US8492195B2 (en) 2010-08-23 2013-07-23 Crossbar, Inc. Method for forming stackable non-volatile resistive switching memory devices
US9401475B1 (en) 2010-08-23 2016-07-26 Crossbar, Inc. Method for silver deposition for a non-volatile memory device
US8187945B2 (en) 2010-10-27 2012-05-29 Crossbar, Inc. Method for obtaining smooth, continuous silver film
US8258020B2 (en) 2010-11-04 2012-09-04 Crossbar Inc. Interconnects for stacked non-volatile memory device and method
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
JP5621541B2 (ja) * 2010-11-19 2014-11-12 ソニー株式会社 記憶装置
US8791010B1 (en) 2010-12-31 2014-07-29 Crossbar, Inc. Silver interconnects for stacked non-volatile memory device and method
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
KR20130060065A (ko) * 2011-11-29 2013-06-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 제조 방법
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8946667B1 (en) 2012-04-13 2015-02-03 Crossbar, Inc. Barrier structure for a silver based RRAM and method
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8796658B1 (en) 2012-05-07 2014-08-05 Crossbar, Inc. Filamentary based non-volatile resistive memory device and method
US8765566B2 (en) 2012-05-10 2014-07-01 Crossbar, Inc. Line and space architecture for a non-volatile memory device
US9070859B1 (en) 2012-05-25 2015-06-30 Crossbar, Inc. Low temperature deposition method for polycrystalline silicon material for a non-volatile memory device
KR101934783B1 (ko) 2012-07-02 2019-01-03 삼성전자주식회사 상변화 메모리 장치의 제조 방법
US8883603B1 (en) * 2012-08-01 2014-11-11 Crossbar, Inc. Silver deposition method for a non-volatile memory device
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US8796102B1 (en) 2012-08-29 2014-08-05 Crossbar, Inc. Device structure for a RRAM and method
US9312483B2 (en) 2012-09-24 2016-04-12 Crossbar, Inc. Electrode structure for a non-volatile memory device and method
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US9406379B2 (en) 2013-01-03 2016-08-02 Crossbar, Inc. Resistive random access memory with non-linear current-voltage relationship
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9620454B2 (en) * 2014-09-12 2017-04-11 Qualcomm Incorporated Middle-of-line (MOL) manufactured integrated circuits (ICs) employing local interconnects of metal lines using an elongated via, and related methods
KR102471157B1 (ko) * 2017-11-09 2022-11-25 삼성전자주식회사 메모리 소자
WO2019132874A1 (en) * 2017-12-27 2019-07-04 Intel Corporation High temperature wafers bonded to low temperature wafers
US10446577B1 (en) * 2018-07-06 2019-10-15 Micron Technology, Inc. Integrated assemblies having thicker semiconductor material along one region of a conductive structure than along another region
US10566321B1 (en) * 2018-08-14 2020-02-18 Newport Fab, Llc Wafer-to-wafer and die-to-wafer bonding of phase-change material (PCM) switches with integrated circuits and bonded two-die devices
CN111354732B (zh) 2018-09-14 2021-04-27 长江存储科技有限责任公司 三维存储器件以及用于形成三维存储器件的方法
US10957741B2 (en) * 2019-05-01 2021-03-23 Micron Technology, Inc. Multitier arrangements of integrated devices, and methods of forming sense/access lines
US11211120B2 (en) * 2020-03-17 2021-12-28 Taiwan Semiconductor Manufacturing Company, Ltd. Bit line and word line connection for memory array
US11411181B2 (en) 2020-03-30 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Phase-change memory device and method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998045130A1 (en) * 1997-04-04 1998-10-15 Leedy Glenn J Three dimensional structure memory

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3765081A (en) * 1970-09-25 1973-10-16 Sperry Rand Corp Method of forming keepered word line plated wire memory array
JP3003188B2 (ja) * 1990-09-10 2000-01-24 ソニー株式会社 半導体メモリ及びその製造方法
US5183769A (en) * 1991-05-06 1993-02-02 Motorola, Inc. Vertical current flow semiconductor device utilizing wafer bonding
US5374582A (en) * 1994-04-28 1994-12-20 Nec Corporation Laminated substrate for semiconductor device and manufacturing method thereof
KR0135803B1 (ko) * 1994-05-13 1998-04-24 김광호 상.하로 분리된 커패시터를 갖는 반도체 메모리장치 및 그 제조방법
US20050280155A1 (en) 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US6113640A (en) * 1997-06-11 2000-09-05 Bionx Implants Oy Reconstructive bioabsorbable joint prosthesis
NO308149B1 (no) 1998-06-02 2000-07-31 Thin Film Electronics Asa Skalerbar, integrert databehandlingsinnretning
US6153495A (en) * 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
US6093623A (en) 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
KR100268419B1 (ko) * 1998-08-14 2000-10-16 윤종용 고집적 반도체 메모리 장치 및 그의 제조 방법
US6984571B1 (en) * 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
JP4137328B2 (ja) * 1999-12-28 2008-08-20 光正 小柳 ３次元半導体集積回路装置の製造方法
JP2001237403A (ja) * 2000-02-21 2001-08-31 Rohm Co Ltd 半導体装置の製法および超薄型半導体装置
KR100537552B1 (ko) * 2000-07-31 2005-12-16 매그나칩 반도체 유한회사 반도체 소자 및 그의 제조 방법
US6563133B1 (en) 2000-08-09 2003-05-13 Ziptronix, Inc. Method of epitaxial-like wafer bonding at low temperature and bonded structure
DE10125967C1 (de) * 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
JP4190238B2 (ja) * 2002-09-13 2008-12-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7285464B2 (en) 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
US6815077B1 (en) 2003-05-20 2004-11-09 Matrix Semiconductor, Inc. Low temperature, low-resistivity heavily doped p-type polysilicon deposition
US8471263B2 (en) * 2003-06-24 2013-06-25 Sang-Yun Lee Information storage system which includes a bonded semiconductor structure
US6967149B2 (en) 2003-11-20 2005-11-22 Hewlett-Packard Development Company, L.P. Storage structure with cleaved layer
KR100583115B1 (ko) 2003-12-13 2006-05-23 주식회사 하이닉스반도체 상 변화 저항 셀, 이를 이용한 불휘발성 메모리 장치 및그 제어 방법
US7002197B2 (en) * 2004-01-23 2006-02-21 Hewlett-Packard Development Company, L.P. Cross point resistive memory array
US7052924B2 (en) * 2004-03-29 2006-05-30 Articulated Technologies, Llc Light active sheet and methods for making the same
KR100604871B1 (ko) * 2004-06-17 2006-07-31 삼성전자주식회사 상보형 불휘발성 메모리 소자와 그 동작 방법과 그 제조 방법과 그를 포함하는 논리소자 및 반도체 장치
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7432141B2 (en) 2004-09-08 2008-10-07 Sandisk 3D Llc Large-grain p-doped polysilicon films for use in thin film transistors
KR100684875B1 (ko) * 2004-11-24 2007-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
EP1675183A1 (en) * 2004-12-21 2006-06-28 STMicroelectronics S.r.l. Phase change memory cell with diode junction selection and manufacturing method thereof
US7259038B2 (en) 2005-01-19 2007-08-21 Sandisk Corporation Forming nonvolatile phase change memory cell having a reduced thermal contact area
US7391642B2 (en) * 2005-01-25 2008-06-24 Intel Corporation Multilevel programming of phase change memory cells
KR100663358B1 (ko) * 2005-02-24 2007-01-02 삼성전자주식회사 셀 다이오드들을 채택하는 상변이 기억소자들 및 그 제조방법들
KR100689831B1 (ko) * 2005-06-20 2007-03-08 삼성전자주식회사 서로 자기정렬된 셀 다이오드 및 하부전극을 갖는 상변이기억 셀들 및 그 제조방법들
KR100665227B1 (ko) * 2005-10-18 2007-01-09 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
TWI266423B (en) 2005-12-23 2006-11-11 Ind Tech Res Inst Three-dimensional thin-film transistor nano-die memory device and manufacturing method thereof
US7501331B2 (en) 2006-03-31 2009-03-10 Sandisk 3D Llc Low-temperature metal-induced crystallization of silicon-germanium films
KR100764056B1 (ko) * 2006-09-14 2007-10-08 삼성전자주식회사 상변화 기억 장치 및 그 제조 방법
KR100827661B1 (ko) * 2006-10-31 2008-05-07 삼성전자주식회사 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법
KR100782496B1 (ko) * 2006-11-09 2007-12-05 삼성전자주식회사 자기 정렬된 셀 다이오드를 갖는 반도체 소자의 제조방법및 이를 이용하는 상변화 기억소자의 제조방법
KR100780964B1 (ko) * 2006-11-13 2007-12-03 삼성전자주식회사 셀 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법
KR100791077B1 (ko) * 2006-12-13 2008-01-03 삼성전자주식회사 작은 전이영역을 갖는 상전이 메모리소자 및 그 제조방법
US7704788B2 (en) * 2007-04-06 2010-04-27 Samsung Electronics Co., Ltd. Methods of fabricating multi-bit phase-change memory devices and devices formed thereby
KR100873894B1 (ko) * 2007-06-29 2008-12-15 삼성전자주식회사 반도체 장치의 제조 방법
US20090026524A1 (en) * 2007-07-27 2009-01-29 Franz Kreupl Stacked Circuits
KR100973273B1 (ko) * 2008-04-28 2010-07-30 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법
US7858468B2 (en) * 2008-10-30 2010-12-28 Micron Technology, Inc. Memory devices and formation methods
KR101634753B1 (ko) * 2008-11-28 2016-06-30 삼성전자주식회사 탄소나노튜브 엔 도핑 물질 및 이를 이용한 엔 도핑 방법
US8021897B2 (en) * 2009-02-19 2011-09-20 Micron Technology, Inc. Methods of fabricating a cross point memory array

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998045130A1 (en) * 1997-04-04 1998-10-15 Leedy Glenn J Three dimensional structure memory

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