CN101887915A - 功率金属氧化物半导体场效应晶体管封装体 - Google Patents

功率金属氧化物半导体场效应晶体管封装体 Download PDF

Info

Publication number
CN101887915A
CN101887915A CN2010101543810A CN201010154381A CN101887915A CN 101887915 A CN101887915 A CN 101887915A CN 2010101543810 A CN2010101543810 A CN 2010101543810A CN 201010154381 A CN201010154381 A CN 201010154381A CN 101887915 A CN101887915 A CN 101887915A
Authority
CN
China
Prior art keywords
semiconductor
conductive structure
power mosfet
based end
mosfet package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010101543810A
Other languages
English (en)
Other versions
CN101887915B (zh
Inventor
彭宝庆
温英男
张恕铭
倪庆羽
谢昀叡
陈伟铭
蔡佳伦
郑家明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN101887915A publication Critical patent/CN101887915A/zh
Application granted granted Critical
Publication of CN101887915B publication Critical patent/CN101887915B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种功率金属氧化物半导体场效应晶体管封装体，包括：半导体基底，具有第一表面及相反的第二表面，导电型为第一导电型，且半导体基底形成漏极区；掺杂区，自第一表面向下延伸，导电型为第二导电型；源极区，位于掺杂区中，导电型为第一导电型；栅极，形成于第一表面上或埋于该第一表面内，且与半导体基底之间隔有栅极介电层；第一导电结构，位于半导体基底之上，具有第一端点，且与漏极区电性连接；第二导电结构，位于半导体基底之上，具有第二端点，且与源极区电性连接；第三导电结构，位于半导体基底之上，具有第三端点，且与栅极电性连接，其中第一端点、第二端点及第三端点大抵共平面。

Description

功率金属氧化物半导体场效应晶体管封装体
技术领域
本发明有关于功率金属氧化物半导体场效应晶体管封装体，且特别是有关于晶圆级晶片尺寸封装的功率金属氧化物半导体场效应晶体管封装体。
背景技术
图1A及图1B分别显示现有功率金属氧化物半导体场效应晶体管封装体10的剖面示意图及立体示意图。如图1A、图1B所示，功率金属氧化物半导体场效应晶体管晶片12承载于导电载体16上，并封装于壳体14中。功率金属氧化物半导体场效应晶体管晶片12具有栅极接点区与源极接点区(未显示)。功率金属氧化物半导体场效应晶体管封装体10包括电性连接至栅极接点区的接脚18g与电性连接至源极接点区的接脚18s，接脚18g与接脚18s进一步延伸至壳体14之外。功率金属氧化物半导体场效应晶体管晶片12另具有漏极接点区(未显示)。漏极接点区通过下方的导电载体16而与延伸至壳体14之外的接脚18d电性连接。
然而，上述封装体需将功率金属氧化物半导体场效应晶体管元件逐一封装于壳体中，并需逐一形成接脚，相当耗时费工。此外，壳体与接脚将占去很大的空间，不利于较小尺寸的封装体的形成，不符合现今对电子产品轻薄短小化的需求。
发明内容
本发明提供一种功率金属氧化物半导体场效应晶体管封装体，包括：半导体基底，具有第一表面及与第一表面相反的第二表面，半导体基底的导电型为第一导电型，且半导体基底形成漏极区；掺杂区，自第一表面向下延伸，掺杂区的导电型为第二导电型；源极区，位于掺杂区中，源极区的导电型为第一导电型；栅极，形成于第一表面上，且与半导体基底之间隔有栅极介电层；第一导电结构，位于半导体基底之上，第一导电结构具有第一端点，且与漏极区电性连接；第二导电结构，位于半导体基底之上，第二导电结构具有第二端点，且与源极区电性连接；第三导电结构，位于半导体基底之上，第三导电结构具有第三端点，且与栅极电性连接，其中第一端点、第二端点及第三端点大抵共平面；以及保护层，位于半导体基底与第一端点、第二端点及第三端点之间。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，还包括一第一穿基底导电结构，该第一穿基底导电结构贯穿该第一表面及该第二表面而与该第一导电结构电性连接，且不与该掺杂区或该源极区接触。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第一穿基底导电结构通过该半导体基底上的一线路重布层而与该第一导电结构电性连接。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第一穿基底导电结构所贯穿的部分的导电型皆为该第一导电型。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第一穿基底导电结构与该半导体基底之间隔有一第一绝缘层。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，还包括一漏极电极层，位于该第二表面上而与该漏极区电性连接，且该漏极电极层与该第一穿基底导电结构电性连接。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，还包括一非金属散热层，位于该漏极电极层与该半导体基底之上。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，还包括一非金属散热层，位于该半导体基底之上。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，还包括一第二穿基底导电结构，该第二穿基底导电结构电性连接至该源极区与该第二导电结构，且自该源极区朝该第二表面延伸，并于该第二表面露出。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第二穿基底导电结构通过该半导体基底上的一线路重布层而与该第二导电结构电性连接。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第二穿基底导电结构与该半导体基底之间隔有一第二绝缘层。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，还包括一第三穿基底导电结构，该第三穿基底导电结构电性连接至该栅极与该第三导电结构，且自该栅极朝该第二表面延伸，并于该第二表面露出，该第三穿基底导电结构与该半导体基底之间隔有一第三绝缘层。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第三穿基底导电结构通过该半导体基底上的一线路重布层而与该第三导电结构电性连接。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第一导电结构、该第二导电结构及该第三导电结构分别包括一第一焊球、一第二焊球及一第三焊球，其中该第一端点、该第二端点及该第三端点分别为该第一焊球、该第二焊球及该第三焊球的顶端。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，还包括一半导体承载基底，具有至少一凹槽，该半导体基底设置于该凹槽之上，且该第一导电结构的该第一端点位于该半导体承载基底的一上表面之上。
本发明还提供一种功率金属氧化物半导体场效应晶体管封装体，包括：半导体基底，具有第一表面及与第一表面相反的第二表面，半导体基底的导电型为第一导电型，且半导体基底形成漏极区；掺杂区，自第一表面向下延伸，掺杂区的导电型为第二导电型；源极区，位于掺杂区中，源极区的导电型为第一导电型；栅极，形成于第一表面上或埋于第一表面内，且与半导体基底之间隔有栅极介电层；第一沟槽，自半导体基底的第一侧面朝半导体基底的内部延伸，且自第一表面向第二表面延伸；第一导电层，位于第一沟槽的侧壁上，其中第一导电层不与第一侧面共平面而与第一侧面隔有第一最短距离，且第一导电层与源极区电性连接；第一绝缘层，位于第一导电层与半导体基底之间；第二沟槽，自半导体基底的第二侧面朝半导体基底的内部延伸，且自第一表面向第二表面延伸；第二导电层，位于第二沟槽的侧壁上，其中第二导电层不与第二侧面共平面而与第二侧面隔有第二最短距离，且第二导电层与漏极区电性连接；第二绝缘层，位于第二导电层与半导体基底之间；第三沟槽，自半导体基底的第三侧面朝半导体基底的内部延伸，且自第一表面向第二表面延伸；第三导电层，位于第三沟槽的侧壁上，其中第三导电层不与第三侧面共平面而与第三侧面隔有第三最短距离，且第三导电层与栅极电性连接；以及第三绝缘层，位于第三导电层与半导体基底之间。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第一侧面与该第三侧面相对。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第一侧面与该第二侧面相对。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第二侧面与该第三侧面相对。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第一侧面、该第二侧面及该第三侧面为同一侧面。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第一侧面及该第二侧面为同一侧面。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第一侧面及该第三侧面为同一侧面。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第二侧面及该第三侧面为同一侧面。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第一导电层通过一线路重布层而与该源极区电性连接。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第二导电层通过一线路重布层而与该漏极区电性连接。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，该第三导电层通过一线路重布层而与该栅极电性连接。
本发明所述的功率金属氧化物半导体场效应晶体管封装体，还包括一印刷电路板，具有一第一接垫、一第二接垫及一第三接垫，其中，该半导体基底设置于该印刷电路板上，且该第一接垫、该第二接垫及该第三接垫分别与该第一导电层、该第二导电层及该第三导电层电性连接。
本发明可有效降低封装成本，并形成尺寸较小的封装体。
附图说明
图1A及图1B分别显示现有功率金属氧化物半导体场效应晶体管元件的封装体的剖面示意图及立体示意图。
图2A至图2B显示一实施例的功率金属氧化物半导体场效应晶体管晶片的示意图。
图3A至图3H说明本发明多个实施例的功率金属氧化物半导体场效应晶体管封装体的剖面示意图。
图4A至图4B显示本发明多个实施例的功率金属氧化物半导体场效应晶体管封装体的剖面示意图。
图5A至图5F显示一实施例的功率金属氧化物半导体场效应晶体管封装体的一系列制程的立体示意图。
图6A至图6B显示本发明一实施例中，于穿孔中形成图案化导电层的一系列制程的俯视图。
图7A至图7G显示本发明多个实施例的具有侧壁接点的功率金属氧化物半导体场效应晶体管封装体的立体示意图。
附图中符号的简单说明如下：
10：功率金属氧化物半导体场效应晶体管封装体
12：功率金属氧化物半导体场效应晶体管晶片
14：壳体                     16：导电载体
18d、18g、18s：接脚
100：功率金属氧化物半导体场效应晶体管晶片
102：半导体基底              102a、102b：表面
104：掺杂区                  104a：绝缘层
106：源极区                  108：栅极
110：栅极介电层              112：源极电极层
114：漏极电极层              116、118、120：导电结构
116a、118a、120a：焊球       116b、118b、120b：接垫
122、130、132：穿基底导电结构
124、134、136：绝缘层
126：保护层                 128：散热层
200：承载基底               202：凹槽
204、400、402、404：线路重布层
500：晶圆                   502：穿孔
504：绝缘层
506a、506b、506c、506d：图案化导电层
530、532：线路重布层
540：半导体基底             540a、540b：表面
560：印刷电路板
562a、562b、562c、562d：接垫
564a、564b、564c、564d：导电结构
570：保护层                 580、582、584：沟槽
590、592、594：侧面
602、602a：晶种层           604、604a：光阻层
d1、d2、d3：距离            D、G、S：接点
g：栅极区                   s：源极区
A、R：区域                  SC：切割道。
具体实施方式
本发明实施例包括利用晶圆级封装来形成功率金属氧化物半导体场效应晶体管封装体(power MOSFET package)，通过例如是穿基底导通孔(through substrate via，TSV)等垂直方向的导电结构，将功率金属氧化物半导体场效应晶体管元件的栅极接点、源极接点及漏极接点导引至大抵相同的平面上，可有效降低封装成本，并形成尺寸较小的封装体。所形成的功率金属氧化物半导体场效应晶体管封装体的接点由于大抵位于同一平面上，有利于通过例如覆晶封装的方式与其他电子元件整合。
首先，配合图式举例说明本发明一实施例的功率金属氧化物半导体场效应晶体管封装体中的MOSFET晶片的结构。图2A显示一实施例的功率金属氧化物半导体场效应晶体管晶片100的立体示意图。功率金属氧化物半导体场效应晶体管晶片100包括半导体基底102，具有第一表面102a及相反的第二表面102b。半导体基底102的导电型可为N型或P型，一般而言，以N型的半导体基底居多。以导电型为N型的半导体基底102为例，其可为掺杂有N型掺质的硅基底。半导体基底102中的掺质种类与掺杂浓度可为不均一的。例如，半导体基底102下部分所掺杂的N型掺质的种类与掺杂浓度可不同于上部分中的N型掺质种类与掺杂浓度。半导体基底102本身形成了一漏极区。因此，附图标记102亦可代表功率金属氧化物半导体场效应晶体管晶片100中的漏极区。
功率金属氧化物半导体场效应晶体管晶片100包括掺杂区104，自第一表面102a向下延伸。掺杂区104的导电型不同于半导体基底102。例如，当半导体基底102为N型基底时，掺杂区104的导电型为P型，反之亦然。
功率金属氧化物半导体场效应晶体管晶片100包括源极区106，位于掺杂区104中。源极区106的导电型与半导体基底102相同，例如皆为N型。在此实施例中，源极区106自第一表面102a向下延伸且部分被掺杂区104围绕。
功率金属氧化物半导体场效应晶体管晶片100包括栅极108，例如可为一多晶硅层。栅极108与半导体基底102之间隔有栅极介电层110，此外在另一实施例中，栅极108与栅极介电层110可为埋入式结构，形成于基底的凹穴中。
在图2A的实施例中，半导体基底102上形成有源极电极层112，其与源极区106电性连接，并与栅极108电性绝缘，其中，半导体基底102与源极电极层112之间另间隔有一层绝缘层104a，而此绝缘层104a亦可由自该掺杂区104延伸的掺杂区104a取代，例如P型掺杂区；在另一实施例中，栅极介电层110可和源极绝缘层104a同时形成，其余露出的基底表面则可作为漏极接触区。源极电极层112与源极区106之间彼此欧姆接触。此外，在半导体基底(漏极区)102下方可形成有漏极电极层114。漏极电极层114与漏极区102之间彼此欧姆接触。
当施加电压于栅极108时，可使掺杂区104中产生沟道(channel)，再通过电场的施加，可使电子流或电流于源极电极层112、源极区106、漏极区102与漏极电极层114之间流动。
图2B显示一实施例中，漏极电极层114、源极电极层112及栅极108的位置示意图。在一实施例中，可例如于位置A形成电性连接至栅极108的导电结构，例如可包括一焊球，亦可于例如位置B形成电性连接至源极区106的导电结构，例如亦可包括一焊球。因此，在此实施例中，分别电性连接至栅极108与源极区106(通过源极电极层112)的导电结构的端点可经由控制焊球的大小而大抵共平面。在一实施例中，可例如于位置C形成电性连接至漏极区102的导电结构，例如可包括穿基底导电结构及一焊球。在此实施例中，漏极区102通过漏极电极层114及穿基底导电结构而可将导电通路由第二表面102b向上导引至第一表面102a之上，而使功率金属氧化物半导体场效应晶体管晶片100的栅极、源极、漏极三接点的端点大抵共平面。可于三接点的端点与半导体基底102之间形成保护层而完成本发明实施例的功率金属氧化物半导体场效应晶体管封装体的制作。
本发明实施例的功率金属氧化物半导体场效应晶体管封装体较佳采用晶圆级封装而可一次完成许多晶片的封装，可大幅节省制程成本与时间，并可形成尺寸较小的封装体。所形成的功率金属氧化物半导体场效应晶体管封装体的接点由于大抵位于同一平面上，有利于通过例如覆晶封装的方式与其他电子元件整合。
以下，配合图3A至图3H说明本发明多个实施例的功率金属氧化物半导体场效应晶体管封装体的剖面示意图。其中，相同或相似的元件将可能采用相同或相似的标号，以便于了解本发明实施例。
在图3A的实施例中，封装体包括第一导电结构116，位于半导体基底102的露出表面(亦可视为漏极区102)上。第一导电结构116通过第一穿基底导电结构122及漏极电极层114而与漏极区102电性连接。在此实施例中，第一穿基底导电结构122与半导体基底102(或漏极区102)之间隔有第一绝缘层124。应注意的是第一穿基底导电结构122不与掺杂区104或源极区106接触。第一导电结构116例如可包括接垫116b及焊球116a。封装体还包括第二导电结构118，位于半导体基底102的源极电极层112上，且电性连接至源极区(未显示，可参照图2A)。第二导电结构118例如可包括接垫118b及焊球118a。封装体还包括第三导电结构120，位于半导体基底102的栅极108上，且电性连接至栅极108(未显示，可参照图2A)。第三导电结构120例如可包括接垫120b及焊球120a。在此实施例中，通过第一穿基底导电结构122的形成，可使电性连接至漏极区的导电结构116的一第一端点(例如焊球116a的顶点)大抵与第二导电结构118的第二端点及第三导电结构120的第三端点共平面，有利于覆晶封装而整合至其他电子元件。在这些端点与半导体基底102之间还形成有保护层126。此实施例较佳采用硅晶圆作为半导体基底102以进行晶圆级封装，并经由切割步骤而分离出个别的封装体。
图3B所示实施例相似于图3A，其差别主要在于图3A的第一穿基底导电结构122的形成是先由第一表面102a向下蚀刻形成贯穿基底的孔洞，再于其中填入导电层。而图3B的实施例是由第二表面102b向上蚀刻以形成贯穿基底的孔洞，再于其中填入导电层。因此，对图3B实施例的第一穿基底导电结构122而言，在第一表面102a上的一截面小于在第二表面102b上的一截面，与图3A的结构相反。
在图3C所示实施例中，其结构相似于图3A所示结构，其差异主要在于图3C的封装体还包括散热层128。散热层128有助于将元件运作时产生的热能导出。散热层128的材质可为任何导热性良好的材料，其可为金属材质或非金属材质。其中在使用晶圆级封装的场合中，由于晶粒切割步骤是在散热层形成之后，因此较佳采用非金属散热层以利于后续切割，例如可使用Si、AlN、Al2O3、SiC等材质。
在图3D所示实施例中，其结构相似于图3C所示结构，其差异主要在于第一穿基底导电结构122与半导体基底102(亦可视为漏极区102)之间不具有绝缘层而彼此电性接触，较佳为彼此欧姆接触，其中为更快速导引源极区和漏极区间的电流，第一穿基底导电结构122是设在相邻源极区的位置而较远离于栅极区，且第一穿基底导电结构122周围的掺杂区102c整体是由单一导电型态的掺杂物构成，包括N型掺杂物，在另一实施例中，为更快导引源极区和漏极区间的电流，可选择使路径较长的区域如邻接漏极电极层114的基底下方掺杂区浓度高于基底上方掺杂区，或者选择三明治结构，使基底上下方的掺杂区浓度高于基底中间区域。在此实施例中，电流或电子流可直接由源极区S流向第一穿基底导电结构122，而进一步导引至焊球116a。第一穿基底导电结构122及其周围掺杂区102c可与漏极电极层114共同导引电流或电子流。在另一实施例中，亦可不形成漏极电极层114，而直接以第一穿基底导电结构122及其周围掺杂区102c导引电流或电子流。
在图3A至图3D的实施例中，是通过第一穿基底导电结构122将电性连接至漏极区的导电通路导引至第一表面102a上。然本发明实施例不限于此，在图3E的实施例中，是采用电性连接至源极区的第二穿基底导电结构130，将电性连接至源极区的导电通路导引至第二表面102b上。此外，还采用电性连接至栅极的第三穿基底导电结构132，将电性连接至栅极的导电通路导引至第二表面102b上。第二穿基底导电结构130与第三穿基底导电结构132分别电性连接至位于第二表面102b上的第二导电结构118与第三导电结构120。在此实施例中，第一导电结构116、第二导电结构118及第三导电结构120的端点仍可大抵共平面，利于后续的覆晶封装。此外，在图3E的实施例中，第二穿基底导电结构130与半导体基底102之间隔有第二绝缘层134，而第三穿基底导电结构132与半导体基底102之间隔有第三绝缘层136。然在其他实施例中，第二穿基底导电结构130与半导体基底102之间可不具有绝缘层，而可改由电性相反的掺杂区取代。
本发明实施例的封装体不限于使用穿基底导电结构来使各接点(例如焊球的顶点)大抵共平面。例如，在图3F的实施例中，是将半导体基底102设置于半导体承载基底200中的一凹槽202的底部上。在此实施例中，电性连接至漏极区的第一导电结构116设置于半导体承载基底200的上表面上。如图3F所示，通过线路重布层204而使第一导电结构116与漏极区电性连接。在此实施例中，半导体承载基底200较佳是具有多个凹槽于其中的晶圆，而可进行晶圆级封装，并通过线路重布层的设置，将功率金属氧化物半导体场效应晶体管晶片的接点皆导引至大抵同一平面上。接着通过切割步骤，可形成多个封装体。
如图3G与图3H所示的实施例，亦可通过线路重布层206，将与源极区电性连接的导电通路导引至设置于第二表面102b上的第二导电结构118，并可通过线路重布层208，将与栅极电性连接的导电通路导引至设置于第二表面102b上的第三导电结构120，亦可使功率金氧半电晶体晶片的接点皆导引至大抵同一平面上。
虽然，在上述图3A至图3E的实施例中，穿基底导电结构是位于接垫的正下方，但本发明实施例的实施方式不限于此。在其他实施例中，穿基底导电结构及接垫之间是通过一线路重布层而彼此电性连接。在此情形下，穿基底导电结构是通过线路重布层而与导电结构电性连接。
图4A至图4B显示本发明多个实施例的功率金属氧化物半导体场效应晶体管封装体的剖面示意图。在图4A的实施例中，其结构相似于图3A的结构，其差异主要在于第一穿基底导电结构122非位于第一导电结构116的正下方。在此实施例中，还包括位于半导体基底102上的一线路重布层400，其形成第一穿基底导电结构122与第一导电结构116之间的导电通路。例如，线路重布层400可同时与第一穿基底导电结构122及接垫116b电性连接。
在图4B的实施例中，其结构相似于图3E的结构，其差异主要在于第二穿基底导电结构130非位于第二导电结构118的正下方，且第三穿基底导电结构132非位于第三导电结构120的正下方。在此实施例中，还包括位于半导体基底102上的一线路重布层402，其形成第二穿基底导电结构130与第二导电结构118之间的导电通路。此外，此实施例还可还包括位于半导体基底102上的一线路重布层404，其形成第三穿基底导电结构132与第三导电结构120之间的导电通路。在图4A至图4B的实施例中，通过线路重布层的使用，可视需求将导电结构(例如，焊球)配置于所需的特定位置。
在上述实施例中，虽然穿基底导电结构大抵将穿孔填满，然本发明实施例的实施方式不限于此。在其他实施例中，穿基底导电结构可仅大抵顺应性地形成于穿孔的侧壁上而不将穿孔填满。
以下，将配合图式说明本发明另一实施例的功率金属氧化物半导体场效应晶体管封装体及其形成方法。在此实施例中，是以晶圆级封装制程形成功率金属氧化物半导体场效应晶体管封装体，并将穿基底导电结构形成在切割道上以形成具有侧壁接点(sidewall contact)的功率金属氧化物半导体场效应晶体管封装体。
图5A至图5F显示一实施例的功率金属氧化物半导体场效应晶体管封装体的一系列制程立体示意图。如图5A所示，提供晶圆500，其上形成有多个功率金属氧化物半导体场效应晶体管。晶圆500上具有多个预定的切割道SC，其将晶圆500分成多个区域，其中一区域中具有至少一功率金属氧化物半导体场效应晶体管。功率金属氧化物半导体场效应晶体管的形成方式可采用现有的半导体制程，在此不作叙述，其结构可例如相似于(但不限于)图2A所示的结构。
图5B显示图5A中区域A的放大立体图，用以说明此实施例的功率金属氧化物半导体场效应晶体管的后续制程。应注意的是，以下所说明的制程不限于仅对区域A的部分进行。在此实施例中，是同时对晶圆500的多个区域进行相似或相同的制程，经后续沿着预定切割道SC切割晶圆500后，可形成多个具有侧壁接点的功率金属氧化物半导体场效应晶体管封装体。
如图5B所示，切割线S C在区域A中围出一区域R，该区域R中具有至少一功率金属氧化物半导体场效应晶体管。功率金属氧化物半导体场效应晶体管的结构可类似于(但不限于)图2A所示结构，其可包括半导体基底，具有第一表面及相反的第二表面，半导体基底的导电型为第一导电型(例如是N型)，且半导体基底形成一漏极区。功率金属氧化物半导体场效应晶体管还包括掺杂区，自第一表面向下延伸，掺杂区的导电型为第二导电型(例如是P型)。功率金属氧化物半导体场效应晶体管还包括源极区，位于掺杂区中，源极区的导电型为第一导电型(例如是N型)。功率金属氧化物半导体场效应晶体管还包括栅极，形成于第一表面上或埋于第一表面内，且与半导体基底之间隔有栅极介电层。为简化图式，漏极区、源极区及栅极未于图5B中绘出，其具体结构可例如参照图2A。
接着，如图5C所示，于晶圆500中形成多个贯穿晶圆500的穿孔502，且穿孔502的位置与部分预定的切割道SC重叠。穿孔502的形成方式例如包括光刻及蚀刻制程。或者，在一实施例中，可先形成自晶圆500的一表面朝另一相反表面延伸的孔洞，接着自相反表面薄化晶圆500(例如，通过化学机械研磨(CMP)或研磨(grinding)等方式)直至露出先前形成的孔洞以形成贯穿晶圆500的穿孔502。在后续制程中，将于这些穿孔的侧壁上形成导电层以形成多个穿基底导电结构，且这些穿基底导电结构将分别与栅极、源极区及漏极区电性接触而可作为功率金属氧化物半导体场效应晶体管的接点。
请继续参照图5C，在这些穿孔502的侧壁上形成绝缘层504，用以使后续形成的导电层与晶圆500彼此电性绝缘。绝缘层504例如可为氧化层，其形成方式例如为化学气相沉积。然，绝缘层504亦可采用其他的制程及/或材料来形成。
接着，如图5C所示，于不同穿孔502中的绝缘层504上形成图案化导电层506a、506b、506c及506d。图案化导电层分别与栅极、源极区及漏极区电性接触。在后续切割制程后，图案化导电层将可作为功率金属氧化物半导体场效应晶体管的侧壁接点。例如，图案化导电层506a可与源极区电性连接，图案化导电层506b可与漏极区电性连接，而图案化导电层506c可与栅极电性连接。在此实施例中，图案化导电层506d与漏极区电性连接。然而，图案化导电层506d与其所在穿孔的形成并非必要。在一实施例中，仅需形成三个穿孔及其中的图案化导电层。然应注意的是，由于本发明实施例的功率金属氧化物半导体场效应晶体管封装体较佳采取晶圆级封装，因此虽然图案化导电层506d对于区域R中的功率金属氧化物半导体场效应晶体管并非必要，然图案化导电层506d可作为相邻的另一功率金属氧化物半导体场效应晶体管的侧壁接点。
此外，如图5C所示，穿孔502中的图案化导电层皆仅覆盖于部分的穿孔侧壁上。这些图案化导电层皆不覆盖于预定的切割道SC上。因此，在后续切割晶圆500以分离出多个功率金属氧化物半导体场效应晶体管封装体时，切割刀所切割的部分将不含这些图案化导电层，可避免切割刀受损。此外，更重要的是，图案化导电层将不会于切割晶圆的过程中受到拉扯，可有效避免图案化导电层剥落(peeling)。
上述穿孔中的图案化导电层的形成方式将配合图6A至图6B所示的一系列制程上视图作说明。然应注意的是，图6A至图6B仅举例说明穿孔中的图案化导电层的其中一种形成方式，其形成方式不限于此。
如图6A所示，首先于穿孔502的侧壁上形成绝缘层504，并接着于绝缘层504上形成晶种层602。晶种层602可例如以物理气相沉积法形成，其材质例如为铜。此外，晶种层602与晶圆500之间较佳形成有扩散阻障层(未显示)，其材质例如是TiW或TiCu，可避免铜扩散进入晶圆500，并可增加晶种层602与晶圆500(或绝缘层504)之间的粘着性。
接着，如图6A所示，于晶种层602上顺应性形成光阻层604。光阻层604可为可电镀光阻，因而可通过电镀的方式(例如，以晶种层602为电极)而顺应性地形成于晶种层602之上。
接着，如图6B所示，将光阻层604图案化而使预定切割道SC所经过的区域附近的光阻层604被移除，使预定切割道SC所经过的区域附近的晶种层602露出。通常，可电镀光阻为负型光阻，因此可以遮蔽物盖住预定切割道SC所经过的区域附近，并对露出的光阻层604照光而使其固化。接着，可洗去未照光的光阻而形成图案化光阻层604a。
接着，如图6B所示，以图案化后的光阻层604a为遮罩对晶种层602进行蚀刻，露出的晶种层602经移除后便形成了图案化晶种层602a。
之后，可移除图案化光阻层604a，并以图案化晶种层602a为电极，通过电镀制程而于图案化晶种层602a上形成导电材料以形成图案化导电层，例如是图5C所示的图案化导电层506a、506b、506c或506d。在一实施例，在形成图案化导电层的制程期间，可同时于晶圆500上形成各种线路布局(例如，形成线路重布层)，使图案化导电层可分别与功率金属氧化物半导体场效应晶体管的栅极、源极区或漏极区电性连接。
请回到图5C，在于穿孔502中形成图案化导电层(506a至506d)之后，沿着预定的切割道SC切割晶圆500以形成多个彼此分离的功率金属氧化物半导体场效应晶体管封装体。由于本形成于预定切割道SC上的导电层在图案化步骤之后已移除，因此切割过程中不会切割到图案化导电层，可避免切割刀损坏，并有效防止图案化导电层因切割刀的拉扯而剥落，可提升元件的可靠度与良率。图5D显示其中一功率金属氧化物半导体场效应晶体管封装体520的立体示意图。
如图5D所示，功率金属氧化物半导体场效应晶体管封装体520包括半导体基底540。在定义图案化导电层时，可同时于半导体基底540上形成线路重布层。例如，线路重布层530用以提供图案化导电层506a与预先形成于半导体基底540中的源极区s之间的导电通路。线路重布层532用以提供图案化导电层506c与预先形成于半导体基底540中的栅极g之间的导电通路。相似地，亦可同时于半导体基底540上形成线路重布层(例如，位于半导体基底540的底面上，未显示于图中)，用以提供图案化导电层506b及/或506d与预先形成于半导体基底540中的漏极区(例如，位于半导体基底540的底面上，未显示于图中)之间的导电通路。因此，在此实施例中，位于功率金属氧化物半导体场效应晶体管封装体520的侧面上的图案化导电层506a、506b(及/或506d)及506c可分别作为源极接点S、漏极接点D及栅极接点G。这些位于侧壁上的接点可用以与其他电子元件(例如是印刷电路板)整合。
在图5D的实施例中，功率金属氧化物半导体场效应晶体管封装体520包括半导体基底540，具有第一表面540a及相反的第二表面540b。半导体基底540的导电型为第一导电型(例如N型)，且半导体基底540形成漏极区(未显示于图中，可参照图2A)。功率金属氧化物半导体场效应晶体管封装体520包括掺杂区(未显示于图中，可参照图2A)，自第一表面540a向下延伸，掺杂区的导电型为第二导电型(例如P型)。功率金属氧化物半导体场效应晶体管封装体520包括源极区s，位于掺杂区中，源极区的导电型为第一导电型。功率金属氧化物半导体场效应晶体管封装体520包括栅极区g，形成于第一表面540a上或埋于第一表面540a内，且与半导体基底540之间隔有栅极介电层(未显示于图中，可参照图2A)。
此外，如图5D所示，功率金属氧化物半导体场效应晶体管封装体520还包括第一沟槽580，自半导体基底540的第一侧面590朝半导体基底540的内部延伸，且自第一表面540a向第二表面540b延伸。第一沟槽580的侧壁上形成有第一导电层(即图案化导电层506a)，其中第一导电层不与第一侧面590共平面而与第一侧面590隔有第一最短距离d1，且第一导电层与源极区s电性连接。第一导电层与半导体基底540之间还隔有绝缘层504。
如图5D所示，功率金属氧化物半导体场效应晶体管封装体520还包括第二沟槽582，自半导体基底540的第二侧面592朝半导体基底540的内部延伸，且自第一表面540a向第二表面540b延伸。第二沟槽582的侧壁上形成有第二导电层(即图案化导电层506b)，其中第二导电层不与第二侧面592共平面而与第二侧面592隔有第二最短距离d2，且第二导电层与漏极区(未显示于图中，可参照图2A)电性连接。第二导电层与半导体基底540之间还隔有绝缘层504。
如图5D所示，功率金属氧化物半导体场效应晶体管封装体520还包括第三沟槽584，自半导体基底540的第三侧面594朝半导体基底540的内部延伸，且自第一表面540a向第二表面540b延伸。第三沟槽584的侧壁上形成有第三导电层(即图案化导电层506c)，其中第三导电层不与第三侧面594共平面而与第三侧面594隔有第三最短距离d3，且第三导电层与栅极g电性连接。第三导电层与半导体基底540之间还隔有绝缘层504。
如图5E所示，可将功率金属氧化物半导体场效应晶体管封装体520设置于印刷电路板560之上。印刷电路板560上可具有接垫562a、562b、562c、562d。接着，分别于图案化导电层506a、506b(及/或506d)及506c与接垫562a、562b(及/或562d)及562c之间的界面上形成导电结构564a、564b(及/或564d)及564c。导电结构564a、564b及564c可例如为具导电性的焊料，除了可粘着固定图案化导电层与接垫之外，还可形成其间的导电通路。由于导电结构564a、564b及564c的形成位置位于半导体基底540的侧壁上，因此可较容易地观察到焊接制程或导体沉积制程是否成功，并可即时修正与调整制程条件，可提高制程良率。接着，如图5F所示，可于功率金属氧化物半导体场效应晶体管封装体520上形成保护层570。
此外，本发明实施例的具有侧壁接点的功率金属氧化物半导体场效应晶体管封装体不限于上述所举实施例。例如，在一实施例中，可于同一条切割道上形成多个穿孔(例如两个或三个)，如此在切割晶圆之后，配合以相应的线路重布层布局，可于同一侧面上形成多个侧壁接点。图7A至图7G显示本发明多个实施例的具有侧壁接点的功率金属氧化物半导体场效应晶体管封装体的立体示意图。其中，源极侧壁接点(即第一导电层)、漏极侧壁接点(即第二导电层)及栅极侧壁接点(即第三导电层)可分别位于半导体基底的不同侧面上，且可有各种不同的相对关系，如图7A至图7C所示。此外，在图7D至图7G所示的实施例中，半导体基底的同一侧面上，可形成有多个侧壁接点。例如，半导体基底的一侧面上可同时形成有源极侧壁接点(即第一导电层)、漏极侧壁接点(即第二导电层)及栅极侧壁接点(即第三导电层)。或者，半导体基底的一侧面上可同时形成有源极侧壁接点(即第一导电层)及漏极侧壁接点(即第二导电层)或栅极侧壁接点(即第三导电层)。或者，半导体基底的一侧面上可同时形成有漏极侧壁接点(即第二导电层)及栅极侧壁接点(即第三导电层)。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (27)

1.一种功率金属氧化物半导体场效应晶体管封装体，其特征在于，包括：
一半导体基底，具有一第一表面及一与该第一表面相反的第二表面，该半导体基底的导电型为一第一导电型，且该半导体基底形成一漏极区；
一掺杂区，自该第一表面向下延伸，该掺杂区的导电型为一第二导电型；
一源极区，位于该掺杂区中，该源极区的导电型为该第一导电型；
一栅极，形成于该第一表面上或埋于该第一表面内，且与该半导体基底之间隔有一栅极介电层；
一第一导电结构，位于该半导体基底之上，该第一导电结构具有一第一端点，且与该漏极区电性连接；
一第二导电结构，位于该半导体基底之上，该第二导电结构具有一第二端点，且与该源极区电性连接；
一第三导电结构，位于该半导体基底之上，该第三导电结构具有一第三端点，且与该栅极电性连接，其中该第一端点、该第二端点及该第三端点共平面；以及
一保护层，位于该半导体基底与该第一端点、该第二端点、及该第三端点之间。
2.根据权利要求1所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，还包括一第一穿基底导电结构，该第一穿基底导电结构贯穿该第一表面及该第二表面而与该第一导电结构电性连接，且不与该掺杂区或该源极区接触。
3.根据权利要求2所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第一穿基底导电结构通过该半导体基底上的一线路重布层而与该第一导电结构电性连接。
4.根据权利要求2所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第一穿基底导电结构所贯穿的部分的导电型皆为该第一导电型。
5.根据权利要求2所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第一穿基底导电结构与该半导体基底之间隔有一第一绝缘层。
6.根据权利要求2所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，还包括一漏极电极层，位于该第二表面上而与该漏极区电性连接，且该漏极电极层与该第一穿基底导电结构电性连接。
7.根据权利要求6所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，还包括一非金属散热层，位于该漏极电极层与该半导体基底之上。
8.根据权利要求1所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，还包括一非金属散热层，位于该半导体基底之上。
9.根据权利要求1所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，还包括一第二穿基底导电结构，该第二穿基底导电结构电性连接至该源极区与该第二导电结构，且自该源极区朝该第二表面延伸，并于该第二表面露出。
10.根据权利要求9所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第二穿基底导电结构通过该半导体基底上的一线路重布层而与该第二导电结构电性连接。
11.根据权利要求9所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第二穿基底导电结构与该半导体基底之间隔有一第二绝缘层。
12.根据权利要求1所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，还包括一第三穿基底导电结构，该第三穿基底导电结构电性连接至该栅极与该第三导电结构，且自该栅极朝该第二表面延伸，并于该第二表面露出，该第三穿基底导电结构与该半导体基底之间隔有一第三绝缘层。
13.根据权利要求12所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第三穿基底导电结构通过该半导体基底上的一线路重布层而与该第三导电结构电性连接。
14.根据权利要求1所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第一导电结构、该第二导电结构及该第三导电结构分别包括一第一焊球、一第二焊球及一第三焊球，其中该第一端点、该第二端点及该第三端点分别为该第一焊球、该第二焊球及该第三焊球的顶端。
15.根据权利要求1所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，还包括一半导体承载基底，具有至少一凹槽，该半导体基底设置于该凹槽之上，且该第一导电结构的该第一端点位于该半导体承载基底的一上表面之上。
16.一种功率金属氧化物半导体场效应晶体管封装体，其特征在于，包括：
一半导体基底，具有一第一表面及一与该第一表面相反的第二表面，该半导体基底的导电型为一第一导电型，且该半导体基底形成一漏极区；
一掺杂区，自该第一表面向下延伸，该掺杂区的导电型为一第二导电型；
一源极区，位于该掺杂区中，该源极区的导电型为该第一导电型；
一栅极，形成于该第一表面上或埋于该第一表面内，且与该半导体基底之间隔有一栅极介电层；
一第一沟槽，自该半导体基底的一第一侧面朝该半导体基底的内部延伸，且自该第一表面向该第二表面延伸；
一第一导电层，位于该第一沟槽的侧壁上，其中该第一导电层不与该第一侧面共平面而与该第一侧面隔有一第一最短距离，且该第一导电层与该源极区电性连接；
一第一绝缘层，位于该第一导电层与该半导体基底之间；
一第二沟槽，自该半导体基底的一第二侧面朝该半导体基底的内部延伸，且自该第一表面向该第二表面延伸；
一第二导电层，位于该第二沟槽的侧壁上，其中该第二导电层不与该第二侧面共平面而与该第二侧面隔有一第二最短距离，且该第二导电层与该漏极区电性连接；
一第二绝缘层，位于该第二导电层与该半导体基底之间；
一第三沟槽，自该半导体基底的一第三侧面朝该半导体基底的内部延伸，且自该第一表面向该第二表面延伸；
一第三导电层，位于该第三沟槽的侧壁上，其中该第三导电层不与该第三侧面共平面而与该第三侧面隔有一第三最短距离，且该第三导电层与该栅极电性连接；以及
一第三绝缘层，位于该第三导电层与该半导体基底之间。
17.根据权利要求16所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第一侧面与该第三侧面相对。
18.根据权利要求16所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第一侧面与该第二侧面相对。
19.根据权利要求16所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第二侧面与该第三侧面相对。
20.根据权利要求16所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第一侧面、该第二侧面及该第三侧面为同一侧面。
21.根据权利要求16所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第一侧面及该第二侧面为同一侧面。
22.根据权利要求16所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第一侧面及该第三侧面为同一侧面。
23.根据权利要求16所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第二侧面及该第三侧面为同一侧面。
24.根据权利要求16所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第一导电层通过一线路重布层而与该源极区电性连接。
25.根据权利要求16所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第二导电层通过一线路重布层而与该漏极区电性连接。
26.根据权利要求16所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，该第三导电层通过一线路重布层而与该栅极电性连接。
27.根据权利要求16所述的功率金属氧化物半导体场效应晶体管封装体，其特征在于，还包括一印刷电路板，具有一第一接垫、一第二接垫及一第三接垫，其中，该半导体基底设置于该印刷电路板上，且该第一接垫、该第二接垫及该第三接垫分别与该第一导电层、该第二导电层及该第三导电层电性连接。
CN2010101543810A 2009-05-15 2010-04-21 功率金属氧化物半导体场效应晶体管封装体 Active CN101887915B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US17882909P 2009-05-15 2009-05-15
US61/178,829 2009-05-15
US25742309P 2009-11-02 2009-11-02
US61/257,423 2009-11-02

Publications (2)

Publication Number Publication Date
CN101887915A true CN101887915A (zh) 2010-11-17
CN101887915B CN101887915B (zh) 2012-07-11

Family

ID=43067813

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010101543810A Active CN101887915B (zh) 2009-05-15 2010-04-21 功率金属氧化物半导体场效应晶体管封装体

Country Status (3)

Country Link
US (2) US8410599B2 (zh)
CN (1) CN101887915B (zh)
TW (1) TWI471977B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543922A (zh) * 2010-12-08 2012-07-04 精材科技股份有限公司 晶片封装体及其形成方法
CN105845735A (zh) * 2016-04-28 2016-08-10 上海格瑞宝电子有限公司 一种mosfet及其制备方法
CN105870098A (zh) * 2016-06-07 2016-08-17 华天科技（昆山）电子有限公司 Mosfet封装结构及其制作方法
CN106206726A (zh) * 2015-04-15 2016-12-07 杰力科技股份有限公司 功率金氧半导体场效晶体管及其制作方法
CN107980171A (zh) * 2016-12-23 2018-05-01 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及半导体晶圆的制造方法
CN110277321A (zh) * 2019-05-30 2019-09-24 全球能源互联网研究院有限公司 功率芯片预封装、封装方法及其结构、晶圆预封装结构

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5656501B2 (ja) * 2010-08-06 2015-01-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
TWI434440B (zh) * 2010-10-04 2014-04-11 Xintec Inc 晶片封裝體及其形成方法
US9093433B2 (en) * 2010-11-18 2015-07-28 Microchip Technology Incorporated Using bump bonding to distribute current flow on a semiconductor power device
US8614488B2 (en) * 2010-12-08 2013-12-24 Ying-Nan Wen Chip package and method for forming the same
TWI423415B (zh) * 2011-02-01 2014-01-11 Niko Semiconductor Co Ltd 具有低阻值基材與低損耗功率之半導體結構
CN102651359B (zh) * 2011-02-25 2015-01-14 尼克森微电子股份有限公司 具有低阻值基材与低功率损耗的半导体结构
US9343440B2 (en) 2011-04-11 2016-05-17 Infineon Technologies Americas Corp. Stacked composite device including a group III-V transistor and a group IV vertical transistor
US20120256190A1 (en) * 2011-04-11 2012-10-11 International Rectifier Corporation Stacked Composite Device Including a Group III-V Transistor and a Group IV Diode
US9788424B2 (en) * 2011-07-25 2017-10-10 Kyocera Corporation Wiring substrate, electronic device, and electronic module
US9224669B2 (en) * 2011-08-09 2015-12-29 Alpha And Omega Semiconductor Incorporated Method and structure for wafer level packaging with large contact area
FR2985088B1 (fr) * 2011-12-23 2015-04-17 Commissariat Energie Atomique Via tsv dote d'une structure de liberation de contraintes et son procede de fabrication
US9362267B2 (en) 2012-03-15 2016-06-07 Infineon Technologies Americas Corp. Group III-V and group IV composite switch
WO2014071813A1 (zh) 2012-11-08 2014-05-15 南通富士通微电子股份有限公司 半导体器件的封装件和封装方法
US9548282B2 (en) * 2012-11-08 2017-01-17 Nantong Fujitsu Microelectronics Co., Ltd. Metal contact for semiconductor device
CN102915986B (zh) 2012-11-08 2015-04-01 南通富士通微电子股份有限公司 芯片封装结构
US9673316B1 (en) * 2013-03-15 2017-06-06 Maxim Integrated Products, Inc. Vertical semiconductor device having frontside interconnections
CN104409431B (zh) * 2014-10-24 2017-07-04 苏州能讯高能半导体有限公司 一种半导体器件
US9755030B2 (en) * 2015-12-17 2017-09-05 International Business Machines Corporation Method for reduced source and drain contact to gate stack capacitance
EP3525232A1 (en) * 2018-02-09 2019-08-14 Nexperia B.V. Semiconductor device and method of manufacturing the same
CN112366230A (zh) * 2020-11-09 2021-02-12 中芯集成电路制造(绍兴)有限公司 功率半导体器件及形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630726B1 (en) * 2001-11-07 2003-10-07 Amkor Technology, Inc. Power semiconductor package with strap
US20060110856A1 (en) * 2004-11-23 2006-05-25 Mohammed Kasem Method of fabricating semiconductor package including die interposed between cup-shaped lead frame having mesas and valleys
CN101064300A (zh) * 2006-03-31 2007-10-31 万国半导体股份有限公司 Mosfet功率封装
US20080206984A1 (en) * 2007-02-27 2008-08-28 Sparks Terry G Conductive via formation utilizing electroplating

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3664001B2 (ja) * 1999-10-25 2005-06-22 株式会社村田製作所 モジュール基板の製造方法
SG111069A1 (en) * 2002-06-18 2005-05-30 Micron Technology Inc Semiconductor devices including peripherally located bond pads, assemblies, packages, and methods
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7790549B2 (en) * 2008-08-20 2010-09-07 Alpha & Omega Semiconductor, Ltd Configurations and methods for manufacturing charge balanced devices
US7585750B2 (en) * 2007-05-04 2009-09-08 Stats Chippac, Ltd. Semiconductor package having through-hole via on saw streets formed with partial saw

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6630726B1 (en) * 2001-11-07 2003-10-07 Amkor Technology, Inc. Power semiconductor package with strap
US20060110856A1 (en) * 2004-11-23 2006-05-25 Mohammed Kasem Method of fabricating semiconductor package including die interposed between cup-shaped lead frame having mesas and valleys
CN101064300A (zh) * 2006-03-31 2007-10-31 万国半导体股份有限公司 Mosfet功率封装
US20080206984A1 (en) * 2007-02-27 2008-08-28 Sparks Terry G Conductive via formation utilizing electroplating

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543922A (zh) * 2010-12-08 2012-07-04 精材科技股份有限公司 晶片封装体及其形成方法
CN106206726A (zh) * 2015-04-15 2016-12-07 杰力科技股份有限公司 功率金氧半导体场效晶体管及其制作方法
US10985032B2 (en) 2015-04-15 2021-04-20 Excelliance Mos Corporation Power MOSFET
CN105845735A (zh) * 2016-04-28 2016-08-10 上海格瑞宝电子有限公司 一种mosfet及其制备方法
CN105870098A (zh) * 2016-06-07 2016-08-17 华天科技（昆山）电子有限公司 Mosfet封装结构及其制作方法
CN105870098B (zh) * 2016-06-07 2019-03-26 华天科技（昆山）电子有限公司 Mosfet封装结构及其制作方法
CN107980171A (zh) * 2016-12-23 2018-05-01 苏州能讯高能半导体有限公司 半导体芯片、半导体晶圆及半导体晶圆的制造方法
CN110277321A (zh) * 2019-05-30 2019-09-24 全球能源互联网研究院有限公司 功率芯片预封装、封装方法及其结构、晶圆预封装结构

Also Published As

Publication number Publication date
TWI471977B (zh) 2015-02-01
US20100289092A1 (en) 2010-11-18
US8766431B2 (en) 2014-07-01
US8410599B2 (en) 2013-04-02
US20130193520A1 (en) 2013-08-01
TW201041089A (en) 2010-11-16
CN101887915B (zh) 2012-07-11

Similar Documents

Publication Publication Date Title
CN101887915B (zh) 功率金属氧化物半导体场效应晶体管封装体
US9698216B2 (en) Semiconductor device having a breakdown voltage holding region
CN102214623B (zh) 晶片封装体及其形成方法
KR100721139B1 (ko) 단일면 상에 돌출 접촉부를 갖는 수직 전도성의 플립칩디바이스
US7541642B2 (en) Semiconductor device with a gate electrode including a pair of polysilicon layers
TWI401800B (zh) 基於底部-源極金屬氧化物半導體場效應管的真實晶片級封裝功率金屬氧化物半導體場效應管及其製造方法
JP4892172B2 (ja) 半導体装置およびその製造方法
KR840008222A (ko) 연결패드에서 기저의 실리콘으로 직접 연결된 고전력 금속산화물 반도체 전계효과 트랜지스터
US20230352371A1 (en) Semiconductor device
CN107342258A (zh) 多个背栅极晶体管
US7071537B2 (en) Power device having electrodes on a top surface thereof
US5592026A (en) Integrated structure pad assembly for lead bonding
JP2010141170A (ja) 半導体装置の製造方法
US9899343B2 (en) High voltage tolerant bonding pad structure for trench-based semiconductor devices
US8405144B2 (en) Semiconductor device with vertical current flow and low substrate resistance and manufacturing process thereof
US20240203835A1 (en) Semiconductor device
EP4216268A1 (en) Chip-substrate composite semiconductor device
CN108346644A (zh) 连接条
US20240274697A1 (en) Semiconductor device and method of manufacturing the same
JP4345186B2 (ja) 半導体装置
JP2008172006A (ja) 半導体装置
JP2023069720A (ja) 半導体装置
KR940009351B1 (ko) 반도체 칩의 에지 시일 및 그 제조방법
JP2005197398A (ja) 半導体装置及びその製造方法
CN102656670A (zh) 具有多层接触的半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant