CN102651359B - 具有低阻值基材与低功率损耗的半导体结构 - Google Patents

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Abstract

本发明提供一种具有低阻值基材与低功率损耗的半导体结构，其包括一半导体单元，一第一导电结构，一第一导电物质与一第二导电结构。其中，半导体单元具有一基材，此基材位于半导体单元的一侧并且具有至少一个孔洞。第一导电物质，位于上述的孔洞内，并以填满或不填满的方式存在于孔洞内。第一导电结构，位于半导体单元的该侧的一表面。第二导电结构，位于半导体单元的不同于半导体基材的另一侧表面。本发明能有效降低基材的电阻，进而降低半导体结构导通时的功率损耗，此外，拥有更久的使用寿命。再者，本发明在不增加额外设备的情形下，可延续使用目前封装厂产能的优势，进一步降低功率损耗与潜藏的裂片风险。

Description

具有低阻值基材与低功率损耗的半导体结构
技术领域
本发明涉及一种半导体结构，尤其涉及一种低功率损耗的半导体结构。
背景技术
对于功率金属氧化物半导体的应用而言，最主要的重点在于其电气规格优劣与散热能力，而影响其最大的参数为漏极与源极的导通电阻Rds(ON)，一般而言，Rds(ON)大致上包含芯片本身的导通电阻与封装时所形成的电阻，因此如何降低两者的阻值，已成为重要的课题。一般传统垂直型的功率金属氧化物半导体，如图1所示，其基材101的厚度占整体芯片的九成以上，然而其基材阻值占整体芯片阻值的比重，会随着功率金属氧化物半导体的工作电压降低而增加，例如，600伏特的工作电压，其基材阻值约占整个芯片阻值3～5％，至于30伏特以下的工作电压，其基材阻值会大幅增加至占整个芯片阻值约15～30％。于是，降低基材阻值，一直以来为低工作电压的功率半导体的努力方向。传统降低基材阻值的作法，会使用芯片减薄技术，将功率金属氧化物半导体芯片的厚度由约300微米(μm)以机械方式磨薄至约50μm后，如图2减薄基材的垂直型功率金属氧化物半导体结构所示，再将减薄的芯片，进行后续的半导体封装工艺，但如此薄的芯片，在后续的工艺与运送过程中，造成破片的机率大幅增加，为了保护好如此薄的芯片，在每一道过程中，都必须要增加额外的处理程序与设备来保护芯片避免芯片破裂，因而导致成本大幅提升。再者，在封装打线过程中，芯片必须承受瞬间应力，如此薄的芯片，容易潜在着微形破裂的风险，造成产品可用寿命大幅降低。因而如何有效改善功率半导体元件使其拥有低导通电阻(Low Rds(ON))，并进一步降低成本，且能有效的降低裂片的风险，已成了急需解决的问题。
因此，寻找一个低漏极与源极间导通电阻的半导体结构，以克服公知技术的种种缺陷，是本技术领域一个重要的课题。
发明内容
本发明的主要目的在于以硅穿孔技术来降低漏极与源极间的电阻，进而减少功率半导体工作过程中能量的损耗。
本发明提供一种半导体结构。此半导体结构包括一半导体单元，一第一导电结构，一第一导电物质与一第二导电结构。其中，半导体单元具有一基材，此基材位于半导体单元的一侧并且具有至少一个孔洞。第一导电物质，位于上述的孔洞内，以填满或不填满孔洞的方式存在。第一导电结构，位于半导体单元的侧边的一表面。第二导电结构，位于半导体单元的不同于基材的另一侧表面。
本发明利用基材孔洞里低阻值的第一导电物质，取代原本高阻值的基材，因此能有效降低基材的电阻，进而降低半导体结构导通时的功率损耗，此外，基材里的第一导电物质能把半导体结构操作时内部产生的热传导到外部的第一导电结构，以达到良好的散热效果，使得半导体结构拥有更久的使用寿命与更低的功率耗损。再者，本发明在不增加额外设备的情形下，可延续使用目前封装厂产能的优势，进一步降低功率损耗与潜藏的裂片风险。
附图说明
图1显示现有技术的传统垂直型金属氧化物半导体结构。
图2显示现有技术的减薄基材的垂直型功率金属氧化物半导体结构。
图3A显示本发明的低功率损耗半导体结构的第一实施例。
图3B至图3C显示本发明低功率损耗半导体结构的第一实施例的制作方法。
图4A显示本发明的低功率损耗半导体结构的第二实施例。
图4B显示本发明的低功率损耗半导体结构的第三实施例。
图5显示本发明的低功率损耗半导体结构的第四实施例。
图6显示本发明的低功率损耗半导体结构的第四实施例的封装结构。
图7A至图7D显示本发明的漏极电极、源极电极与栅极电极位置的设计编排方式。
图8显示本发明的低功率损耗半导体结构的第一实施例至第三实施例的封装结构。
图9显示本发明的应用于绝缘栅双极晶体管(IGBT)元件。
上述附图中的附图标记说明如下：
栅极电极309，609，709
源极电极308，608，708，821，822
漏极电极514，614，714
半导体单元300，500，600
基材101，301，401
孔洞302，402，902
导电物质303，513，403，903
导电结构304，504，404，624
半导体单元的一表面310，510
半导体外延层311，411
芯片载具312
沟道512
保护层615
凸块下金属层(Under Bump Metallurgy)616
铜棒617
锡铅凸块618
导线架819
焊线820
封装结构的引脚823
具体实施方式
图3A显示本发明的低功率损耗半导体结构的第一实施例。如图3A所示，一半导体单元300具有一基材301，至少一孔洞302于基材301内，其中孔洞302可以硅穿孔(TSV)的方式完成。一导电物质303位于孔洞302内，一导电结构304位于基材301与导电物质303的表面。此导电结构304，即作为此功率半导体的一漏极电极。一源极电极308与一栅极电极309位于半导体单元300的一表面310。通过孔洞302中的导电结构304来部分或全部取代阻抗值较大的基材301，可达到降低半导体单元300的阻值的优点。
图3B至图3C为本发明低功率损耗半导体结构的第一实施例的制作方法。如图3B所示，首先，提供一半导体单元300，该半导体单元300具有一半导体外延层311与该基材301，并将该半导体单元300固定于一芯片载具312。然后，将此固定完成的芯片载具结构，进行该半导体单元300的该基材301研磨工艺。该半导体外延层311厚度a约为10μm，该基材301厚度b约为750μm。为了清楚说明本发明，图示比例并非实际比例缩小，因此标上数值，借以说明实际的比例关系。如图3C所示，先将该半导体单元300的该基材301厚度b研磨至约170μm，然后，将光阻图型化(未图示)，定义出基材301的至少一孔洞302的相对位置。接下来，利用蚀刻方式进行硅穿孔工艺，制作出该孔洞302，该孔洞302的底部至半导体外延层311的距离c约为30μm，接着沉积一导电物质303于孔洞302内，该导电物质303可以将孔洞302部分填满或全部填满。该孔洞302的形状，依硅穿孔的方式而有不同，并不限制于本说明书所图示的形状。上述该孔洞302的底部至半导体外延层311的距离c也可为零。最后，如图3A所示，将芯片载具(未图示)移除，接着沉积一金属导电结构304于该基材301与该导电物质303的表面。
图4A显示本发明的低功率损耗半导体结构的第二实施例。其中与第一实施例的差异处，在一导电物质403与一导电结构404为同一导电物质。其制作方法的差异为，该导电物质403与该导电结构404于同一步骤形成，都于光阻(未图示)与芯片载具(未图示)移除后，同时沉积一导电物质403于基材401的表面与孔洞402内，可通过控制导电物质403的沉积时间，来调整该导电物质403是否填满于孔洞402内。上述该导电物质403可为金属TiNiAg合金或是纯铜，并以蒸镀方式完成，本案提出较佳效果的金属，但使用金属的种类，并不限定于以上所述的金属。
图4B显示本发明的低功率损耗半导体结构的第三实施例。其中与第二实施例的差异处，在于孔洞内导电物质与导电结构的形成。一导电物质403存于孔洞402内，一导电结构404位于基材401与导电物质403的表面。上述的导电结构404可为大于5μm的金属铜，导电物质403可为约0.15μm的金属钛Ti，此金属钛层可用来防止金属铜扩散到半导体外延层411。虽金属钛层可不用填满于孔洞402，但仍以填满孔洞402所裸露的半导体外延层411的表面为佳。
图5显示本发明的低功率损耗半导体结构的第四实施例。其中与第一实施例的差异处，在于一沟道的形成。如图5所示，一沟道512于半导体单元500内，一导电物质513于沟道512内，借此通过沟道512连接一导电结构504。一漏极电极514位于导电物质513上，通过导电物质513电性连结至导电结构504。其中，漏极电极514可以省略，而直接以导电物质513当成漏极使用。漏极电极514的位置，可部分或全部于半导体单元的表面510上，有达到电性连接到导电物质513的作用即可，因此漏极电极514的面积大小可根据实际电路设计调整，可大于或小于导电物质513的面积，并不局限于本图示所示的结构。上述沟道512可以硅穿孔的方式完成，且导电物质513、漏极电极514与导电结构504可为相同的金属。
图6显示本发明的低功率损耗半导体结构的第四实施例的封装结构。将完成硅穿孔的半导体结构，以芯片级封装CSP(Chip Scale Package)的方式完成封装。芯片级封装结构包括一保护层615来隔绝半导体单元600与外界接触，避免受到外在的环境污染(例如：氧化或湿气)，也可作为电性绝缘之用。一凸块下金属层616，位于漏极电极614、源极电极608与栅极电极609上，一铜棒617位于凸块下金属层616上，铜棒617上存在一锡铅凸块618。此封装结构的底部存在一导电结构624，此导电结构624可为厚度大于5μm的金属铜，可将半导体结构内部的热传导至外部，有助于散热，也可于导电结构624外加上一层绝缘层，防止此结构运用于电路时，发生短路的情况。于此封装结构上，也可直接加装散热片帮助散热，来降低功率元件工作时的温度。
图7A至图7D显示图6所示的封装结构的漏极电极、源极电极与栅极电极位置的设计编排方式。如图7A所示，漏极电极714配置于两侧边，源极电极708与栅极电极709配置于漏极电极714之间，栅极电极709为单一，源极电极708为两个以承受大电流的应用。如图7B所示，漏极电极714配置于侧边，源极电极708与栅极电极709配置于漏极电极714之间，源极电极708为单一但具有大于栅极电极709的面积。上述的漏极电极714也可只存在于单一侧边。如图7C所示，也可将漏极电极714配置于四周，源极电极与栅极电极则与图7A或图7B相同。如图7D所示，上述的漏极电极714也配置于离边缘的一距离。
图8显示本发明的低功率损耗半导体结构的第一实施例至第三实施例的封装结构。将完成硅穿孔的半导体单元300，以传统的封装方式完成封装，其利用银胶固定于导线架819上，最后，用焊线820把源极电极821与栅极电极822连结到封装结构的引脚823。
此发明的低功率损耗半导体结构，利用基材孔洞里的低阻值导电物质，取代原本高阻值的基材，因此能有效的降低基材的电阻，并大幅降低功率损耗，此外，基材里的导电物质，更能把功率半导体操作时内部产生的热传导到外部的导电结构或导线架，以达到良好的散热效果，使得功率半导体拥有更久的使用寿命与更低的功率耗损。此发明的结构也可以应用在其他功能性的半导体与集成电路(IC)，只要拥有基材并且拥有两个以上的电极(包含两个电极)都适用，如图9所示，此为绝缘栅双极晶体管(IGBT)元件，于其基材上形成孔洞902，再将导电物质903形成于孔洞902之中，形成本发明的结构，也可降低其功率损耗与元件操作时的温度。
以上所述仅为本发明的较佳实施例而已，当不能以此限定本发明实施的范围，即大凡依本发明权利要求及说明书所作的简单的等效变化与修饰，都仍属本发明专利涵盖的范围内。另外本发明的任一实施例或权利要求不须实现本发明所揭示的全部目的或优点或特点。此外，摘要部分和标题仅是用来辅助专利文件搜寻之用，并非用来限制本发明的权利范围。

Claims (8)

1.一种半导体结构，其特征在于包括：
一半导体单元，具有一基材，该基材位于该半导体单元的一侧并具有至少一个孔；
一第一导电结构，位于该半导体单元的该侧的一表面；
一第一导电物质，位于该基材的该至少一个孔内并与该第一导电结构电性连接；
一第二导电结构，位于该半导体单元的一另一侧的一表面；以及
一第三导电结构，位于该半导体单元的该另一侧的该表面；
其中该第一导电结构与该第二导电结构之间的该基材定义出该至少一个孔，该第一导电物质的高度与该至少一个孔的高度相互重叠，该半导体单元为一金属氧化物半导体场效应晶体管元件，其中，该第一导电结构为一漏极，该第二导电结构为一源极，以及该第三导电结构为一栅极。
2.如权利要求1所述的半导体结构，其特征在于该半导体单元还包括:
一第四导电结构，位于该半导体单元的该另一侧的该表面；
一沟道，位于该半导体单元内；以及
一第二导电物质，位于该沟道内，该第二导电物质通过该沟道以电性连结该第一导电结构与该第四导电结构。
3.如权利要求1所述的半导体结构，其特征在于以硅穿孔的方式形成该基材的该至少一个孔。
4.如权利要求2所述的半导体结构，其特征在于以硅穿孔的方式形成该沟道。
5.如权利要求2所述的半导体结构，其特征在于该半导体单元以芯片型封装方式进行封装，以形成一封装结构。
6.如权利要求5所述的半导体结构，其特征在于还包括一散热模块于该封装结构上。
7.如权利要求2所述的半导体结构，其特征在于该第一导电物质与该第二导电物质为相同的物质。
8.如权利要求1所述的半导体结构，其特征在于该第一导电物质与该第一导电结构为相同的物质。
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