JP2010141170A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】MOSデバイス形成前に予めFS層2aやp++型コレクタ層1aおよびn++型カソード層1bを形成する。これにより、レーザアニール以外のアニールも行えるようにできる。また、MOSデバイス形成前にヒートシンク107を構成するヒートシンク基板34を接合する。これにより、薄膜状態でのハンドリングを行わなくて済む。そして、ヒートシンク基板34と共にMOSデバイスが形成されたn型シリコン基板30をダイシングカットすることで、ヒートシンク107と一体化された半導体チップ106を形成でき、ヒートシンク107と共に半導体チップ106を取り扱うことができるため、この後の工程でも薄膜状態でのハンドリングを行わなくて済むようにできる。
【選択図】図6
Description
本発明の第1実施形態について説明する。本実施形態では、三相モータを駆動するインバータ回路のスイッチング素子としてIGBTとダイオードとが一体化された半導体素子が適用される場合を例に挙げて説明する。
まず、200μm以上で反りのないFZ基板等のn型シリコン基板30を用意し、このn型シリコン基板30の主表面とは反対側となる裏面にn型不純物をイオン注入すると共にアニール処理を行う。これにより、n型シリコン基板30の裏面にn+型FS層2aが形成されると共に、n型シリコン基板30のうちFS層2a以外の部分によってn-型ドリフト層2が構成される。
次に、n型シリコン基板30の裏面側、具体的にはFS層2aのうちアノード層形成予定領域が開口するマスクを用いてさらにp型不純物をイオン注入したのち、続けてカソード層形成予定領域が開口するマスクを用いてさらにn型不純物をイオン注入し、アニール処理を行うことでp++型コレクタ層1aおよびn++型カソード層1bを形成する。
n型シリコン基板30の裏面側、具体的にはp++型コレクタ層1aおよびn++型カソード層1bの表面にPoly−Siもしくはシリコン酸化膜(SiO2)等で構成される接合用層32を成膜する。
接合用層32を介して、n型シリコン基板30の裏面側に例えば厚さ500〜600μm程度のSi等で構成されるサポート基盤33を接合する。なお、ここではサポート基盤33を接合しているが、接合用層32の表面にSiをCVD法にてデポジションすること、エピタキシャル成長させること、もしくは、他の材料で構成される支持基板を貼り付けること等によって、サポート基盤33をn型シリコン基板30の裏面側に配置するようにしても良い。
n型シリコン基板30を主表面側から研削もしくはエッチングして薄膜化する。これにより、n-型ドリフト層2として適切な厚さにし、n型シリコン基板30にてn-型ドリフト層2を構成する。
n-型ドリフト層2の表層部に、p型拡散層20やp型ガードリング層21を形成すると共に、p型ベース領域3を形成する。また、IGBT形成領域やダイオード形成領域に、周知の手法により、トレンチ4、n+型エミッタ領域5、ゲート絶縁膜6、ゲート電極7、絶縁膜8、ドープトPoly−Si9、層間絶縁膜10、ゲート配線11、上部電極12および保護膜13を形成することで、MOSデバイスを形成する。また、外周領域にも、外周電極22や保護膜13を形成する。なお、本図では、MOSデバイスの構造を簡略化して記載してあるが、詳しくは図2の構造のものが複数形成された状態となっている。
n型シリコン基板30の主表面側、具体的には上部電極12および保護膜13の表面に複数のヒートシンク107が一体化されて板状とされたヒートシンク基板34を貼る。ヒートシンク基板34の裏面には、上部電極12と対応する部分に凸部が形成されており、上部電極12に電気的および物理的に接触させられる構造とされている。
n型シリコン基板30の裏面側において、サポート基盤33および接合用層32を取り除いてp++型コレクタ層1aおよびn++型カソード層1bを露出させる。このとき、ヒートシンク基板34が貼り付けられているため、MOSデバイス等が形成されたn型シリコン基板30を薄膜の状態のままハンドリングすることなく取り扱うことができる。
p++型コレクタ層1aおよびn++型カソード層1bの表面に、下部電極14を形成する。そして、最後に、ヒートシンク基板34ごとMOSデバイスが形成されたn型シリコン基板30をダイシングカットすることにより、チップ単位に分割する。これにより、図4(d)、(e)における半導体チップ106上にヒートシンク107が接合された構造が完成する。なお、ヒートシンク基板34のうち、上部電極12と対応する箇所以外、具体的にはゲート配線11の露出箇所(パッド106b)と対応する部分を開口させておけばダイシングカットによってチップ単位に分割するだけで良いが、ゲート配線11と対応する部分を開口させていない場合には、チップ単位に分割する前に、ゲート配線11の露出箇所と対応する部分を露出させるためにヒートシンク基板34を予めダイシングカットする工程を行っても良い。
本発明の第2実施形態について説明する。本実施形態では、第1実施形態に対して半導体装置の構成の一部を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態では、第1実施形態に対して半導体装置の構成の一部を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態では、第1実施形態に対して半導体装置の製造方法の一部を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第5実施形態について説明する。本実施形態は、第4実施形態で説明した製造方法を複数の半導体チップを一体化した半導体装置に適用する場合に関するものであり、その他に関しては第4実施形態と同様であるため、異なる部分についてのみ説明する。
上記各実施形態では、基本的に、第1導電型をn型、第2導電型をp型とするnチャネルタイプのIGBTを例に挙げて説明したが、各部の導電型を反転させたpチャネルタイプのIGBTを適用することもできる。その場合、IGBT形成領域では、n++型コレクタ層となり、その上にp+型のFS層、pー型ドリフト層、n型ベース領域、p+型エミッタ領域が形成され、ダイオード形成領域では、p++型アノード領域、p+型のFS層およびpー型ドリフト層をアノード、n型ベース領域をカソードとするPN接合が形成されることになる。
1b n++型カソード層
2 n-型ドリフト層
2a FS層
3 p型ベース領域
4 トレンチ
5 n+型エミッタ領域
7 ゲート電極
12 上部電極
14 下部電極
30 n型シリコン基板
32 接合用層
33 サポート基盤
34 ヒートシンク基板
35 粘着テープ
102 半導体素子
103 IGBT
104 ダイオード
106 半導体チップ
107 ヒートシンク
Claims (6)
- ダイオード形成領域に備えられる第1導電型層(1b)およびIGBT形成領域に形成される第2導電型のコレクタ層(1a)と、
前記第1導電型層(1b)および前記コレクタ層(1a)の上に配置された第1導電型のドリフト層(2)と、
前記ドリフト層(2)の上に形成された第2導電型のベース領域(3)と、
前記ベース領域(3)を貫通して前記ドリフト層(2)に達するように形成されたトレンチ(4)と、
前記ベース領域(3)内において前記トレンチ(4)の側面に接するように形成された第1導電型のエミッタ領域(5)と、
前記トレンチ(4)の表面上に形成されたゲート絶縁膜(6)と、
前記トレンチ(4)内において、前記ゲート絶縁膜(6)の上に形成されたゲート電極(7)と、
前記ベース領域(3)および前記エミッタ領域(5)に電気的に接続された上部電極(12)と、
前記コレクタ層(1a)の裏面側に形成された下部電極(14)とを備え、
前記IGBT形成領域に備えられた前記コレクタ層(1a)、前記ドリフト層(2)、前記ベース領域(3)、前記エミッタ領域(5)および前記トレンチ(4)内に形成された前記ゲート電極(7)にてIGBTを構成すると共に、
前記ダイオード形成領域に備えられた前記第1導電型層(1b)および前記ドリフト層(2)と、第2導電型の前記ベース領域とによるPN接合にてダイオードを構成し、前記IGBTと前記ダイオードとが一体化された半導体装置の製造方法であって、
主表面および該主表面と反対側となる裏面を有する第1導電型の半導体基板(30)を用意する工程と、
前記半導体基板(30)における裏面に対して、前記コレクタ層(1a)および前記第1導電型層(1b)を形成する工程と、
前記半導体基板(30)における前記コレクタ層(1a)および前記第1導電型層(1b)側にサポート基盤(33)を接合する工程と、
前記サポート基盤(33)にて支持した状態で前記半導体基板(30)の主表面側を薄膜化する工程と、
前記サポート基盤(33)にて支持した状態で前記薄膜化した前記半導体基板(30)の主表面に、前記ベース領域(3)、前記エミッタ領域(5)および前記トレンチ(4)、前記ゲート絶縁膜(6)、前記ゲート電極(7)および前記上部電極(12)を形成する工程と、
複数のヒートシンク(107)が備えられたヒートシンク基板(34)を用意し、該ヒートシンク基板(34)における各ヒートシンク(107)を前記上部電極(12)に対して接合することにより、前記半導体基板(30)に前記ヒートシンク基板(34)を貼り付ける工程と、
前記サポート基盤(33)を前記半導体基板(30)から分離したのち、前記複数のヒートシンク(107)をチップ単位に分ける工程と、
前記チップ単位に分けられた前記ヒートシンク(107)が備えられた状態で前記半導体基板(30)をチップ単位にダイシングして半導体チップ(106)を形成する工程と、を含んでいることを特徴とする半導体装置の製造方法。 - 前記ヒートシンク基板(34)を貼り付ける工程では、前記ヒートシンク基板(34)として、前記複数のヒートシンク(107)が一体化されて板状とされたものを用い、
前記複数のヒートシンク(107)をチップ単位に分ける工程では、前記半導体基板(30)をダイシングする際に、前記ヒートシンク基板(34)を同時にダイシングすることによりチップ単位に分けることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記ヒートシンク基板(34)を貼り付ける工程では、前記ヒートシンク基板(34)として、分割された状態の前記複数のヒートシンク(107)が板状の基台(34a)に貼り付けられているものを用い、
前記複数のヒートシンク(107)をチップ単位に分ける工程では、前記基台(34a)から前記複数のヒートシンク(107)を分離することによりチップ単位に分けることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記ヒートシンク基板(34)を貼り付ける工程では、前記基台(34a)として、前記複数のヒートシンク(107)の配置場所と対応する位置に凹部(34b)が形成されているものを用いると共に、前記凹部(34b)内に各ヒートシンク(107)を配置することで前記ヒートシンク基板(34)を構成し、
前記複数のヒートシンク(107)をチップ単位に分ける工程では、冷却処理を行うことで、前記基台(34a)と前記複数のヒートシンク(107)との熱膨張係数差に基づいて前記基台(34a)から前記複数のヒートシンク(107)を分離することを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記ヒートシンク基板(34)を貼り付ける工程では、前記ヒートシンク基板(34)として、分割された状態の前記複数のヒートシンク(107)が板状の基台(34a)に貼り付けられているものを用い、
前記複数のヒートシンク(107)をチップ単位に分ける工程では、前記半導体基板(30)をダイシングする際に、前記基台(34a)を同時にダイシングすることによりチップ単位に分けることを特徴とする請求項1に記載の半導体装置の製造方法。 - 前記ダイシングによって前記半導体チップ(106)を形成したのち、該ダイシングを行ったままの状態で前記ヒートシンク(107)および前記半導体基板(30)を粘着テープ(35)に貼り付け、その後、該粘着テープ(35)をエクスパンドすることによって前記半導体チップ(106)同士の間の距離を広げる工程を含んでいることを特徴とする請求項1ないし5のいずれか1つに記載の半導体装置の製造方法。
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