TWI401800B - 基於底部-源極金屬氧化物半導體場效應管的真實晶片級封裝功率金屬氧化物半導體場效應管及其製造方法 - Google Patents

基於底部-源極金屬氧化物半導體場效應管的真實晶片級封裝功率金屬氧化物半導體場效應管及其製造方法 Download PDF

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TWI401800B
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Description

基於底部-源極金屬氧化物半導體場效應管的真實晶片級 封裝功率金屬氧化物半導體場效應管及其製造方法
本發明涉及半導體功率器件，具體涉及一種底部-源極金屬氧化物半導體場效應管結構與一種晶片級封裝的低成本工藝。
目前，對於進一步降低半導體功率器件例如場效應管、金屬氧化物半導體場效應管以及結型場效應管器件等的源極電感和阻抗，傳統技術常常遇到許多技術上的難題和局限。由於越來越多的功率器件在使用過程中，都被要求高效、高增益以及高頻率，因此對降低半導體功率器件的源極電感和阻抗的要求也不斷增加。可以通過除去半導體功率器件封裝過程中的接合線，來降低源極電感。我們已經做了多種嘗試，比如可以將半導體襯底配置為半導體功率器件的源極接線，以便除去接合線。但由於典型的垂直半導體器件是將漏極電極置於襯底之上，因此使用這些方法仍有困難。在器件封裝過程中，頂部源極電極的電接觸通常要使用接合線，這就增加了源極電感。
過去十幾年中，矽工藝技術突飛猛進，主要是同一種久遠的封裝技術仍然作為主要的封裝手段大行其道。沿鋁或金線貼裝環氧或焊錫晶片，連接到引線框上，仍然是主流的半導體封裝技術。在半導體處理技術上的進 步使得傳統的封裝技術產生很多寄生現象(例如阻抗、電容和電感)，而不僅僅是一個性能限制因素。對於傳統的倒裝晶片技術，就有很多不足，比如(垂直半導體的)晶片背部的電接觸不易加工。這些局限在功率轉換器件等高電流裝置中尤為明顯。
美國專利號為6,767,820的專利和美國申請號為20010048116的專利提出了一種半導體金屬氧化物半導體柵極器件的晶片級封裝。金屬氧化物半導體柵極器件晶片的源極一邊覆蓋有鈍化層，最好使用光敏液體環氧樹脂或氮化矽層，或其他相似物。然後烘乾材料，曝光被覆蓋的晶片，使用標準光刻蝕技術在晶片上形成圖案，鈍化層上形成的開口，用於為下面的源極金屬，製造多個隔開的曝光頂面，以及一個類似的開口用於曝光晶片上每個晶粒下面的柵極電極。鈍化層上的開口用於製作傳統的下部可軟焊的頂部金屬，例如鈦、鎢、鎳或銀等。開口形成後，將晶片鋸成或者分成單個獨立的晶粒。使用導電環氧樹脂、焊錫或其他類似材料，將晶粒的底部漏極電極與漏極晶片相連，這樣一來，晶粒可軟焊的漏極邊緣就被連接到了U-形或杯形漏極晶片上。漏極晶片的邊角底部同晶粒的源極邊緣頂面(也就是接觸投影的頂部)共面。通常由銅合金與至少部分設置的銀表面組成U-形晶片，而且U-形晶片實際上非常薄。但是，與晶片等級處理相比，要將晶粒連接到單個晶片上，是有些浪費時間的。另外，不同的U-形晶片適用於不同的晶粒尺寸，而且晶片要在PC板上佔據額外的空間。
美國公開號為2003/0052405的專利提出了一種垂直功率金屬氧化物半導體場效應管器件，在矽襯底的底面上帶有漏極電極連接它上面的引線框，但柵極電極和源極電極卻裸露在器件底面。用環氧樹脂或矽有機樹脂等 樹脂密封金屬氧化物半導體場效應管，這樣就能覆蓋金屬氧化物半導體場效應管器件以及引線框的內部結構。在金屬氧化物半導體場效應管器件的底面上，樹脂的表面與引線框和柵極/源極電極的表面大致齊平。也就是說，在半導體器件的底面上，引線框外面引線部分的底面與柵極/源極電極的底面都裸露出來，以便連接貼裝基板的導電部分(貼裝面)。然後用樹脂覆蓋這些柵極/源極電極的周圍。
美國專利號為6,133,634的專利提出了一種倒裝晶片封裝功率金屬氧化物半導體場效應管器件的方法，包含一個漏極端、一個源極端和一個柵極端。其中漏極端連接導電載流子和外面的一排焊錫球。源極端和柵極端連接裏面的一排焊錫球。導電載流子和外面的一排焊錫球為印刷電路板和漏極端之間提供電接觸。
美國專利號為6,469,384的專利提出了一種封裝類似於金屬氧化物半導體場效應管等半導體器件的方法，此方法並不需要模制體。金屬氧化物半導體場效應管器件耦合到襯底上，因此晶粒的源極和柵極區域也就耦合到了襯底上。將金屬氧化物半導體場效應管器件置於印刷電路板上，印刷電路板上帶有焊錫膏或適當的導電互聯，以使晶粒的表面直接耦合上去，並作為漏極接線。耦合到襯底上的晶粒表面構成了晶粒的柵極區域和源極區域。因此，襯底柵極區域中的焊錫球用於將晶粒的柵極區域耦合到印刷電路板上，同時剩餘的焊錫球將晶粒的源極區域通過襯底耦合到印刷電路板上。
美國專利號為6,646,329的專利提出了一種半導體器件，包含一個帶有源極墊的引線框、在源極墊周圍的至少兩個源極引線軌道、在源極墊附件的一個柵極墊，以及在柵極墊周圍的一個柵極引線軌道。晶粒耦合到源極墊和柵極墊上，以至於晶粒上與墊相反的表面，同引線軌 道的末端齊平或共面。並將增強板耦合到引線框上，從此處電絕緣。
上述所有的原有技術器件都要求外部封裝，以便連接到垂直半導體晶粒的背面。通常而言，封裝連接到晶粒的背面，並纏繞起來，以便和晶粒正面共面。然而，這種結構實際上導致引腳(footprint)比晶粒本身的引腳(footprint)要大，因此它並不是一個真實的晶片級封裝。另外，封裝所需的其他材料增加了器件的成本。
美國專利號為6,653,740的專利提出一種含有“倒裝晶粒”的半導體晶粒封裝，這種晶粒可以通過其表面裝配在電路板上或其他電子介面上。特別之處在于，這種封裝方式在封裝的同一側，具有柵極、源極和漏極電極等接觸點(用於接觸金屬氧化物半導體場效應管)，而且可以通過在晶粒表面上形成焊錫球接觸點，這些接觸點分別同電路板上的外部柵極、源極和漏極墊相互連接。外部電路元件可以通過晶粒源極上的焊錫球，與晶粒電接觸，焊錫球之所以在晶粒源極上，是為了能夠同電路板上的合適的源極電接觸點互相連接。這種封裝方式，可以使漏極電極處在與源極分離的區域中的同一個表面上。高度摻雜的擴散區或“下沉區”從頂部漏極下面延伸，通過比襯底載流子濃度低的層。擴散區的載流子濃度和類型，都與襯底相同。因此，建立了這樣一條電路通路：從源極電極出發，通過有源元件，進入襯底，並通過擴散區，到達頂部漏極電極。和源極、柵極在同一表面上的漏極可以使用焊錫球安裝在電路板上，這些焊錫球相當於合適的外部漏極接觸點。
以上所述的原有技術封裝旨在為垂直功率金屬氧化物半導體場效應管器件，提供功率器件的源極、柵極和漏極與單個金屬氧化物半導體場效應管晶粒前端的電接觸。但是，有些技術要求使用另外的襯底或封裝材料， 以便與頂面進行背部接觸，又或者要求使用不同尺寸的焊錫球。另外，還有些技術要求通過另外的處理工序，以形成“下沉區擴散”，又或者要求通過漂浮漏極的接觸溝道。
另外，使用帶有漏極下沉區的垂直雙極型金屬氧化物半導體結構，要求在下沉擴散區和有源區之間為高壓結構(也就是說N-漂移區中的本體區域的耗盡層)留有很大的空間。而且，在這些“下沉區擴散”技術中，接觸點並沒有遍及晶粒，這就使得整體阻抗更高(源於擴散阻抗)，工作效率更低。
本發明提供一種基於底部-源極場效應管的真實晶片級封裝功率場效應管，允許在晶片等級上進行處理，降低成本和縮小獨立器件的尺度，並使接觸點遍及晶粒，降低電子干擾和阻抗。
為實現上述目的，本發明提供一種基於底部-源極場效應管的真實晶片級封裝功率場效應管，其特徵是，包含：一個半導體襯底；一個半導體器件包含一個分立的金屬氧化物半導體場效應管，具有多個形成在該半導體襯底一有源區中的單元；一個設置在全部單元共用的襯底底部的源極區域，其中每個單元都包含：一個設置在半導體器件頂部的漏極區域；一個柵極，用於當柵極外加電壓時，控制源極區域和漏極區域之間的電流；一個位於柵極附近的源極接觸點；一個通過襯底在源極接觸點和源極區域之間形成的電接觸； 至少一個漏極墊電耦合到漏極區域；至少一個源極墊電連接到源極區域，其中源極墊向襯底施加偏置；至少一個柵極墊電耦合到柵極上；一個漏極金屬覆蓋整個有源區；一個連接到源極墊上的嵌入式本體-源極短接結構，其中這個嵌入式本體-源極短接結構位於漏極金屬下方；其中漏極、源極和柵極墊都形成在半導體器件的一個表面上；其中所述多個單元沿襯底分佈，因此每個半導體器件的源極接觸點和源極區域之間形成的電連接也沿襯底分佈；其中漏極墊形成在半導體封裝的有源區上；其中源極和柵極墊形成在有源區外面的半導體封裝的終止區上。
上述的本體-源極短接結構為一種嵌入式柵極遮罩。
上述的本體-源極短接結構為一種嵌入式導電插塞。
上述的本體-源極短接結構在半導體器件上分佈源極。
上述的半導體晶片級封裝還包含一個設置在半導體封裝週邊的柵極環，用於所述的半導體器件的柵極墊和柵極區之間的互聯。
上述的半導體晶片級封裝還包含一個設置在半導體封裝週邊的金屬化的襯底環，用於直接連接到源極墊上。
上述的每個單元還包含一個導電插塞，用於將漏極區域電連接到漏極金屬上。
上述的金屬氧化物場效應管為一個底部源極橫向擴散金屬 氧化物半導體器件，上述的底部源極橫向擴散金屬氧化物半導體器件的每個單元的源極接觸點和源極區域之間形成的電接觸包含一個頂部源極區、襯底，以及一個在外延層中的複合下沉-溝道區，其中複合下沉-溝道區作為一個下沉區，將襯底電連接到頂部源極區，並作為一個形成金屬氧化物半導體場效應管溝道的本體區域，其中嵌入式本體-源極短接結構將頂部源極區短接到下沉-溝道區。
上述的底部-源極橫向擴散金屬氧化物半導體器件還包含一個設置在柵極區域下方的漂移區，與源極區域形成一距離，延伸至漏極區並圍繞著漏極區。
上述的複合下沉-溝道區延伸至漂移區下方，其摻雜電導性與漂移區相反，並補償漂移區，以便降低源-漏電容。
上述的底部-源極橫向擴散金屬氧化物半導體器件中的嵌入式本體-源極短接結構包含一個嵌入式柵極遮罩層，此遮罩層包含一個在柵極區域、源極區域和本體區域上方設置的導電層。
上述的嵌入式柵極遮罩層包含一層氮化鈦或矽化鈦金屬。
上述的源極墊位於嵌入式柵極遮罩層上方。
上述的嵌入式柵極遮罩層將源極分佈至整個半導體器件。
上述的半導體晶片級封裝還包含一個或更多的導電插塞，以便將源極墊連接到嵌入式柵極遮罩層上。上述的金屬氧化物半導體場效應管包含一個逆溝槽源極接地垂直溝道金屬氧化物半導體場效應管器件。
上述的逆溝槽源極接地垂直溝道金屬氧化物半導體場效應管器件的每個單元還包含： 源極區和漏極區之間的一個垂直電流傳導溝道，由設置在溝道側壁上的一個垂直側壁柵極區控制，通過附著在溝道側壁上的柵極氧化層提供襯墊；其中所述的嵌入式本體-源極短接結構為一個嵌入式導電插塞，從溝道的一個底面向下延伸，用於將半導體襯底中的本體區短接到設置在所述溝道底面下的源極區。
上述的每個單元中的嵌入式導電插塞用於在多個單元中分佈源極。
上述的每個單元中的導電插塞包含一種鈦、鈷或鎢的矽化物。
上述的逆溝槽源極接地垂直溝道金屬氧化物半導體場效應管器件的每個單元還包含：一個設置在半導體襯底中的摻雜本體區，環繞著源極區域周圍的溝道中較低的部分，其中摻雜本體區包含沿溝道側壁的溝道；一個設置在襯底頂面附近的漂移區，環繞溝道上部，並包圍漏極區域；以及一個設置在漂移區下方的連接區，向下延伸到摻雜溝道區，以便連接漂移區和摻雜溝道區。
上述的半導體晶片級封裝還包含一個設置在終止區和多個柵極流道中的柵極金屬，每個柵極流道都為多個單元的柵極區和設置在終止區中的柵極金屬之間提供電連接。
一種用於製造半導體晶片級封裝的方法，其特徵是，包含以下步驟：形成一個半導體襯底；在半導體襯底中的有源區形成多個單元，每個單元都包含一個柵極區、一個設置在半導體器件底部的源極、一個設置在半導體器件頂部的漏極區，以及為每個半導體器件中 的源極區域分佈襯底接觸點；在多個半導體器件上形成一個共漏極金屬；形成一個嵌入式本體-源極短接結構，放置在共漏極金屬下面，並連接到源極區和源極墊上；在共漏極金屬上部，形成至少一個漏極墊；以及在半導體襯底的終止區，形成至少一個源極墊和至少一個柵極墊；其中漏極、源極和柵極墊都在半導體封裝的一個表面上。上述的嵌入式本體-源極短接結構在多個單元分佈源極。
本發明基於底部-源極場效應管的真實晶片級封裝功率場效應管與現有技術的半導體晶片級封裝相比，其優點在於：本發明的整個有源區內提供分散式的襯底連接，這有利於降低阻抗和器件封裝帶來的電感；本發明在器件的背部裝配源極，同時也增強了遮罩，降低了電磁干擾；本發明在背部裝配源極，降低電擊的風險；本發明的結構通過標準處理工藝就能實現，無需深溝道刻蝕或典型的底部源極金屬氧化物半導體場效應管器件所需的特殊工藝，製作襯底接觸點也無需多餘的加工工藝，工藝簡單；本發明的有源區外面所有的表面都能用作襯底接觸區，進一步降低襯底阻抗。
100、101、103、105‧‧‧半導體封裝
102‧‧‧半導體器件
104‧‧‧柵極環
106、224、728、802‧‧‧漏極金屬
108‧‧‧漏極墊
110‧‧‧源極墊
112‧‧‧柵極墊
114‧‧‧襯底接觸環
200‧‧‧單元
202、702‧‧‧襯底
204‧‧‧深下沉-溝道區
206‧‧‧輕摻雜外延層
208‧‧‧頂部源極區
209‧‧‧N+摻雜接觸區
210‧‧‧P本體接觸區
212‧‧‧嵌入式柵極遮罩金屬
214、722、902‧‧‧導電插塞
216‧‧‧柵極氧化層
218‧‧‧氧化物
220‧‧‧漏極漂移區
222‧‧‧柵極
223‧‧‧柵極澆道
304、804‧‧‧鈍化層
402、404‧‧‧無源區
406、904‧‧‧源極金屬
408、730、906‧‧‧柵極金屬
410‧‧‧柵極電極
412、706、734‧‧‧氧化層
414‧‧‧插塞
502‧‧‧柵極互聯區域
700‧‧‧場效應管器件
701‧‧‧有源單元
703‧‧‧終止區
704‧‧‧外延層
708‧‧‧矽玻璃層
710‧‧‧柵極澆道
712‧‧‧側壁柵極
714‧‧‧P-本體區
716‧‧‧漏極區
718‧‧‧N-摻雜漂移區
720‧‧‧N+漏極接觸區
724‧‧‧高摻雜N+源區
726‧‧‧高摻雜P++區
732、734‧‧‧絕緣層
736‧‧‧漏極接觸點
738‧‧‧柵極接觸點
第1A圖為一種半導體封裝的俯視圖，依據本發明的一個實施例，這種封裝在器件的一個前表面上包含兩個漏極墊、一個源極墊和一個柵極墊。
第1B圖為一種半導體封裝的俯視圖，依據本發明的另一個實施例，這種封裝在器件的一個前表面上包含一 個漏極墊、一個源極墊和一個柵極墊。
第1C圖為一種半導體封裝的俯視圖，依據本發明的一個實施例，這種封裝在器件的一個前表面上包含兩個漏極墊、一個源極墊和一個柵極墊，以及一個在器件週邊的金屬化的襯底環接觸點。
第1D圖為一種半導體封裝的俯視圖，依據本發明的一個實施例，這種封裝在器件的一個前表面上包含一個漏極墊、兩個源極墊和一個柵極墊，以及一個在器件週邊的金屬化的襯底環接觸點。
第2圖為帶有溝道的底部源極的橫向雙擴散金屬氧化物半導體器件的一個單元的橫截面視圖。
第3圖為第1A圖所示的半導體封裝沿A-A’線的橫截面視圖，依據本發明的一個實施例，這種封裝包含多個如第2圖所示的底部源極橫向雙擴散金屬氧化物半導體單元。
第4A圖為第1A圖所示的半導體封裝沿B-B’線的橫截面視圖，依據本發明的另一個實施例，這種封裝包含多個如第2圖所示的底部源極橫向雙擴散金屬氧化物半導體單元。
第4B圖為第1圖所示的半導體封裝沿B-B’線的橫截面視圖，依據本發明的另一個實施例，這種封裝包含多個如第2圖所示的底部源極橫向雙擴散金屬氧化物半導體器件，以及在源極墊區域中的導電插塞。
第5A圖為第4A-4B圖所示的半導體封裝裝置的俯視圖，表示一個有邊的頂部柵極連接。
第5B圖為第5A圖所示的柵極互聯區域的橫截面視圖。
第5C圖為第4A-4B圖所示的半導體封裝裝置的俯視圖，表示一個有邊的頂部柵極與一個嵌入式柵極遮罩 的接線，用於引導源極連接到晶粒上。
第6圖為第1圖所示的半導體封裝的俯視圖，表示一個連接到源極墊上的柵極防護。
第7圖表示一個反轉溝道的垂直通道金屬氧化物半導體場效應管的橫截面視圖。
第8圖為第1A圖所示的半導體封裝沿A-A’線的橫截面視圖，依據本發明的另一個實施例，這種封裝包含如第7圖所示的反轉溝道的垂直通道金屬氧化物半導體場效應管器件。
第9圖為第1A圖所示的半導體封裝沿B-B’線的橫截面視圖，依據本發明的另一個實施例，這種封裝包含如第7圖所示的反轉溝道的垂直通道金屬氧化物半導體場效應管器件。
儘管以下所述的詳盡說明包含了許多用於解釋說明的細節內容，但是本領域的任何一位元技術人員都應認識到依據以下內容所做出的變換和改動都應屬本發明的範圍。因此，以下內容毫無遺漏、如實詳盡地闡述了本發明的實施例。
本發明的實施例提出了一種真實的晶片級封裝分離的金屬氧化物半導體場效應管器件，用底部源極器件，使封裝的全部漏極、源極和柵極連接位於晶粒前表面上。
根據本發明的實施例，半導體封裝包含一個半導體襯底、數個形成在半導體襯底上的半導體器件、以及一個設置在襯底底部的共同源極區域。每個半導體器件都包含一個在頂端設置的漏極區域、一個用於在柵極上加電壓時控制源極和漏極之間電流的柵極、一個鄰近柵極的源極接觸點；以及一個通過源極接觸點和設置在襯底底部的 源極區域之間的襯底所形成的電連接。至少有一個漏極墊電耦合到漏極區域上。至少有一個源極墊電連接到源極區域上。至少有一個柵極墊電耦合到每個半導體器件的柵極上。漏極、源極和柵極墊都形成在半導體封裝的一個表面上。數個半導體器件分佈在襯底上，以使每個半導體器件的源極接觸點和和源極區域之間形成的電連接都分佈在襯底上。
第1A圖為根據本發明的一個實施例而來的一種半導體封裝100的俯視圖。正如第1圖所示，半導體封裝100包含兩個漏極墊108、一個源極墊110和一個柵極墊112，位於底部源極半導體器件102的前表面上，比如底部源極橫向雙擴散金屬氧化物半導體器件。漏極、源極和柵極墊108、110和112可以用於接收晶片級封裝裝置的焊錫球、突起或支柱。漏極墊108可位於漏極金屬106上，漏極金屬106位於橫向雙擴散金屬氧化物半導體器件的有源區上面並與其保持電接觸。也可選用，一種另外的金屬墊，用於將漏極墊108連接到漏極金屬106上。源極墊110和柵極墊112位於器件102的非有源區或終止區。由於這是一種底部源極半導體晶粒，源極墊110電連接到源極接點(圖中沒有給出)，源極接點分佈在構成晶粒的多個單元之間。柵極墊112通過位於半導體封裝100週邊的導電柵極環104，電連接到橫向雙擴散金屬氧化物半導體器件的每個單元(第1A圖中沒有給出)中的柵極區域。可以使用多晶矽或金屬、或者兩者的組合製造柵極環104，這僅作舉例說明用，並不局限於此。
由於漏極接線可形成在有源區之上，而非有源區之外，因此半導體封裝100的結構具有比源極接線更多的漏極接線，這也就增加了真實的晶片級封裝金屬氧化物半導體場效應管的有源區。
第1B圖為根據本發明的另一個實施例而來的一種半導體封裝101的俯視圖。正如第1B圖所示，半導體封裝101僅包含一個漏極墊108、一個源極墊110和一個柵極墊112，位於底部源極半導體器件101的前表面上。
漏極墊108位於漏極金屬106上，在底部源極半導體器件102的有源區，例如底部源極橫向雙擴散金屬氧化物半導體器件。源極墊110和柵極墊112位於器件102的非有源區。柵極墊112通過柵極環104連接到個別單元的柵極區域。源極墊、柵極墊和漏極墊為半導體封裝可提供到其他電路元件的電連接，例如，通過導電附著物或焊錫球。為了保證晶粒在封裝過程中保持“平坦”，所需的墊開口和焊錫球的最小數量是三。如果晶粒的焊錫球數小於三，封裝後的晶粒可能會不平坦。
第1C圖為根據本發明的另一個實施例而來的一種半導體封裝103的俯視圖。同第1A圖所示的半導體封裝100類似，半導體封裝103包含兩個漏極墊108、一個源極墊110和一個柵極墊112，位於半導體封裝103的前平面上。漏極墊108位於有源區，源極和柵極墊110、112位於底部源極半導體封裝102的非有源區或終止區，例如底部源極橫向雙擴散金屬氧化物半導體器件。柵極墊112通過位於半導體封裝103週邊的導電柵極環104，電連接到橫向雙擴散金屬氧化物半導體器件的單元(圖中沒有給出)中的柵極區域。半導體封裝103還包含一個位於器件102週邊的襯底接觸環114。襯底接觸環114直接連接到源極接線110上。可以用金屬製造襯底接觸環114。
第1D圖為根據本發明的另一個實施例而來的一種半導體封裝105的俯視圖。正如第1D圖所示，半導體封裝105包含一個漏極墊108、兩個源極墊110和一個柵極墊112，位於底部源極半導體器件101的前表面上，比 如底部源極橫向雙擴散金屬氧化物半導體器件。漏極墊108位於半導體封裝105有源區的漏極接觸金屬106上。源極墊110和柵極墊112位於器件102的非有源區。柵極墊112通過位於半導體封裝105週邊的柵極環104，電連接到器件102的柵極區域(圖中沒有給出)。半導體封裝105還包含一個位於器件105週邊的襯底接觸環114。襯底接觸環114直接連接到源極接線110上。
半導體封裝105帶有兩個源極墊110的結構降低了源極電感，使得源極簡並也隨之降低。高頻率器件應用中(例如無線電頻率(RF)應用)需要很低的源極簡並。第2圖為帶有溝道的底部源極的橫向擴散金屬氧化物半導體(BSLDMOS)器件的單元200的橫截面視圖，在與上述類型如第1A-1D圖所示的半導體器件封裝的連結中可以使用這種器件。一個溝道底部源極橫向擴散金屬氧化物半導體器件是由多個這種單元構成的。在第2圖所示的示例中，溝道底部源極橫向雙擴散金屬氧化物半導體單元200，位於一個P-型重摻雜(P+++)襯底202上，202起底部源極電極的作用。在襯底202的上方，形成一個P-型(P-)輕摻雜外延層206。在器件的有源單元區下方，一個摻雜P+離子的深下沉-溝道區204，形成在外延層中至一深度，並且側面延伸到漏極漂移區220的底部，以補償一部分電晶體中堆積的N-摻雜，這樣才能將漏極漂移區220的摻雜物輪廓調整至最佳，使得當漏極源極間阻抗Rdson維持在一個較低值時，柵極-漏極電容能夠達到最小。深下沉-溝道區204作為連接P+++襯底202的源極部分到P+本體接觸區210的下沉溝道，還擔任本體區域的作用，在本體區域中，金屬氧化物半導體場效應管溝道形成在柵極222下面。被氧化物218環繞著的柵極222設置在柵極氧化層216上，柵極氧化層216位於頂部源極區208的頂 面和漏極漂移區220之間。因此，作為一個橫向金屬氧化物半導體器件，柵極222通過形成在深下沉-溝道區204中的溝道，控制著頂部源極區208和漏極漂移區220之間的電流。漏極漂移區220設置在柵極氧化層216下面。由鎢等金屬製成的導電插塞214可以用於，通過一個接觸阻抗很小的N+摻雜接觸區209，將頂部漏極金屬224電連接至漏極漂移區220。被氧化物218環繞著的嵌入式柵極遮罩金屬212可以設置在柵極222上，並與P本體接觸區210和頂部源極區208接觸。嵌入式柵極遮罩金屬212可用於將頂部源極區208短接至P本體接觸區210上，和深下沉-溝道區204上，形成一種嵌入式本體-源極短路結構。頂部源極區208通過嵌入式柵極遮罩金屬212和深下沉-溝道區204，電連接至嵌入式柵極遮罩金屬212上。可以用氮化鈦(TiN)製作嵌入式柵極遮罩金屬212，這僅作舉例說明用，並不局限於此。
相同通轉讓人的公開號為20080023785的美國專利申請中介紹了一種類似結構的溝道底部源極橫向雙擴散金屬氧化物半導體，在此將引用該文，以作參考。
參照第3圖、第4A圖、第4B圖、第5A圖和第5B圖，可以瞭解第1A-1D圖所示的半導體封裝結構的優勢所在。
第3圖為第1圖所示的半導體封裝100沿A-A’線的橫截面視圖。正如第3圖所示，半導體封裝100包含多個第2圖所示類型的帶有溝道的底部源極橫向式擴散金屬氧化物半導體單元200。正是由於這些單元的存在，使得器件封裝區域成為一個有源區。柵極環104位於半導體封裝100的週邊。共漏極金屬224設置在帶有溝道的底部源極橫向式擴散金屬氧化物半導體器件200上方，並同底部源極橫向式擴散金屬氧化物半導體器件200的所有導電 插塞214電接觸。漏極墊301可以形成在共漏極金屬224的上方，並通過由聚醯亞胺製成的鈍化層304，將不同漏極墊分離開。另一種方案是，漏極墊301包含漏極金屬224通過鈍化層304的曝光部分。漏極墊108位於漏極墊301的上方。嵌入式柵極遮罩金屬212用於將頂部源極區208與P本體接觸區210短接。
第4A圖為第1A圖所示的半導體封裝沿B-B’線的橫截面視圖。正如第4A圖所示，源極墊110和柵極墊112分別形成在無源區402和404上。在無源區402中，嵌入式柵極遮罩金屬212向外延伸，以便為源極金屬406提供空間。源極金屬406設置在嵌入式柵極遮罩金屬212上方，並通過深下沉-溝道區204，與器件200的頂部源極區208形成源接觸點。源極墊110形成在源極金屬406上方，或者另一種方案是，源極金屬406通過鈍化層304中的一個開口曝光的部分形成了源極墊110。焊錫球或導電附著物(圖中沒有給出)位於源極墊110上，以便提供與外部電路器件的電接觸。在無源區404中，柵極電極410形成在深下沉-溝道區204上的一個沒有形成單元200結構的區域上。柵極電極410通過柵極環104，與單元200的獨立柵極222電連接。柵極電極410通過氧化層412，與深下沉-溝道區204電絕緣。可以使用多晶矽或金屬製造柵極電極410。也可以用覆蓋在嵌入式柵極遮罩金屬212上的氧化物218部分包圍柵極電極410。柵極金屬408形成在柵極電極410上方。然後在柵極金屬408上形成柵極墊112，或者另一種方案是，柵極金屬408通過鈍化層304中的一個開口曝光的部分形成了柵極墊112。焊錫球或導電附著物(圖中沒有給出)位於柵極墊112上。源極墊110和柵極墊112之間，通過鈍化層304電絕緣。
第4B圖為第1圖所示的半導體封裝100沿B -B’線的另一種橫截面視圖。在本實施例中，源極金屬406設置在嵌入式柵極遮罩金屬212上，並通過插塞414，與嵌入式柵極遮罩金屬212電接觸，插塞414由類似金屬鎢等導電材料製成。
第5A圖為第4A-4B圖所示的半導體封裝裝置的俯視圖，表示一種單面頂部柵極連接。如第5A圖所示，為了清楚地說明，忽略嵌入式柵極遮罩金屬212和漏極金屬224。導電插塞214被柵極222包圍，並通過氧化物218(圖中沒有給出)，與柵極222電絕緣。柵極連接到柵極澆道223上，柵極澆道223為柵極222和柵極電極410之間提供電接觸。深下沉-溝道區204位於鄰近柵極222的地方。第5B圖為第5A圖所示的柵極互聯區域502的橫截面視圖，其中包含一個設置在P+++襯底202上方的深下沉-溝道區204和設置在深下沉-溝道區204上方的柵極222，柵極222通過柵極氧化層216與深下沉-溝道區204電絕緣。柵極氧化層216在柵極無源(例如柵極澆道223)的區域中較厚，以便降低柵極和基極(源極)之間的寄生電容。獨立的底部源極接觸點之間的電連接可以通過每個單元中的深下沉-溝道區204提供，位於無源區402上面的源極墊110可以通過襯底202提供。另一種方案是，如第5C圖所示，嵌入式柵極遮罩金屬212可用作連接器，協助分配源極電流。嵌入式柵極遮罩金屬212是一種可用於引導半導體器件上的源極接觸點的導體。正如第5C圖所示，嵌入式柵極遮罩金屬212展示了重迭的柵極電極。事實上，嵌入式柵極遮罩金屬212覆蓋在柵極222和深下沉-溝道區204上，在此沒有詳細闡述以免混淆。在第5A圖和第5C圖中，儘管通過氧化物218(圖中沒有給出)使其大部分都絕緣，可借助導電插塞214形成連接，但是漏極金屬224(圖中沒有給出)還是覆蓋了器件的整個有源區。同樣 地，P+++襯底202(圖中沒有給出)位於整個區域下方。嵌入式柵極遮罩金屬212在漏極金屬224下工作。作為示例，第5A圖和第5C圖中的A-A’橫截面可用第2圖表示。
第6圖為第1A圖所示的半導體封裝100的俯視圖，表示柵極遮罩連接到源極墊上。第6圖中，源極墊110和柵極墊112上面的金屬繪成透明狀，是為了便於說明。正如第6圖所示，漏極金屬224覆蓋了半導體封裝100的整個有源區106，漏極墊108設置在漏極金屬224上。獨立器件200的柵極222設置在漏極金屬224下面。一個柵極環104環繞在有源區周圍。柵極222和柵極墊112之間的電接觸由柵極澆道223和柵極環104提供，柵極環104設置在器件周圍，並與柵極墊電接觸。嵌入式柵極遮罩金屬212可以直接電連接到源極墊上，以便協助分配源極電流。最好是將嵌入式柵極遮罩金屬212互聯到源極墊，並與源極墊直接接觸(如第6圖所示)，以便降低阻抗分佈。但這並不是必須的，嵌入式柵極遮罩金屬212也可以通過源極/本體接觸點深下沉-溝道區204，連接到一起。
第7圖為帶有一個底部源極和一個頂部漏極的N-溝道反轉基極-源極溝道型場效應管器件700的一部分的橫截面視圖。反轉基極-源極溝道型場效應管器件700作為底部源極電極，位於P+襯底702上。另一種方案是，在其他襯底材料上形成P-溝道器件，比如N+摻雜型矽襯底、碳化矽、氮化矽等其他半導體襯底。在襯底702上形成一個P-外延層704。襯底具有一個有源單元區701和一個終止區703，它們都設置在襯底周圍。場效應管器件700具有多個溝道，從襯底頂面開始，一直到外延層704較低的部分。有源單元區域701中的溝道製作得比較寬，以便在每個單元中形成一個柵極，此柵極帶有一個沿著溝道側壁形成的柵極多晶矽層712，其中溝道側壁填充有溝道壁氧化層 706，中心部分填充有含有硼磷的矽玻璃層708等絕緣材料。較窄的溝道形成在終止區或有源區內，形成柵極澆道710，以便形成柵極澆道710提供電接觸，將有源區中的溝道之間的側壁柵極712連接到終止區和有源區上方的柵極接觸點上。形成在外延層中的P-本體區714環繞著絕緣溝道側壁柵極712。N-摻雜連接區716形成在P-本體區714上方連接N-摻雜漂移區718，在襯底連接漏極區716和摻雜溝道區的頂面附近，N-摻雜漂移區718環繞著N+漏極接觸區720。
溝道垂直場效應管器件中的每個單元還包含一個本體-源極短接結構，形成在有源單元區域中溝道的底部。本體-源極短接結構帶有一個由鈦、鈷或鎢的矽化物製成的嵌入式導電插塞722，環繞著高摻雜N+源區724和高摻雜P++區726，在嵌入式導電插塞722下方形成一個高電導、低電阻的本體-源極短接結構。漏極金屬728覆蓋著有源單元區，柵極金屬730形成在終止區內。漏極金屬和柵極金屬分別與漏極720和柵極溝道710電接觸，通過周圍是絕緣層732(比如含有硼磷的矽玻璃層)和絕緣層(比如氧化層)734的漏極接觸點736和柵極接觸點738，覆蓋著場效應管器件的頂面。漏極接觸點736和柵極接觸點738最好使用比如鎢插塞等導電插塞。如圖所示，每個單元中由嵌入式導電插塞722形成的集成的嵌入式本體-源極短接結構，可用於在構成器件的單元之間平均分配源極電流。器件結構帶有一個垂直溝道，包含一個底部源極，也就是連接在襯底底部上的源極。器件700在源極區域的下方，無需配置P+下沉區。取而代之的是，底部源極器件採用一種帶有本體-源極短接結構722的嵌入式源極和本體。因此，這種器件結構節省了水準空間，避免P+下沉區的水準擴散。
美國公開號為20080035987的專利提出了一種類似於第7圖所示的反轉式基極-源極帶溝道的橫向擴散金屬氧化物半導體場效應管(LDMOSFET)，在此將作為示例加以引述。
第8圖為與第1A圖所示的沿A-A’線類似的一種半導體封裝的橫截面視圖，這種封裝包含與第7圖中同類型的反轉式垂直溝道金屬氧化物半導體場效應管器件。正如第8圖所示，半導體封裝100包含多個反轉式帶溝道的垂直溝道金屬氧化物半導體場效應管器件700，有源單元701在有源區106內，柵極澆道710設置在封裝100的週邊。共漏極金屬802設置在反轉式溝道垂直溝道金屬氧化物半導體場效應管有源單元701上方，並且通過一個漏極接觸點736同單元701電接觸，導電插塞可以用鎢等金屬製作。漏極墊108形成在共漏極金屬802上，並通過鈍化層804相互絕緣。每個單元701中集成的嵌入式本體-源極短接結構722用於分配整個封裝100上的源極接觸點。
第9圖為第1圖所示的沿B-B’線的半導體封裝的橫截面視圖，根據本發明的一個實施例，這種封裝包含第7圖所示的反轉式溝道垂直溝道金屬氧化物半導體場效應管器件。正如第9圖所示，通過一個帶有源極金屬904的寬溝道，以及溝道內用於接觸嵌入式導電插塞722的導電(比如鎢)插塞902，形成了源極墊110。柵極墊112形成在柵極金屬906上，通過導電插塞738將柵極金屬906電連接到一個柵極澆道的陣列710上。通過適當的佈局安排，嵌入式導電插塞722無需通過襯底，就可以分配整個半導體器件上的源極，以便獲得更低的阻抗。
如上第2-9圖所示的半導體封裝結構可以在器件的整個有源區內提供分散式的襯底連接，這有利於降低阻抗和器件封裝帶來的電感。本發明的實施例不僅適用 於N-溝道的金屬氧化物半導體場效應管，也適用於P-溝道的金屬氧化物半導體場效應管。在器件的背部裝配源極，同時也增強了遮罩，降低了電磁干擾(EMI)。對於N-溝道的金屬氧化物半導體場效應管，由於其源極電勢接地，因此在背部裝配源極還能降低電擊的風險。這種結構通過標準處理工藝就能實現，無需深溝道刻蝕或典型的底部源極金屬氧化物半導體場效應管器件所需的任何特殊工藝。另外，製作襯底接觸點也無需多餘的加工工藝。有源區外面所有的表面都能用作襯底接觸區，以便進一步降低襯底阻抗。
上述為本發明的較佳實施例的完整介紹，也可以使用各種等量的變換和修正。因此本發明的範圍不應局限與上述說明，而應由附加的申請專利範圍及其等效的要求範圍所決定。無論是否優先說明，任何特性都可以同其他任何一個特性結合起來。在下述申請專利範圍中，除非特別指明，否則不定冠詞“一個”或“一種”都指代下文中一個或更多的項目。除非在一個申請專利範圍中用“指定”明確指出，否則附加的申請專利範圍不能看作包含方式加功能的限制。
儘管本發明的內容已經通過上述優選實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。
104‧‧‧柵極環
110‧‧‧源極墊
112‧‧‧柵極墊
200‧‧‧單元
204‧‧‧深下沉-溝道區
208‧‧‧源極區域
212‧‧‧嵌入式柵極遮罩金屬
214‧‧‧導電插塞
218‧‧‧氧化物
222‧‧‧柵極
224‧‧‧漏極金屬
304‧‧‧鈍化層
402、404‧‧‧無源區
406‧‧‧源極金屬
408‧‧‧柵極金屬
410‧‧‧柵極電極
412‧‧‧氧化層

Claims (24)

  1. 一種半導體晶片級封裝，其特徵在於，包含：一個半導體襯底；一個半導體器件包含一個分立的金屬氧化物半導體場效應管，具有多個形成在該半導體襯底一有源區中的單元；一個設置在全部單元共用的襯底底部的源極區域，其中每個單元都包含：一個設置在半導體器件頂部的漏極區域；一個柵極，用於當柵極外加電壓時，控制源極區域和漏極區域之間的電流；一個位於柵極附近的源極接觸點；一個通過襯底在源極接觸點和源極區域之間形成的電接觸；至少一個漏極墊電耦合到漏極區域；至少一個源極墊電連接到源極區域，其中源極墊向襯底施加偏置；至少一個柵極墊電耦合到柵極上；一個漏極金屬覆蓋整個有源區；一個連接到源極墊上的嵌入式本體-源極短接結構，其中這個嵌入式本體-源極短接結構位於漏極金屬下方； 其中漏極、源極和柵極墊都形成在半導體器件的一個表面上；其中所述多個單元沿襯底分佈，因此每個半導體器件的源極接觸點和源極區域之間形成的電連接也沿襯底分佈；其中漏極墊形成在半導體封裝的有源區上；其中源極和柵極墊形成在有源區外面的半導體封裝的終止區上。
  2. 如申請專利範圍第1項所述的半導體晶片級封裝，其特徵在於，所述的本體-源極短接結構為一種嵌入式柵極遮罩。
  3. 如申請專利範圍第1項所述的半導體晶片級封裝，其特徵在於，所述的本體-源極短接結構為一種嵌入式導電插塞。
  4. 如申請專利範圍第1項所述的半導體晶片級封裝，其特徵在於，所述的本體-源極短接結構在半導體器件上分佈源極。
  5. 如申請專利範圍第1項所述的半導體晶片級封裝，其特徵在於，所述的半導體晶片級封裝還包含一個設置在半導體封裝週邊的柵極環，用於所述的半導體器件的柵極墊和柵極區之間的互聯。
  6. 如申請專利範圍第5項所述的半導體晶片級封裝，其特徵在於，所述的半導體晶片級封裝還包含一個設置在半導體封裝週邊的金屬化的襯底環，用於直接連接到源極墊上。
  7. 如申請專利範圍第1項所述的半導體晶片級封裝，其特徵在於，所述的每個單元還包含一個導電插塞，用於將漏極區域電連接到漏極金屬上。
  8. 如申請專利範圍第7項所述的半導體晶片級封裝，其特徵在於，所述的金屬氧化物場效應管為一個底部源極橫向擴散金屬氧化物半導體器件。
  9. 如申請專利範圍第8項所述的半導體晶片級封裝，其特徵在於，所述的底部源極橫向擴散金屬氧化物半導體器件的每個單元的源極接觸點和源極區域之間形成的電接觸包含一個頂部源極區、所述的襯底，以及一個在外延層中的複合下沉-溝道區，其中所述複合下沉-溝道區作為一個下沉區，將襯底電連接到頂部源極區，並作為一個形成金屬氧化物半導體場效應管溝道的本體區域，其中嵌入式本體-源極短接結構將頂部源極區短接到下沉-溝道區。
  10. 如申請專利範圍第9項所述的半導體晶片級封裝，其特徵在於，所述的底部-源極橫向擴散金屬氧化物半導體器件還包含一個設置在柵極區域下方的漂移區， 與源極區域形成一距離，延伸至漏極區並圍繞著漏極區。
  11. 如申請專利範圍第10項所述的半導體晶片級封裝，其特徵在於，所述的複合下沉-溝道區延伸至漂移區下方，其摻雜電導性與漂移區相反，並補償漂移區，以便降低源-漏電容。
  12. 如申請專利範圍第11項所述的半導體晶片級封裝，其特徵在於，所述的底部-源極橫向擴散金屬氧化物半導體器件中的嵌入式本體-源極短接結構包含一個嵌入式柵極遮罩層，此遮罩層包含一個在柵極區域、源極區域和本體區域上方設置的導電層。
  13. 如申請專利範圍第12項所述的半導體晶片級封裝，其特徵在於，所述的嵌入式柵極遮罩層包含一層氮化鈦或矽化鈦金屬。
  14. 如申請專利範圍第12項所述的半導體晶片級封裝，其特徵在於，所述的源極墊位於嵌入式柵極遮罩層上方。
  15. 如申請專利範圍第14項所述的半導體晶片級封裝，其特徵在於，所述的嵌入式柵極遮罩層將源極分佈至整個半導體器件。
  16. 如申請專利範圍第14項所述的半導體晶片級封裝，其特徵在於，所述的半導體晶片級封裝還包含一個或 更多的導電插塞，以便將源極墊連接到嵌入式柵極遮罩層上。
  17. 如申請專利範圍第1項所述的半導體晶片級封裝，其特徵在於，所述的金屬氧化物半導體場效應管包含一個逆溝槽源極接地垂直溝道金屬氧化物半導體場效應管器件。
  18. 如申請專利範圍第17項所述的半導體晶片級封裝，其特徵在於，所述的逆溝槽源極接地垂直溝道金屬氧化物半導體場效應管器件的每個單元還包含：源極區和漏極區之間的一個垂直電流傳導溝道，由設置在溝道側壁上的一個垂直側壁柵極區控制，通過附著在溝道側壁上的柵極氧化層提供襯墊；其中所述的嵌入式本體-源極短接結構為一個嵌入式導電插塞，從溝道的一個底面向下延伸，用於將半導體襯底中的本體區短接到設置在所述溝道底面下的源極區。
  19. 如申請專利範圍第18項所述的半導體晶片級封裝，其特徵在於，所述的每個單元中的嵌入式導電插塞用於在多個單元中分佈源極。
  20. 如申請專利範圍第18項所述的半導體晶片級封裝，其特徵在於，所述的每個單元中的導電插塞包含一種鈦、鈷或鎢的矽化物。
  21. 如申請專利範圍第18項所述的半導體晶片級封裝，其特徵在於，所述的逆溝槽源極接地垂直溝道金屬氧化物半導體場效應管器件的每個單元還包含：一個設置在半導體襯底中的摻雜本體區，環繞著源極區域周圍的溝道中較低的部分，其中摻雜本體區包含沿溝道側壁的溝道；一個設置在襯底頂面附近的漂移區，環繞溝道上部，並包圍漏極區域；以及一個設置在漂移區下方的連接區，向下延伸到摻雜溝道區，以便連接漂移區和摻雜溝道區。
  22. 如申請專利範圍第18項所述的半導體晶片級封裝，其特徵在於，所述的半導體晶片級封裝還包含一個設置在終止區和多個柵極流道中的柵極金屬，所述的每個柵極流道都為多個單元的柵極區和設置在終止區中的柵極金屬之間提供電連接。
  23. 一種用於製造半導體晶片級封裝的方法，其特徵在於，包含以下步驟：形成一個半導體襯底；在半導體襯底中的有源區形成多個單元，每個單元都包含一個柵極區、一個設置在半導體器件底部的源極、一個設置在半導體器件頂部的漏極區，以及為每個半導體器件中的源極區域分佈襯底接觸點； 在多個半導體器件上形成一個共漏極金屬；形成一個嵌入式本體-源極短接結構，放置在共漏極金屬下面，並連接到源極區和源極墊上；在共漏極金屬上部，形成至少一個漏極墊；以及在半導體襯底的終止區，形成至少一個源極墊和至少一個柵極墊；其中漏極、源極和柵極墊都在半導體封裝的一個表面上。
  24. 如申請專利範圍第23項所述的半導體晶片級封裝方法，其特徵在於，所述的嵌入式本體-源極短接結構在多個單元分佈源極。
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