CN101847600A - 制造多个集成半导体构件的方法 - Google Patents

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Abstract

在用于在载体(2)上制造多个集成半导体构件(8)的方法中，将有源的基本结构(4)以连续的、至少越过要制造的半导体构件(8)的一部分边界(10)的方式加工到载体(2)中，将半导体构件(8)的区域在载体(2)上确定，在每个半导体构件(8)的区域中，借助于掩模(12)将覆盖层(14)施加到载体(2)上，以及在形成半导体构件(8)的情况下，将载体(2)在半导体构件(8)的边界(10)处进行切分。在所述方法中，在制造3D-缓冲器构件期间，能够以简单的方式来对该3D-缓冲器构件进行定标。

Description

制造多个集成半导体构件的方法
技术领域
本发明涉及一种用于制造多个集成半导体构件的方法。在半导体技术中，集成半导体构件通常不单独制造，而是与例如硅晶片的载体相结合地制造。即在这种情况下，在唯一的载体上通过执行不同的工艺步骤来同时制造多个构件。
背景技术
对于功率电子器件的不同的电子电路而言，如下的所谓布线网络是必要的，所述布线网络在相关电路中对寄生的能量进行消除，或将寄生的能量取走并随后进行反馈。这样的电路被命名为所谓的缓冲器并一般由电阻、电容和电感的简单接线电路(Verschaltung)组成。在这样的布线构件中，例如在RC器件中，将寄生的能量例如以热量的形式消除。
由DE 10 2006 017 487 A1公知的是，将缓冲器以集成的结构形式作为集成半导体构件来制造。根据公开文件“Berberich，S.E.；Bauer，A.J.；Ryssel，H.，High Voltage 3D-Capacitor，12th European Conference onPower Electronics and Applications 2007.Proceedings EPE′07，02-05.September 2007，Aalborg，Denmark”公知的是，在一个制造工艺中制成作为3D-缓冲器的集成缓冲器构件，这种集成缓冲器表现为标准化CMOS硅技术的衍生制品。构件的电学特性主要由对半导体材料的掺杂程度和构件的面积或尺寸来控制。
换句话说，应用摄影平版印刷术对构件基面进行定标或确定芯片面积以及对金属化部分进行结构化。
所介绍的技术引起巨大的工艺技术开支。此外，用于对构件进行定标的开支，也就是在构件芯片尺寸、缓冲器构件的电容和电阻方面进行定标的开支很高。在这里，对于电阻值变化例如有各个芯片面积的变化或对晶片掺杂的变化。对于构件电容的变化，改变构件面积，例如，为了制造耐电压强度高于200V的15nF电容器，需要大约15μm2的面积，而对于具有20nF电容器则需要大约20μm2。
发明内容
本发明的任务在于，提供如下的方法，在所述方法中，在制造3D-缓冲器构件期间，能够以简单的方式来对该3D-缓冲器构件进行定标。
本发明基于如下认识，即，在公知的标准化CMOS工艺中，必须顾及到在各个工艺步骤中构件尺寸或构件的面积。例如，在集成电容器的构件面积变化以便改变构件的电容值时，这一点必须在整个工艺的全部掩蔽步骤中予以顾及。所述认识还顾及到的是，集成缓冲器由有源的基本结构组成，所述基本结构由结构化的覆盖层遮盖，所述覆盖层例如是上部的金属化部分。基本结构不包括覆盖层。基本结构自身对于不同尺寸的构件而言是相同的。基本结构例如是加工到晶片中的孔，所述孔被以电介质来涂衬，以便最终通过覆盖层来形成电容器。
因此，本发明由如下设想出发，即以如下方式在载体上制造构件，即，首先在不顾及稍后的固有构件边界的情况下，将所述有源的基本结构持续地、无缝地、无中断地或平整地、即无边界或无预留的切分区域地在整个载体之上制造。换句话说，基本结构在稍后产生的区域中不依照各个芯片来进行结构化，并且因此不受限于想要的构件规格。即首先不顾及构件边界或切分区域，在所述构件边界或切分区域处稍后对构件进行分割。
构件最后才通过覆盖层而限制于载体的确定区域。即构件固有的分界处才在接下来的步骤中通过将金属化部分有针对性地施加于或仅施加于稍后应形成相应各个构件的区域中来产生。金属化部分，也就是上部电极或缓冲器构件的锯切侧在此利用掩蔽方法，例如利用所谓的投影掩模(Schattenwurfmaske)来进行结构化。
因此，该任务通过根据权利要求1所述的方法来解决。所述方法用于在载体上制造多个集成半导体构件并具有以下步骤：将有源的基本结构如上所述地施加在载体上，也就是说，以连续的、至少越过要制成的构件的一部分边界的方式来施加。然后才确定在载体上的半导体构件的区域。换句话说，确定每个半导体构件的位置、尺寸和形状或其在载体上的边界。
于是，在每个稍后应造出半导体构件的区域中，借助掩模或掩蔽方法来将覆盖层施加到载体上或有源的基本结构上。最后，在形成半导体构件的情况下，将载体在边界处进行分割。
该方法提供的主要优点是，仅仅借助覆盖层或掩蔽方法最终在载体上确定构件的尺寸、形状或位置，并且因此可以借助该步骤尤其简单地来确定要制造的集成半导体构件。借助掩蔽方法中掩模的结构，可以在该方法中对构件尺寸进而还有例如电容值、电阻值或芯片面积进行自由地、即尤其简单且成本低廉地进行定标。这显著地降低了用于制造这样的半导体构件的研发、工艺技术及成本方面的耗用。
在所述方法的优选实施方式中，将平面式地彼此相邻设置的相同的结构元件作为基本结构施加到载体中。这样的结构元件通常比集成的半导体构件的面积小几个数量级。换句话说，每个集成半导体由非常大量的这样的相同结构元件组成。换句话说，构件的尺寸设定通过构件稍后所具有的结构元件的数目来进行，即通过载体的由半导体构件遮盖的面积来进行。
特别对于这种基本结构有利的是，结构元件可以平面式地不顾及边界地在整个载体上施加，这也显然地简化了工艺步骤。
在上述方法的优选的构造方案中，将孔结构或沟槽结构作为结构元件施加到载体中。具有这样的孔结构的缓冲器构件例如已由提到的DE 10 2006 017 487 A1公知。这特别好地适合于制造集成的电容器。
根据所述方法，基本结构以至少越过一部分构件边界的方式延伸，也就是说，越过载体的稍后在分割构件时必须被分割的区域。在所述方法的一个构造方案中，基本结构具有辅助层，例如，一个确定的层，所述辅助层例如在稍后分割构件时引起问题。这是例如涉及基本结构的如下部分，所述部分在载体的分割时引发问题，即例如在锯切时滑开(verschmieren)或者产生各个层之间的不希望的短路。在所述方法的该实施方式中，在分隔载体之前，在构件的边界处，稍后又去除辅助层的相应部分。
在所述方法的构造方案中，基本结构的所提及的部分是最上面的辅助层，所述辅助层于是在接下来的步骤中由覆盖层遮盖。
在所述方法的另一构造方案中，使用多晶硅作为辅助层。此外，可以使用TMAH(四甲基氢氧化铵溶液)来去除这种辅助层。TMAH例如可以特别简单地去除作为辅助层的高掺杂多晶硅层。在这种情况下，多晶硅同样全面地、即在不顾及边界的情况下，沉积在载体上。在此，TMAH选择性地针对暴露的、即未被金属遮盖的区域中的覆盖层的金属起作用。于是，为了去除辅助层，不再需要特别的步骤层，这是因为已施加的金属化部分作为对应TMAH的掩模起作用。
在所述方法的另一优选的实施方式中，借助投影掩模来制成覆盖层。投影掩模在一个工艺步骤中的应用是成本特别低廉并且能特别简单地实施的。
在所述方法的另一实施方式中，将金属用作覆盖层来施加。
在所述方法的另一实施方式中，将硅片用作载体。
在所述方法的另一实施方式中，将基于半导体的布线构件作为半导体构件。
在所述方法的一个构造方案中，将3D-缓冲器制成为半导体构件。
附图说明
为了进一步描述本发明，对附图的实施例进行参引。分别在示意原理简图中：
图1示出具有多个半导体构件的载体，
图2示出载体或半导体构件的截面，
图3示出对应于构件的另选实施方式的、依照图2的截面。
具体实施方式
图1示出作为载体2的硅晶片。稍后，应当在载体2上形成多个半导体构件8(仅示出3个)，然而，半导体构件8在载体2上的确切位置对于接下来所介绍的第一方法步骤完全不重要。因此，所形成的半导体构件8的位置和部位或边界10对于第一方法步骤不必是已知的，虽然这在实践中通常是已知的。
这时，在第一方法步骤中，将基本结构4施加于载体2上，而不顾及稍后才形成的半导体构件8的稍后的位置或特别是边界。即，将基本结构4无中断地、连续地、无缝地、不顾及稍后边界10地施加于表面6中。由此，基本结构4尤其是对于半导体构件8的稍后的区域未被结构化，即不限于所想要的尺寸。
这时，在第二步骤中，在表面6上或载体2上对半导体构件8或半导体构件8的边界10进行设计、限定或确定。相应地，制成掩模12：于是，在每个半导体构件8的区域中，借助掩模12(例如投影掩模)，将覆盖层14(例如金属)施加到基本结构4上。这个过程与施加基本结构4的过程相反地，在顾及到边界10的情况下进行，也就是说，覆盖层14仅在半导体构件8的区域中选择性地施加。在边界的区域中，载体保持不具有覆盖层14。
这时，在最后的步骤中，将载体2或半导体构件8进行分割，方法是：在载体2的边界10的区域中，依照载体2的整个厚度，也就是说，连同也存在在那里的基本结构4一起进行切分。
图2示出载体2或半导体构件8的截面。在图2中可以再次看到，具有作为底电极的金属化部分16的呈硅衬底形式的载体2。在图2中，基本结构4由垂直于表面6蚀刻到载体2中的、呈各向异性的孔或沟槽结构或孔结构形式的结构元件18及介电层20组成，所述介电层20既遮盖表面6也遮盖所述孔或整个载体2。结构元件18以分布于整个载体2之上的方式彼此相邻地平面式地布置。在图2中也可以辨识的是，所示的基本结构4无中断地在整个载体2上延伸，特别是在不顾及到图2中所示的半导体构件8的边界10的情况下。在图2中还可以看到作为呈上部电极形式的金属化部分的最上部覆盖层14，然而该覆盖层14以受限于半导体构件8的方式来沉积。在边界10的区域中，在载体2上没有覆盖层14。
在图2中所示的半导体构件8是所谓的3D-缓冲器，该3D-缓冲器位于金属化部分16与覆盖层14之间，在图2中所示的等效电路图具有电阻R和电容器C。在这种情况下，电阻值R和电容值C都由基面来确定，载体4上的半导体构件8占据该基面。换句话说，如果取代图2中所示的3×3的结构元件18(呈方形，在截面上仅能看到3个)地，还用覆盖层14分别遮盖相邻的结构元件18(4×4)，则缓冲器构件的两个参数R和C会发生变化，并且因此产生了由16个结构元件18组成的构件。
图3示出半导体构件8的另选实施方式，其中，属于基本结构4的还有施加到介电层20上的另外的层22。该层22以掺杂多晶硅层的形式作为附加的上部电极以平面遮盖的方式沉积在载体2上。但因为层22在稍后切分载体2之后在边界10的区域中缩短了绝缘区段，并且因此会在半导体构件8中产生电弧，所以在施加金属化部分16之后，将作为基本结构的部分的层22在边界10的区域中通过TMAH 24的作用进行去除，直至层20露置。

Claims (12)

1.用于在载体(2)上制造多个集成半导体构件(8)的方法，在所述方法中，
-将有源的基本结构(4)以连续的、至少越过要制造的半导体构件(8)的一部分边界(10)的方式加工到所述载体(2)中，
-在所述载体(2)上确定所述半导体构件(8)的区域，
-在每个所述半导体构件(8)的区域中，借助于掩模(12)将结构化的覆盖层(14)施加到所述载体(2)上，
-在形成所述半导体构件(8)的情况下，将所述载体(2)在所述半导体构件(8)的所述边界(10)处进行切分。
2.根据权利要求1所述的方法，其中，将平面式彼此相邻地布置的相同的结构元件(18、20、22)作为基本结构(4)加工到所述载体(2)中。
3.根据权利要求2所述的方法，其中，将孔结构或沟槽结构作为结构元件(18、20、22)加工到所述载体(2)中。
4.根据前述权利要求之一所述的方法，其中，在切分所述载体(2)之前，在所述边界(10)的区域中，将所述基本结构(4)的至少一部分去除。
5.根据权利要求4所述的方法，其中，所述基本结构(4)具有最上部辅助层(22)，其中，在所述边界(10)的区域中，将所述辅助层(22)作为所述基本结构(4)的部分去除。
6.根据权利要求5所述的方法，其中，使用多晶硅作为辅助层(22)。
7.根据权利要求5或6所述的方法，其中，借助TMAH(24)将所述辅助层(22)去除。
8.根据前述权利要求之一所述的方法，其中，借助作为掩模(12)的投影掩模来制成所述覆盖层(14)。
9.根据前述权利要求之一所述的方法，其中，将金属化层作为覆盖层(14)进行施加。
10.根据前述权利要求之一所述的方法，其中，使用硅片作为载体(2)。
11.根据前述权利要求之一所述的方法，其中，制成基于半导体的布线构件作为半导体构件(8)。
12.根据权利要求11所述的方法，其中，制成3D-缓冲器作为半导体构件(8)。
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