CN101821811A - 多级单元nand中的非相等阈值电压范围 - Google Patents

多级单元nand中的非相等阈值电压范围 Download PDF

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Abstract

适于处理及产生表示两个或两个以上信息位的数据值的模拟数据信号的存储器装置相对于仅处理及产生指示个别位的二进制数据信号的装置促进数据传送速率的增加。所述存储器装置的编程包括编程到表示所要位模式的目标阈值电压范围。读取所述存储器装置包括产生指示目标存储器单元的阈值电压的模拟数据信号。由于编程干扰在较高阈值电压下较低，因此所述存储器单元的阈值电压范围针对包括较低阈值电压的范围具有较大范围大小且针对包括较高阈值电压的范围具有较小范围大小。

Description

多级单元NAND中的非相等阈值电压范围
技术领域
本发明通常涉及半导体存储器，且明确地说，本发明涉及利用模拟信号来递送两个或两个以上信息位的数据值的固态非易失性存储器装置及系统。
背景技术
电子装置通常具有可供其使用的某种类型的大容量存储装置。一种常见实例为硬磁盘驱动器(HDD)。HDD能够以相对低成本进行大量存储，且当前消费HDD具有超过一个太字节的容量。
HDD通常将数据存储于旋转磁性媒体或盘片上。数据通常是作为磁通翻转的模式存储于盘片上。当向典型HDD写入数据时，盘片以高速度旋转，同时浮动于盘片上方的写入头产生一连串磁性脉冲以对准盘片上的磁性粒子来表示所述数据。当从典型HDD中读取数据时，当磁阻读取头浮动于高速旋转的盘片上方时，所述磁阻读取头中会因感应而发生电阻改变。在实践中，所得数据信号为模拟信号，所述信号的波峰及波谷为所述数据模式的磁通翻转的结果。接着，使用称作部分响应最大似然(PRML)的数字信号处理技术对所述模拟数据信号进行取样以确定负责产生所述数据信号的可能数据模式。
HDD因其机械性质而具有某些缺陷。HDD常因冲击、振动或强磁场而易发生损坏或过度的读取/写入错误。另外，HDD是便携式电子装置中的电力的相对大的用户。
大容量存储装置的另一实例为固态驱动器(SSD)。替代将数据存储于旋转媒体上，SSD利用半导体存储器装置来存储其数据，但SSD包括使其在其主机系统看来为典型HDD的接口及形式因子。SSD的存储器装置通常为非易失性快闪存储器装置。
快闪存储器装置已发展成用于各种电子应用的非易失性存储器的普遍来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。所述单元的阈值电压的改变通过电荷存储或陷获层的编程或其它物理现象来确定每一单元的数据值。快闪存储器及其它非易失性存储器的常见使用包括：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、器具、车辆、无线装置、移动电话及可拆卸存储器模块，且非易失性存储器的使用正继续扩大。
不同于HDD，SDD因其固态性质而使得其操作一般不易受到振动、冲击或磁场等因素的影响。类似地，由于不具有移动部件，因此SDD具有比HDD低的功率要求。然而，与具有相同形式因子的HDD相比，SSD当前具有低许多的存储容量及明显较高的每位成本。
出于上述原因，且出于所属领域的技术人员在阅读及了解本说明书之后将明了的其它原因，此项技术中需要替代的大容量存储器选项。
附图说明
图1是根据本发明的实施例的存储器装置的简化框图；
图2是可在图1的存储器装置中找到的实例性NAND存储器阵列的一部分的示意图。
图3是根据本发明的实施例的固态大容量存储装置的示意性框图。
图4是波形的描绘，其概念性地显示根据本发明的实施例可通过读取/写入通道从存储器装置接收的数据信号。
图5是根据本发明的实施例的电子系统的示意性框图。
图6是根据本发明的实施例的多级存储器单元的一组范围的描绘。
图7是根据本发明的实施例的一组范围的描绘。
图8是根据本发明的方法的流程图。
具体实施方式
在以下对本发明实施例的详细描述中，参照形成本发明的一部分且其中以图解说明方式显示可在其中实践本发明的特定实施例的附图。充分详细地描述此等实施例以使所属领域的技术人员能够实践本发明，但应了解，还可利用其它实施例，且在不背离本发明的范围的情况下可做出过程、电或机械改变。因此，不可将以下详细描述视为限定意义。
传统固态存储器装置以二进制信号形式传递数据。通常，接地电位表示数据位的第一逻辑电平(例如，数据值‘0’)，而电源电位表示数据位的第二逻辑电平(例如，数据值‘1’)。可给多级单元(MLC)指派，举例来说，四个不同阈值电压(Vt)范围，每一范围为200mV，其中每一范围对应于不同的数据状态，借此表示四个数据值或位模式。通常，每一范围之间具有0.2伏到0.4伏的静区或容限以使Vt分布保持不重叠。如果所述单元的Vt处于第一范围内，那么可认为所述单元存储逻辑11状态且通常将此视为所述单元的经擦除状态。如果Vt处于第二范围内，那么可认为所述单元存储逻辑10状态。如果Vt处于第三范围内，那么可认为所述单元存储逻辑00状态。且如果Vt处于第四范围内，那么可认为所述单元存储逻辑01状态。
当如上文所描述编程传统MLC装置时，通常首先将若干单元作为一块擦除以对应于经擦除状态。在擦除一单元块之后，如果需要的话，首先编程每一单元的最低有效位(LSB)。举例来说，如果LSB为1，那么不必进行编程，但如果LSB为0，那么将目标存储器单元的Vt从对应于11逻辑状态的Vt范围移动到对应于10逻辑状态的Vt范围。在编程LSB之后，以类似方式编程每一单元的最高有效位(MSB)，从而在必要时移位Vt。当读取传统存储器装置的MLC时，一个或一个以上读取操作大体确定单元电压的Vt落入所述范围中的哪一者中。举例来说，第一读取操作可确定目标存储器单元的Vt为MSB是1还是0的指示，而第二读取操作可确定目标存储器单元的Vt为LSB是1还是0的指示。然而，在每一情形中，从目标存储器单元的读取操作返回单个位，而不管每一单元上存储有多少个位。当在每一MLC上存储更多位时，此多编程及读取操作问题变得愈加棘手。由于每一此编程或读取操作为二进制操作，即，每一操作每单元编程或返回单个信息位，因此在每一MLC上存储更多位可导致较长的操作时间。
说明性实施例的存储器装置将数据作为Vt范围存储在存储器单元上。然而，与传统存储器装置相反，编程及读取操作能够利用数据信号，并非作为MLC数据值的离散位，而是作为MLC数据值的完全表示，例如其完整位模式。举例来说，在两位MLC装置中，替代编程单元的LSB且随后编程所述单元的MSB，可编程目标阈值电压来表示那两个位的位模式。即，可向存储器单元施加一连串编程与检验操作直到所述存储器单元获得其目标阈值电压，而非编程到第一位的第一阈值电压、移位到第二位的第二阈值电压等。类似地，替代利用多读取操作来确定单元上所存储的每一位，可将所述单元的阈值电压确定为表示所述单元的完整数据值或位模式的单个信号并传递所述信号。各个实施例的存储器装置不像传统存储器装置那样仅仅注意存储器单元的阈值电压处于某一标称阈值电压以上还是以下。而是，产生表示存储器单元跨越可能阈值电压的连续范围的实际阈值电压的电压信号。此方法的优点随着每单元位计数的增加而变得更显著。举例来说，如果所述存储器单元存储八个信息位，那么单个读取操作将返回表示八个信息位的单个模拟数据信号。
图1是根据本发明的实施例的存储器装置101的简化框图。存储器装置101包括布置成行及列的存储器单元阵列104。尽管将主要参照NAND存储器阵列来描述各个实施例，但各个实施例并不限于存储器阵列104的特定架构。适合于本实施例的其它阵列架构的一些实例包括NOR阵列、AND阵列及虚拟接地阵列。然而，一般来说，本文所描述的实施例可适于准许产生指示每一存储器单元的阈值电压的数据信号的任何阵列架构。
提供行解码电路108及列解码电路110以解码被提供到存储器装置101的地址信号。地址信号经接收及解码以存取存储器阵列104。存储器装置101还包括输入/输出(I/O)控制电路112，以管理命令、地址及数据向存储器装置101的输入以及数据及状况信息从存储器装置101的输出。地址寄存器114耦合在I/O控制电路112与行解码电路108及列解码电路110之间，以在进行解码之前锁存地址信号。命令暂存器124耦合在I/O控制电路112与控制逻辑116之间以锁存传入命令。控制逻辑116响应于所述命令来控制对存储器阵列104的存取，并产生用于外部处理器130的状况信息。控制逻辑116耦合到行解码电路108及列解码电路110以响应于所述地址来控制行解码电路108及列解码电路110。
控制逻辑116还耦合到取样与保持电路118。取样与保持电路118锁存呈模拟电压电平形式的传入或传出数据。举例来说，取样与保持电路可含有用于对表示待写入到存储器单元的数据的传入电压信号或指示从存储器单元中感测的阈值电压的传出电压信号进行取样的电容器或其它模拟存储装置。取样与保持电路118可进一步提供对所取样电压的放大及/或缓冲以向外部装置提供更强的数据信号。
模拟电压信号的处置可采取类似于CMOS成像器技术领域中众所周知方法的方法，其中将在成像器的像素处响应于入射光照而产生的电荷电平存储于电容器上。接着，使用具有参考电容器的差分放大器将这些电荷电平转换为电压信号，所述参考电容器作为所述差分放大器的第二输入。接着，将所述差分放大器的输出传递到模/数转换器(ADC)装置以获得表示光照强度的数字值。在本发明实施例中，可响应于使电荷经受指示存储器单元的实际或目标阈值电压(分别用于读取或编程所述存储器单元)的电压电平而将所述电荷存储在电容器上。接着，可使用具有接地输入或其它参考信号(作为第二输入)的差分放大器将此电荷转换为模拟电压。接着，可将所述差分放大器的输出传递到I/O控制电路112以用于在读取操作的情况下从存储器装置输出或用于在编程所述存储器装置中的一个或一个以上检验操作期间进行比较。应注意，I/O控制电路112可任选地包括模/数转换功能及数/模转换功能以将读取数据从模拟信号转换为数字位模式且将写入数据从数字位模式转换为模拟信号，使得存储器装置101适于与模拟或数字数据接口进行通信。
在写入操作期间，编程存储器阵列104的目标存储器单元直到指示其Vt电平的电压匹配保持于取样与保持电路118中的电平。作为一个实例，此可使用差分感测装置来实现以将所保持的电压电平和目标存储器单元的阈值电压进行比较。与传统存储器编程极为类似的是，可向目标存储器单元施加编程脉冲以增加其阈值电压直到达到或超过所要值。在读取操作中，将目标存储器单元的Vt电平传递到取样与保持电路118以直接作为模拟信号或作为所述模拟信号的经数字化表示传送到外部处理器(图1中未显示)，此取决于ADC/DAC功能是在存储器装置的外部还是内部提供。
可以各种方式确定单元的阈值电压。举例来说，可在目标存储器单元变为启动时的时刻对字线电压进行取样。另一选择是，可向目标存储器单元的第一源极/漏极侧施加经增压电压，且可将阈值电压视为其控制栅极电压与其另一源极/漏极侧处的电压之间的差。通过将所述电压耦合到电容器，可与所述电容器共享电荷以存储所取样电压。注意，所述所取样电压无需等于阈值电压，而仅仅指示所述电压。举例来说，在向所述存储器单元的第一源极/漏极侧施加经增压电压并向其控制栅极施加已知电压的情形下，可将所述存储器单元的第二源极/漏极侧处产生的电压视为数据信号，因为所产生的电压指示所述存储器单元的阈值电压。
取样与保持电路118可包括高速缓存，即每一数据值的多个存储位置，使得存储器装置101在将第一数据值传送到外部处理器的同时可读取下一数据值，或在将第一数据值写入到存储器阵列104的同时接收下一数据值。状况寄存器122耦合在I/O控制电路112与控制逻辑116之间以锁存用于输出到外部处理器的状况信息。
存储器装置101经由控制链路132在控制逻辑116处接收控制信号。所述控制信号可包括芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE及写入启用WE#。存储器装置101可经由多路复用输入/输出(I/O)总线134从外部处理器接收命令(呈命令信号形式)、地址(呈地址信号形式)及数据(呈数据信号形式)并经由I/O总线134将数据输出到所述外部处理器。
在特定实例中，命令是经由输入/输出(I/O)总线134的输入/输出(I/O)接脚[7:0]在I/O控制电路112处接收，并被写入到命令寄存器124中。地址是经由总线134的输入/输出(I/O)接脚[7:0]在I/O控制电路112处接收并被写入到地址寄存器114中。数据可以是经由用于能够接收8个并行信号的装置的输入/输出(I/O)接脚[7:0]或经由能够接收16个并行信号的装置的输入/输出(I/O)接脚[15:0]在I/O控制电路112处接收并被传送到取样与保持电路118。数据还可经由能够传输8个并行信号的装置的输入/输出(I/O)接脚[7:0]或经由能够传输16个并行信号的装置的输入/输出(I/O)接脚[15:0]输出。所属领域的技术人员将了解，可提供额外的电路及信号，且已简化图1的存储器装置以有助于将焦点集中于本发明的实施例上。另外，尽管已根据各种信号的接收及输出的普遍惯例描述了图1的存储器装置，但应注意，除非本文中明确说明，否则各个实施例不受所描述的特定信号及I/O配置的限制。举例来说，命令及地址信号可在与接收数据信号的输入分离的输入处接收，或数据信号可经由I/O总线134的单个I/O线以串行方式传输。由于所述数据信号表示位模式而不是个别位，因此8位数据信号的串行通信可与表示个别位的8个信号的并行通信具有相同效率。
图2是可在图1的存储器阵列104中找到的实例性NAND存储器阵列200的一部分的示意图。如图2中所示，存储器阵列200包括字线2021到202N及交叉位线2041到204M。为便于在数字环境中进行寻址，字线202的数目及位线204的数目各自通常为2的某一幂。
存储器阵列200包括NAND串2061到206M。每一NAND串包括晶体管2081到208N，其各自位于字线202与位线204的交叉点处。在图2中描绘为浮动栅极晶体管的晶体管208表示用于数据存储的非易失性存储器单元。每一NAND串206的浮动栅极晶体管208从源极至漏极串联地连接在一个或一个以上源极选择栅极210(例如，场效晶体管(FET))与一个或一个以上漏极选择栅极212(例如，FET)之间。每一源极选择栅极210位于本地位线204与源极选择线214的交叉点处，而每一漏极选择栅极212位于本地位线204与漏极选择线215的交叉点处。
每一源极选择栅极210的源极连接到共用源极线216。每一源极选择栅极210的漏极连接到对应NAND串206的第一浮动栅极晶体管208的源极。举例来说，源极选择栅极2101的漏极连接到对应NAND串2061的浮动栅极晶体管2081的源极。每一源极选择栅极210的控制栅极连接到源极选择线214。如果针对给定NAND串206利用多个源极选择栅极210，那么其将串联耦合在共用源极线216与所述NAND串206的第一浮动栅极晶体管208之间。
每一漏极选择栅极212的漏极在漏极触点处连接到对应NAND串的本地位线204。举例来说，漏极选择栅极2121的漏极在漏极触点处连接到对应NAND串2061的本地位线2041。每一漏极选择栅极212的源极连接到对应NAND串206的最后浮动栅极晶体管208的漏极。举例来说，漏极选择栅极2121的源极连接到对应NAND串2061的浮动栅极晶体管208N的漏极。如果针对给定NAND串206利用多个漏极选择栅极212，那么其将串联耦合在对应位线204与所述NAND串206的最后浮动栅极晶体管208N之间。
浮动栅极晶体管208的典型构造包括源极230及漏极232、浮动栅极234及控制栅极236，如图2中所示。浮动栅极晶体管208使其控制栅极236耦合到字线202。一列浮动栅极晶体管208为耦合到给定本地位线204的那些NAND串206。一行浮动栅极晶体管208为共同耦合到给定字线202的那些晶体管。本发明的实施例还可利用其它形式的晶体管208，例如NROM、磁性或铁电晶体管及能够经编程以采用两个或两个以上阈值电压范围中的一者的其它晶体管。
各个实施例的存储器装置可有利地用于大容量存储装置中。对于各个实施例来说，这些大容量存储装置可采取相同形式因子及传统HDD的通信总线接口，借此允许其在各种应用中取代此类驱动器。HDD的一些常见形式因子包括通常与当前个人计算机及较大数字媒体记录器一起使用的3.5″、2.5″及PCMCIA(个人计算机存储器卡国际协会)形式因子，以及通常用于例如移动电话、个人数字助理(PDA)及数字媒体播放器等较小个人器具的1.8″及1″形式因子。一些常见总线接口包括通用串行总线(USB)、AT附接接口(ATA)[还称作集成驱动电子装置或IDE]、串行ATA(SATA)、小型计算机系统接口(SCSI)及电气与电子工程师协会(IEEE)1394标准。尽管已列出各种形式因子及通信接口，但所述实施例不限于特定形式因子或通信标准。此外，所述实施例无需符合HDD形式因子或通信接口。图3是根据本发明的实施例的固态大容量存储装置300的示意性框图。
大容量存储装置300包括根据本发明的实施例的存储器装置301、读取/写入通道305及控制器310。读取/写入通道305提供从存储器装置301接收的数据信号的模/数转换以及从控制器310接收的数据信号的数/模转换。控制器310通过总线接口315提供大容量存储装置300与外部处理器(图3中未显示)之间的通信。应注意，读取/写入通道305可为一个或一个以上额外存储器装置服务，如以虚线表示的存储器装置301’所描绘。可通过多位芯片启用信号或其它多路复用方案来处置对用于通信的单个存储器装置301的选择。
存储器装置301通过模拟接口320及数字接口325耦合到读取/写入通道305。模拟接口320提供模拟数据信号在存储器装置301与读取/写入通道305之间的通路，而数字接口325提供控制信号、命令信号及地址信号从读取/写入通道305到存储器装置301的通路。数字接口325可进一步提供状况信号从存储器装置301到读取/写入通道305的通路。模拟接口320与数字接口325可共享信号线，如针对图1的存储器装置101所注释。虽然图3的实施例描绘去往存储器装置的双模/数接口，但读取/写入通道305的功能可任选地并入到存储器装置301中，如针对图1所论述，使得存储器装置301仅将数字接口用于控制信号、命令信号、状态信号、地址信号及数据信号的通路而直接与控制器310通信。
读取/写入通道305通过一个或一个以上接口(例如，数据接口330及控制接口335)耦合到控制器310。数据接口330提供数字数据信号在读取/写入通道305与控制器310之间的通路。控制接口335提供控制信号、命令信号及地址信号从控制器310到读取/写入通道305的通路。
控制接口335可进一步提供状况信号从读取/写入通道305到控制器310的通路。还可在控制器310与存储器装置301之间直接传递状况及命令/控制信号，如通过将控制接口335连接到数字接口325的虚线所描绘。
虽然读取/写入通道305与控制器310在图3中描绘为两个不同装置，但所述两者的功能可替代地由单个集成电路装置来执行。而且，尽管将存储器装置301维持为单独装置将在使所述实施例适于不同形式因子及通信接口中提供更多灵活性，但由于其也是集成电路装置，因此可将整个大容量存储装置300制造为单个集成电路装置。
读取/写入通道305为适于至少提供数字数据串流到模拟数据串流的转换且反之亦然的信号处理器。数字数据串流提供呈二进制电压电平形式的数据信号，即指示具有第一二进制数据值(例如，0)的位的第一电压电平，以及指示具有第二二进制数据值(例如，1)的位的第二电压电平。模拟数据串流提供呈具有多于两个电平的模拟电压形式的数据信号，其中不同电压电平或范围对应于两个或两个以上位的不同位模式。举例来说，在适于每存储器单元存储两个位的系统中，模拟数据串流的第一电压电平或电压电平范围可对应于位模式11，模拟数据串流的第二电压电平或电压电平范围可对应于位模式10，模拟数据串流的第三电压电平或电压电平范围可对应于位模式00，且模拟数据串流的第四电压电平或电压电平范围可对应于位模式01。因此，根据各个实施例的一个模拟数据信号将被转换为两个或两个以上数字数据信号且反之亦然。
在实践中，在总线接口315处接收控制及命令信号以用于通过控制器310存取存储器装置301。还可在总线接口315处接收地址及数据值，此取决于所要的存取类型，例如，写入、读取、格式化等。在共享总线系统中，总线接口315将与各种其它装置一起耦合到总线。为将通信引导到特定装置，可在所述总线上放置指示所述总线上哪一装置将要按后续命令行动的识别值。如果所述识别值匹配由大容量存储装置300采用的值，那么控制器310将接着在总线接口315处接受所述后续命令。如果所述识别值不匹配，那么控制器310将忽略后续通信。类似地，为避免总线上的冲突，共享总线上的各个装置可指令其它装置停止出站通信而其则个别地控制总线。用于共享总线及避免冲突的协议已众所周知且本文中将不再加以详述。控制器310接着将命令、地址及数据信号继续传递到读取/写入通道305以用于进行处理。注意，从控制器310传递到读取/写入通道305的命令、地址及数据信号无需为在总线接口315处接收的相同信号。举例来说，用于总线接口315的通信标准可不同于读取/写入通道305或存储器装置301的通信标准。在此情形中，控制器310可在存取存储器装置301之前翻译所述命令及/或寻址方案。另外，控制器310可在一个或一个以上存储器装置301内提供负载均衡，使得存储器装置301的物理地址可针对给定逻辑地址而随时间改变。因此，控制器310可将逻辑地址从外部装置映射到目标存储器装置301的物理地址。
对于写入请求，除命令及地址信号外，控制器310还将把数字数据信号传递到读取/写入通道305。举例来说，针对16位数据字，控制器310将传递具有第一或第二二进制逻辑电平的16个个别信号。读取/写入通道305将接着把数字数据信号转换为表示所述数字数据信号的位模式的模拟数据信号。继续进行前述实例，读取/写入通道305将使用数/模转换来将所述16个个别数字数据信号转换为具有指示所要16位数据模式的电位电平的单个模拟信号。对于一个实施例，表示所述数字数据信号的位模式的模拟数据信号指示目标存储器单元的所要阈值电压。然而，在编程单晶体管存储器单元中，情形通常是编程邻近存储器单元将增加先前所编程的存储器单元的阈值电压。因此，对于另一实施例，读取/写入通道305可考虑预期阈值电压改变的这些类型，并将模拟数据信号调整为指示低于最终所要阈值电压的阈值电压。在转换来自控制器310的数字数据信号之后，读取/写入通道305将接着将写入命令及地址信号连同模拟数据信号传递到存储器装置301以供在编程个别存储器单元中使用。编程可在逐单元基础上发生，但通常针对每操作一数据页来执行。对于典型存储器阵列架构来说，一数据页包括耦合到一字线的每一个其它存储器单元。
对于读取请求，控制器将把命令及地址信号传递到读取/写入通道305。读取/写入通道305将把读取命令及地址信号传递到存储器装置301。作为响应，在执行读取操作之后，存储器装置301将返回指示存储器单元的由所述地址信号及读取命令界定的阈值电压的模拟数据信号。存储器装置301可以并行或串行方式传送其模拟数据信号。
所述模拟数据信号还可不作为离散电压脉冲来传送，而是作为大致连续的模拟信号串流来传送。在此情形中，读取/写入通道305可采用类似于HDD存取中使用的信号处理，称为PRML或部分响应最大似然。在传统HDD的PRML处理中，HDD的读取头输出模拟信号串流，所述模拟信号串流表示在HDD盘片的读取操作期间遇到的磁通翻转。周期性地对响应于读取头所遇到的磁通翻转而产生的此模拟信号进行取样以形成信号模式的数字表示，而非试图捕获所述信号的真实波峰及波谷。接着可分析此数字表示以确定负责产生所述模拟信号模式的磁通翻转的可能模式。此相同类型的处理可与本发明的实施例一起使用。通过对来自存储器装置301的模拟信号进行取样，可采用PRML处理来确定负责产生所述模拟信号的阈值电压的可能模式。
图4是波形的描绘，其概念性地显示根据本发明的实施例可通过读取/写入通道305从存储器装置301接收的数据信号450。可周期性地对数据信号450进行取样，且可依据所取样的电压电平的振幅形成数据信号450的数字表示。对于一个实施例，可使所述取样与数据输出同步，使得所述取样在数据信号450的稳态部分期间发生。此实施例通过由时间t1、t2、t3及t4处的虚线所指示的取样来描绘。然而，如果经同步取样变得未对准，那么数据样本的值可与稳态值明显不同。在替代实施例中，可增加取样速率以允许确定稳态值可能发生之处，例如通过观察数据样本所指示的斜率改变来确定。此实施例通过由时间t5、t6、t7及t8处的虚线指示的取样来描绘，其中时间t6与t7处的数据样本之间的斜率可指示稳态条件。在此实施例中，在取样速率与表示准确度之间作出折衷。较高的取样速率导致较准确的表示，但也增加处理时间。无论是使取样与数据输出同步还是使用更频繁的取样，可接着使用数字表示来预测何种传入电压电平可能会负责产生模拟信号模式。又可依据传入电压电平的此所预期模式预测正被读取的个别存储器单元的可能数据值。
由于认识到在从存储器装置301中读取数据值时将发生错误，因此读取/写入通道305可包括错误校正。错误校正通常在存储器装置以及HDD中使用以从所预期的错误中恢复。通常，存储器装置将用户数据存储在第一组位置中且将错误校正码(ECC)存储在第二组位置中。在读取操作期间，响应于用户数据的读取请求来读取用户数据及ECC两者。使用已知算法，可将从读取操作返回的用户数据和ECC进行比较。如果错误在所述ECC的限度内，那么所述错误将被校正。
图5是根据本发明的实施例的电子系统的示意性框图。电子系统的实例可包括：个人计算机、PDA、数码相机、数字媒体播放器、数字记录器、电子游戏、器具、车辆、无线装置、移动电话等等。
电子系统包括主机处理器500，主机处理器500可包括高速缓冲存储器502以增加处理器500的效率。处理器500耦合到通信总线504。各种其它装置可在处理器500的控制下耦合到通信总线504。举例来说，所述电子系统可包括：随机存取存储器(RAM)506；一个或一个以上输入装置508，例如键盘、触摸垫、指向装置等；音频控制器510；视频控制器512；以及一个或一个以上大容量存储装置514。至少一个大容量存储装置514包括：数字总线接口515，其用于与总线504通信；一个或一个以上存储器装置，根据本发明的实施例其具有用于传送数据信号(其表示两个或两个以上数据位的数据模式)的模拟接口；以及信号处理器，其适于执行从总线接口515接收的数字数据信号的数/模转换及从其存储器装置接收的模拟数据信号的模/数转换。
MLC NAND中的非相等阈值电压范围
例如，上文所描述的用于编程多级单元及系统中的存储器单元的目标阈值电压处于若干范围(有时称为域)内。例如，如图6中所示，显示具有2个位(4级)的MLC中的范围(有时还称为窗口)602、604、606及608的一个实施例在不同范围中编程到不同位模式。在图6的实施例中，位模式10具有在范围608(2.5伏到3.5伏)中的阈值电压值，其通常处于或接近所述范围的中间。相反，经擦除单元(位模式11)处于-3伏与-2伏之间的范围602中。
在编程多级单元存储器中的单元的方法的一个实施例中，以逐渐增高的电压施加一连串编程脉冲直到所述单元的目标阈值电压得到满足。在此编程方法中，具有较低范围中的目标阈值电压(Vt)的单元通常将早于具有较高范围中的目标Vt的那些单元到达其相应目标Vt。一旦将单元编程到其目标Vt，接着便禁止向所述单元进一步施加编程脉冲。被禁止的单元将在相同行中的剩余单元仍需要进一步编程时经受编程干扰。因此，较低目标Vt范围中的单元将比较高目标Vt范围中的单元具有更多编程干扰。
与快闪存储器相关联的另一常见问题是数据保存。数据保存是持续时间的测量，在此期间仍可正确地辨识一状态。单元Vt将因各种因素(包括浮动栅极丢失/得到电荷)而随时间改变。当编程或擦除存储器单元时，所述存储器单元受到物理磨损。随着单元已经受的编程/擦除循环的数目的增加，所述单元将在时间上更快地得到/丢失电荷。每一状态经历不同量的Vt改变，此取决于特定状态与其本征状态的关系，其中更接近于其本征状态的状态经历较少Vt移位，且远离其本征状态的状态经历较多Vt移位。单元的本征状态的任一侧上的状态将具有朝向本征值移动的趋势。随着编程/擦除循环的数目的增加，此过程加速。假定此情形成立，那么可特性化Vt移位且接着可施加非相等阈值电压窗口。
在一个实施例中，每一单元可经编程以具有在多个范围中的一者内的阈值电压，其中所述范围具有非相等的大小。对应于不同位模式的范围设定为针对较低电压的较大范围(有时还称为较宽范围)及针对较高电压的较小范围(有时还称为较窄范围)。图7中显示此实施例700的一个实例，其包含四个电压范围702、704、706及708。最低电压电平窗口702为四个范围702、704、706及708中的最大者(有时还称为最宽者)，且最高电压电平范围708为所述四个范围中的最小者(有时还称为最窄者)。在一个实施例中，所述范围的大小按次序从作为最大(最宽)范围的702降低到作为最小(最窄)范围的708。
在实施例(例如，图7中所示的实施例)中应存在用以确定每一范围的大小的若干种方法。仅以实例方式而非以限制方式，所述方法包括使用模式校准来确定预期过冲、使用预定的预期响应等。因为针对多级单元存储器中的阈值电压的不同电平具有非相等电压范围，因此确定预期或实际过冲的任何方法均适合于本发明的一个或一个以上实施例。
上文中已较详细地描述了多级存储器单元的编程。当在具有多个级的存储器单元中编程所要阈值电压(能够表示多个数据值)时，且实际上当编程任何多级存储器单元时，可在编程循环结束时发生编程干扰，从而导致阈值电压值大于所要阈值电压电平。当此情形发生时，可以非相等阈值电压窗口来修正阈值电压。
在适合于与上述实施例一起使用的另一实施例中，图8中显示用于在多级单元中编程所要阈值电压的方法800。方法800在框802中为每一单元指派多个阈值电压范围，且在框804中依据待由范围表示的位模式将所述多个阈值电压范围确定为不同的大小。存储器单元的每一电平具有一范围，阈值电压设定在所述范围内。在一个实施例中，由于较低阈值电压电平下的编程干扰较高，因此所述范围的大小被确定为从最低阈值电压下的最大范围到最高阈值电压下的最小范围。即，阈值电压范围随着所要阈值电压增加而在大小上降低。
在另一实施例中，例如上文关于图1到5所描述的那些实施例中的多级单元存储器装置具有若干存储器单元，每一存储器单元具有多个所要阈值电压电平，所述电平的每一者处在对应阈值电压范围内，所述阈值电压范围在宽度上从针对最小阈值电压的最宽范围降低到针对最高阈值电压的最窄范围。
应理解，尽管已使用能够表示两个信息位的多级单元(四个级)图解说明本文中所描述的各个实施例，但在不背离所述实施例的范围的情况下，所述方法适合于与更少或更多位数目(及对应的更少或更多级数目)一起使用。
各个实施例包括提供及使用非相等阈值电压范围(其具有较低阈值电压下的较大范围大小及较高阈值电压下的较小范围大小)以及采用各种方法的存储器装置及系统。例如，通过根据针对不同电平观察到的编程干扰来确定各个电平的单元范围的大小、通过使用模式校准或通过确定对编程的预期响应来对此加以促进。
虽然本文已图解说明及描述了特定实施例，但所属领域的技术人员将易于了解，任何经计算以实现相同目的的布置均可替代所示的特定实施例。所属领域的技术人员将明了本发明的许多修改。因此，此申请案打算涵盖本发明的任何修改或变化。

Claims (12)

1.一种对多级单元存储器进行编程的方法，其包含：
在每一单元内指派多个阈值电压范围，为所述存储器单元的每一级指派一范围；以及
将所述多个阈值电压范围确定为不同的大小，每一阈值电压范围表示一数据位模式。
2.根据权利要求1所述的方法，其中确定大小进一步包含随着所述级的所述阈值电压增加而通过电平降低所述阈值电压范围的大小。
3.根据权利要求1所述的方法，其中所述阈值电压范围中的最大者是在最低阈值电压电平处，且所述阈值电压范围的最小者是在最高阈值电压电平处。
4.根据权利要求1所述的方法，且其进一步包含根据每一范围内的预期编程干扰而调整所述多个阈值范围。
5.根据权利要求4所述的方法，其中调整包含随着阈值电压值的增加而指派逐渐变窄的阈值电压范围。
6.根据权利要求1所述的方法，且其进一步包含根据每一范围内的预期电荷丢失或得到而调整所述多个阈值范围。
7.根据权利要求1所述的方法，其中所述多级单元存储器为存储器装置的一部分，且所述方法进一步包含：通过向目标存储器单元施加编程脉冲以增加所述目标存储器单元的阈值电压来编程所述目标存储器单元，所述阈值电压在依据其相应阈值电压而大小不同的多个阈值电压范围中的一者中；以及在所述目标存储器单元的阈值电压小于所要阈值电压的情况下向所述目标存储器单元重新施加编程脉冲。
8.根据权利要求7所述的方法，其中施加进一步包含施加脉冲以将所述目标存储器单元的所述阈值电压置于大小被确定为从针对最低所要阈值电压的最大阈值电压范围到针对最高所要阈值电压的最小阈值电压范围的范围中。
9.一种存储器装置，其包含：
存储器单元阵列，每一存储器单元能够每单元存储多个电平；以及
用于控制及/或存取所述存储器单元阵列的电路；
所述控制电路适于将存储器单元编程到多个阈值电压范围中的一者内的阈值电压，所述多个阈值电压范围中的每一者对应于不同的数据值且所述阈值电压范围中的至少两者具有不相等的大小。
10.根据权利要求9所述的装置，其中所述多个范围的大小被确定为从针对最低阈值电压的最大阈值电压范围到针对最高阈值电压的最小阈值电压范围。
11.根据权利要求9所述的存储器装置，其中所述存储器装置为固态存储器装置。
12.根据权利要求11所述的存储器装置，其中所述固态存储器装置为NAND固态存储器装置。
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