CN101740510A - 形成厚度均匀的栅氧化层的方法 - Google Patents
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Abstract
本发明公开了一种形成厚度均匀的栅氧化层的方法，包括：第1步，在硅片上刻蚀出沟槽；第2步，淀积填充氧化硅将所述沟槽完全填充；第3步，以化学机械抛光工艺平坦化所述填充氧化硅直至露出氮化硅；第4步，湿法腐蚀所述沟槽上方的填充氧化硅，刻蚀后的填充氧化硅仍高于硅片的有源区；第5步，湿法腐蚀所述沟槽两侧的氮化硅，直至露出隔离氧化硅；第6步，对硅片进行硅离子的预非晶化离子注入，在被刻蚀的氮化硅下方的有源区内形成非晶层；第7步，湿法腐蚀硅片表面的氮化硅和隔离氧化硅；第8步，在硅片表面生长栅氧化层。本发明通过栅氧化层生长前的预非晶化离子注入，改善了栅氧化层的厚度均匀性。
Description
技术领域
本发明涉及一种集成电路制造工艺，特别是涉及一种栅氧化层的制造方法。
背景技术
浅槽隔离(STI)技术是亚0.25μm器件中常用的隔离工艺，它的优点是占有面积小、填充氧化物厚度均匀、隔离效果好等。
在进行浅槽隔离工艺之前，硅片上已经定义好了有源区。浅槽隔离工艺通常包括如下步骤：
第1步，请参阅图1a。先在硅片10表面生长一层隔离氧化硅11。再在硅片10表面淀积一层氮化硅12。接着在硅片10表面涂光刻胶13曝光显影后形成刻蚀窗口131。接着在刻蚀窗口131刻蚀掉氮化硅12、氧化硅11和部分硅，形成沟槽101。最后去除光刻胶13。
第2步，请参阅图1b。先在沟槽101的侧壁和底面生长一层衬垫氧化硅14。接着在硅片10表面淀积一层填充氧化硅15，填充氧化硅15至少将沟槽101完全填充。
第3步，请参阅图1c。先以CMP(化学机械抛光)工艺对填充氧化硅15和氮化硅12进行平坦，直至填充氧化硅15略高于硅片10的有源区。接着以湿法腐蚀去除氮化硅12。
浅槽隔离结构中淀积的填充氧化硅，其热膨胀系数和有源区的硅有一定的差别。在后续的热过程工艺中，浅槽隔离结构和有源区的边界处存在一定的应力。另外为保证好的隔离效果，浅槽隔离结构中的填充氧化硅通常略高于有源区。以上两个因素造成后续生长栅氧化层时，在浅槽隔离结构和有源区的边界处的生长速度比其它地方慢。特别是生长较厚的高压器件的栅氧化层时，明显出现沿着浅槽隔离结构边缘的氧化硅厚度比有源区中间的氧化硅厚度薄30％以上。不均匀的栅氧化层导致不均匀的晶体管阈值电压，因此在器件的漏电流和栅压的关系曲线中出现驼峰现象，使得晶体管的亚阈特性变差，漏电流出现大幅度增大。如何形成均匀的栅氧化层已经成为开发高压器件的一项关键技术。
发明内容
本发明所要解决的技术问题是提供一种形成厚度均匀的栅氧化层的方法。
为解决上述技术问题，本发明形成厚度均匀的栅氧化层的方法，，硅片已定义MOS晶体管的有源区，所述方法包括如下步骤：
第1步，在硅片表面生长一层隔离氧化硅，再淀积一层氮化硅，接着光刻形成刻蚀窗口，在刻蚀窗口刻蚀掉氮化硅、隔离氧化硅和部分硅形成沟槽；
第2步，在所述沟槽的侧壁和底面生长一层衬垫氧化硅，再在硅片表面淀积一层填充氧化硅，所述填充氧化硅至少将所述沟槽完全填充；
第3步，以化学机械抛光工艺平坦化所述填充氧化硅直至露出氮化硅；
第4步，湿法腐蚀所述沟槽上方的填充氧化硅，刻蚀后的填充氧化硅仍高于硅片的有源区；
第5步，湿法腐蚀所述沟槽两侧的氮化硅，直至露出隔离氧化硅；
第6步，对硅片进行硅离子的预非晶化离子注入，在被刻蚀的氮化硅下方的有源区内形成非晶层；
第7步，湿法腐蚀硅片表面的氮化硅和隔离氧化硅；
第8步，在硅片表面生长栅氧化层。
本发明通过在浅槽隔离工艺的淀积填充氧化硅之后，对沟槽两侧的部分氮化硅进行湿法腐蚀，露出沟槽两侧相邻的有源区，并对这些区域进行硅离子的预非晶化离子注入，使得注入区域的有源区变成非晶层。在随后生长栅氧化层时，这些非晶层的生长速度较快，弥补了由于应力等引起的栅氧化层偏薄的现象，获得了厚度较均匀的栅氧化层。
附图说明
下面结合附图和实施例对本发明作进一步详细的说明：
图1a～图1c是浅槽隔离工艺的各步骤硅片剖面示意图；
图2a～图2f是本发明形成厚度均匀的栅氧化层的方法的各步骤硅片剖面示意图。
图中附图标记为：10-硅片；101-沟槽；102-非晶层；11-隔离氧化硅；12-氮化硅；13-光刻胶；131-刻蚀窗口；14-衬垫氧化硅；15-填充氧化硅；16-栅氧化层。
具体实施方式
本发明形成厚度均匀的栅氧化层的方法，硅片已定义MOS晶体管的有源区。定义有源区包括在硅片上以离子注入工艺形成N阱、P阱等。如果是制作高压晶体管，那么定义有源区还包括在硅片上以离子注入工艺形成NMOS漂移区(漂移区就是高压MOS晶体管的轻掺杂离子注入，在多晶硅栅之前制作)、PMOS漂移区等。定义有源区之后，进行高温炉退火工艺。在此基础上，本发明所述方法包括如下步骤：
第1步，请参阅图1a。先在硅片10表面生长一层隔离氧化硅11。再在硅片10表面淀积一层氮化硅12。接着在硅片10表面涂光刻胶13曝光显影后形成刻蚀窗口131。接着在刻蚀窗口131刻蚀掉氮化硅12、氧化硅11和部分硅，形成沟槽101。最后去除光刻胶13。
第2步，请参阅图1b。先在沟槽101的侧壁和底面生长一层衬垫氧化硅14。接着在硅片10表面淀积一层填充氧化硅15，填充氧化硅15至少将沟槽101完全填充。淀积填充氧化硅15可以采用高密度等离子体化学气相淀积(HDPCVD)工艺。
第3步，请参阅图2a。以化学机械抛光(CMP)工艺对填充氧化硅15进行平坦处理，直至露出氮化硅12。即将沟槽101之外的填充氧化硅15完全抛光去除，将沟槽101之上的填充氧化硅15抛光到氮化硅12的高度。
第4步，请参阅图2b。湿法腐蚀沟槽101上方的填充氧化硅15，直至填充氧化硅15略高于硅片的有源区，化学药剂可以用氢氟酸(HF)等。例如，当填充氧化硅15高出硅片的有源区300
～500
时，停止湿法腐蚀工艺。
第5步，请参阅图2c。湿法化学剥离沟槽101两侧的氮化硅12，直至露出沟槽两侧的隔离氧化硅11。剥离氮化硅12的宽度可以是沟槽两侧的500
～1500
化学药剂可以用热磷酸(H3PO4)等。
第6步，请参阅图2d。对硅片进行硅离子(Si+)的预非晶化离子注入(PAI，Pre-amorphous implant)，由于氮化硅12和填充氧化硅15的阻挡，仅在被剥离的氮化硅下方的有源区内形成非晶层102。
预非晶化离子注入的角度范围为30度～50度(以铅垂线为基准)，离子注入的剂量范围为1×1014ions/cm2～8×1014ions/cm2(离子每平方厘米)，离子注入的能量范围为30keV～80keV。离子注入的能量根据栅氧化层的厚度确定，后续工艺要求的栅氧化层越厚，本步骤中离子注入能量越大。
第7步，请参阅图2e。湿法化学剥离硅片表面的氮化硅12，湿法腐蚀硅片表面的隔离氧化硅11。
第8步，请参阅图2f。在硅片表面生长栅氧化硅16。由于非晶层102的硅为非晶结构，其生长氧化层的速度快于晶体结构的硅，因此本步骤可以生长出厚度均匀的栅氧化层16。
上述方法中，晶体管的阱注入、漂移区注入以及退火工艺都是在第1步之前进行的，并且本发明所述方法的第1步至第8步之间没有任何热过程。本发明所述方法特别适用于形成厚度均匀的高压MOS晶体管的栅氧化层。
综上所述，本发明通过栅氧化层生长前的预非晶化离子注入，改善了栅氧化层的厚度均匀性。
Claims (6)
1.一种形成厚度均匀的栅氧化层的方法，硅片已定义MOS晶体管的有源区，其特征是：所述方法包括如下步骤：
第1步，在硅片表面生长一层隔离氧化硅，再淀积一层氮化硅，接着光刻形成刻蚀窗口，在刻蚀窗口刻蚀掉氮化硅、隔离氧化硅和部分硅形成沟槽；
第2步，在所述沟槽的侧壁和底面生长一层衬垫氧化硅，再在硅片表面淀积一层填充氧化硅，所述填充氧化硅至少将所述沟槽完全填充；
第3步，以化学机械抛光工艺平坦化所述填充氧化硅直至露出氮化硅；
第4步，湿法腐蚀所述沟槽上方的填充氧化硅，刻蚀后的填充氧化硅仍高于硅片的有源区；
第5步，湿法腐蚀所述沟槽两侧的氮化硅，直至露出隔离氧化硅；
第6步，对硅片进行硅离子的预非晶化离子注入，在被刻蚀的氮化硅下方的有源区内形成非晶层；
第7步，湿法腐蚀硅片表面的氮化硅和隔离氧化硅；
第8步，在硅片表面生长栅氧化层。
2.根据权利要求1所述的形成厚度均匀的栅氧化层的方法，其特征是：所述方法在第1步之前还包括：在硅片上定义MOS晶体管的有源区，并进行高温炉退火工艺；所述定义有源区是以离子注入工艺在硅片上形成N阱、P阱、NMOS漂移区和/或PMOS漂移区。
3.根据权利要求1所述的形成厚度均匀的栅氧化层的方法，其特征是：所述方法的第4步中，当填充氧化硅高出硅片的有源区时，停止湿法腐蚀工艺。
4.根据权利要求1所述的形成厚度均匀的栅氧化层的方法，其特征是：所述方法的第5步中，腐蚀氮化硅的宽度是所述沟槽两侧的
5.根据权利要求1所述的形成厚度均匀的栅氧化层的方法，其特征是：所述方法的第6步中，所述预非晶化离子注入的角度范围为30度～50度，离子注入的剂量范围为1×1014ions/cm2～8×1014ions/cm2，离子注入的能量范围为30keV～80keV。
6.根据权利要求1所述的形成厚度均匀的栅氧化层的方法，其特征是：所述方法的第6步中，后续工艺要求的栅氧化层越厚，本步骤中离子注入能量越大。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN2008100440222A CN101740510B (zh) | 2008-11-27 | 2008-11-27 | 形成厚度均匀的栅氧化层的方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN2008100440222A CN101740510B (zh) | 2008-11-27 | 2008-11-27 | 形成厚度均匀的栅氧化层的方法 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100440222A Active CN101740510B (zh) | 2008-11-27 | 2008-11-27 | 形成厚度均匀的栅氧化层的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101740510B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102593038A (zh) * | 2011-01-17 | 2012-07-18 | 上海华虹Nec电子有限公司 | 浅沟槽隔离的制造方法 |
| CN103035645A (zh) * | 2012-08-10 | 2013-04-10 | 上海华虹Nec电子有限公司 | 一种沟槽栅型mos管及其制造方法 |
| CN105655284A (zh) * | 2014-11-13 | 2016-06-08 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构的形成方法 |
| CN106158613A (zh) * | 2015-04-15 | 2016-11-23 | 上海格易电子有限公司 | 一种提高浮栅器件电子保持性的方法及浮栅结构 |
| CN113223979A (zh) * | 2021-04-28 | 2021-08-06 | 上海华虹宏力半导体制造有限公司 | 栅氧化层工艺中的厚度补偿方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1218379C (zh) * | 2002-06-20 | 2005-09-07 | 旺宏电子股份有限公司 | 浅沟槽隔离的制造方法 |
| CN101075574A (zh) * | 2007-06-12 | 2007-11-21 | 上海宏力半导体制造有限公司 | 高压组件的浅沟槽隔离结构的制造方法 |
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102593038A (zh) * | 2011-01-17 | 2012-07-18 | 上海华虹Nec电子有限公司 | 浅沟槽隔离的制造方法 |
| CN103035645A (zh) * | 2012-08-10 | 2013-04-10 | 上海华虹Nec电子有限公司 | 一种沟槽栅型mos管及其制造方法 |
| CN103035645B (zh) * | 2012-08-10 | 2015-08-19 | 上海华虹宏力半导体制造有限公司 | 一种沟槽栅型mos管及其制造方法 |
| CN105655284A (zh) * | 2014-11-13 | 2016-06-08 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构的形成方法 |
| CN105655284B (zh) * | 2014-11-13 | 2019-03-29 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构的形成方法 |
| CN106158613A (zh) * | 2015-04-15 | 2016-11-23 | 上海格易电子有限公司 | 一种提高浮栅器件电子保持性的方法及浮栅结构 |
| CN113223979A (zh) * | 2021-04-28 | 2021-08-06 | 上海华虹宏力半导体制造有限公司 | 栅氧化层工艺中的厚度补偿方法 |
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| PB01 | Publication | ||
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