CN101728432A - 半导体装置、其制造方法及使用其的固态图像拾取装置 - Google Patents

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Abstract

本发明公开了半导体装置、其制造方法及使用其的固态图像拾取装置，包括：经过栅绝缘膜在半导体基板上形成的栅极；在所述半导体基板中在所述栅极的源极侧形成的扩展区；经过所述扩展区在所述半导体基板中在所述栅极的源极侧形成的源极区；在所述半导体基板中在所述栅极的漏极侧形成的LDD区；以及经过所述LDD区在所述半导体基板中在所述栅极的漏极侧形成的漏极区；其中以比所述LDD区的浓度高的浓度形成所述扩展区，以使所述扩展区比所述LDD区浅。

Description

半导体装置、其制造方法及使用其的固态图像拾取装置
技术领域
本发明涉及半导体装置、其制造方法及使用其的固态图像拾取装置。
背景技术
在固态图像拾取元件的输出部分中使用的源随器(sourcefollower)电路是一种用于对来自像素的所得信号进行放大，并对随后级中的负载进行驱动的电路。通常，在源随器电路中使用CMOS(互补金属氧化物半导体)晶体管。因此，CMOS晶体管按如下方式工作：源极返回信号Vout以跟随提供给栅极的信号Vin。当CMOS晶体管的性能很高时，可以说CMOS晶体管在输出电路的方面也具有高性能。以源随器电路的增益、热载流子电流、随机噪声等作为具体特性项。考查源随器电路的方式通常被定义为增益＝gm/(gm+gmb+gds)，其中gm表示互导，gmb表示背栅(back gate)的互导，gds表示源极与漏极之间的互导。此外，在固态图像拾取装置的情况下，还以栅极的边缘电容(fringe capacitance)作为具体特性项之一。
对于现有技术所采取的提高CMOS晶体管的性能的措施，使用了轻度掺杂漏极(LDD)结构来减小热载流子电流。对于基本结构，由LDD区和高浓度掺杂(S/D)区构成的杂质区呈对称结构。例如在日本专利申请No.2006-187045中公开了该技术。
然而，对于上述LDD结构，由于诸如源极区和漏极区之类的扩散层均以低杂质浓度被形成，因此产生了大寄生电阻，因而互导gm的特性会劣化。
作为试图减小上述寄生电阻的结构，已知以下结构，其中以高杂质浓度在源极侧很深地形成有扩散层，以减小寄生电阻，从而旨在改进互导gm。例如在日本专利特开平10-22226中公开了该技术。
所述两种技术(即，对称LDD结构和以高杂质浓度在其源极侧很深地形成有扩散层的非对称结构)以如上所述的方式构成了现有技术。
在诸如源随器电路的增益的改进、热载流子电流的减小以及随机噪声的减小的改进之类的特性改进方面，即使利用现有技术也得到了一些积极的结果。特别的是，出于减小热载流子电流的目的，将漏极侧的LDD结构引入到大多数装置。然而，未将源极侧的非对称深扩散层结构过多引入这些装置，这是因为可能不能如预期的那样获得源随器电路的增益的改进。关于其原因，认为源极侧的深扩散层使晶体管的短沟道效应恶化，从而增大了源极与漏极之间的互导gds。也就是说，其原因是因为使得源极与漏极之间的互导gds恶化了，从而减小了源随器电路的增益。
此外，尽管对源随器电路的增益给予了关注，但是互导gm、背栅的互导gmb以及源极与漏极之间的互导gds的特性值表现出折中关系。结果，对性能的提升是有限的，这成为了一个问题。
发明内容
本发明实施例要解决的一个问题在于源极侧的深扩散层会使晶体管的短沟道效应恶化，从而增大源极与漏极之间的互导gds，因此不能如预期的那样获得源随器电路的增益的改进。
为了解决上述问题而作出了本发明的实施例，因此期望提供一种半导体装置及其制造方法以及使用该半导体装置的固态图像拾取装置，在该半导体装置中，抑制了互导(以下简称为“gm”)的减小，并且保持源极与漏极之间的互导(以下简称为“gds”)和背栅的互导(以下简称为“gmb”)，从而使得可以提高MOS晶体管的性能。
为了达到上述目的，根据本发明一个实施例，提供了一种半导体装置，包括：经过栅绝缘膜在半导体基板上形成的栅极电极；在所述半导体基板中在所述栅极电极的源极侧形成的扩展区；经过所述扩展区在所述半导体基板中在所述栅极电极的源极侧形成的源极区；在所述半导体基板中在所述栅极电极的漏极侧形成的LDD区；以及经过所述LDD区在所述半导体基板中在所述栅极电极的漏极侧形成的漏极区；其中以比所述LDD区的浓度高的浓度形成所述扩展区，以使所述扩展区比所述LDD区浅。
在根据本发明实施例的半导体装置中，热载流子电流被LDD区抑制，短沟道效应被扩展区抑制，并且改进了源极区与漏极区之间的gds。此外，由于抑制了短沟道效应，因此可以按轻度的杂质浓度形成沟道区，因而可以防止gm恶化。此外，由于以比LDD区的杂质浓度高的杂质浓度来形成扩展区，因此寄生电阻几乎不增大，因而gm的减小较小。
根据本发明另一实施例，提供了一种制造半导体装置的方法，包括以下步骤：经过栅绝缘膜在半导体基板上形成栅极电极；在所述半导体基板中在所述栅极的漏极侧形成LDD区；在所述半导体基板中在所述栅极的源极侧形成扩展区；经过所述扩展区在所述半导体基板中在所述栅极电极的源极侧形成源极区，并且经过所述LDD区在所述半导体基板中在所述栅极的漏极侧形成漏极区；以及以比所述LDD区的浓度高的浓度形成所述扩展区，以使所述扩展区比所述LDD区浅。
在根据本发明另一实施例的制造半导体装置的方法中，通过形成LDD区而抑制了热载流子电流，通过形成扩展区而抑制了短沟道效应，并且改进了源极区与漏极区之间的gds。此外，由于抑制了短沟道效应，因此可以按轻度杂质浓度形成沟道区，因而可以防止gm恶化。此外，由于按比LDD区的杂质浓度高的杂质浓度形成扩展区，因此寄生电阻几乎不增大，因而gm的减小较小。
根据本发明还一实施例，提供了一种固态图像拾取装置，包括：光电转换部件，用于对入射光进行光电转换，从而获得信号电荷；和源随器电路，用于将从所述光电转换部件读出的信号电荷转换成电压，从而输出所得电压；所述源随器电路的至少一个晶体管包括：经过栅绝缘膜在半导体基板上形成的栅极电极；在所述半导体基板中在所述栅极电极的源极侧形成的扩展区；经过所述扩展区在所述半导体基板中在所述栅极电极的源极侧形成的源极区；在所述半导体基板中在所述栅极电极的漏极侧形成的LDD区；以及经过所述LDD区在所述半导体基板中在所述栅极电极的漏极侧形成的漏极区；其中以比所述LDD区的浓度高的浓度形成所述扩展区，以使所述扩展区比所述LDD区浅。
在根据本发明还一实施例的固态图像拾取装置中，在源随器电路中使用其中gm的减小较小因而保持了gds和gmb的高性能半导体装置。
根据本发明实施例的半导体装置，获得了如下优点：由于抑制了与gds和gmb之间表现出折中关系的gm的减小，因此可以保持gds和gmb，可以提高MOS晶体管的性能。因此，在源随器电路中使用根据本发明实施例的半导体装置会使得可以改进源随器电路的增益。
根据本发明实施例的制造半导体装置的方法，获得了如下优点：由于可以抑制与gds和gmb之间表现出折中关系的gm的减小，因此可以保持gds和gmb，可以提高MOS晶体管的性能。因此，在源随器电路中使用根据本发明实施例的半导体装置会使得可以改进源随器电路的增益。
根据本发明实施例的固态图像拾取装置，获得了如下优点：由于可以在源随器电路中使用高性能MOS晶体管，因而可以改进源随器电路的增益，因此可以提高输出电路的性能。
附图说明
图1是示出根据本发明第一实施例的半导体装置的第一示例结构的示意剖视图；
图2A和2B分别是对扩展区的扩散层深度Xjs和LDD区的扩散层深度Xjd进行说明的示意剖视图；
图3是对Xjs/Xjd之比与源随器电路的增益之间的关系进行说明的曲线图；
图4是示出根据本发明第一实施例的半导体装置的第二示例结构的示意剖视图；
图5是示出根据本发明第一实施例的半导体装置的第三示例结构的示意剖视图；
图6A到6F分别是示出根据本发明第二实施例的制造半导体装置的方法的第一示例中的制造工艺的示意剖视图；
图7A到7F分别是示出根据本发明第二实施例的制造半导体装置的方法的第二示例中的制造工艺的示意剖视图；
图8A到8G分别是示出根据本发明第二实施例的制造半导体装置的方法的第三示例中的制造工艺的示意剖视图；以及
图9是示出根据本发明第三实施例的固态图像拾取装置的示例结构的示意电路图。
具体实施方式
以下将参照附图详细描述本发明的优选实施例。
1.第一实施例
根据本发明第一实施例的半导体装置包括：经过栅绝缘膜在半导体基板上形成的栅极电极；在所述半导体基板中在所述栅极电极的源极侧形成的扩展区；经过所述扩展区在所述半导体基板中在所述栅极电极的源极侧形成的源极区；在所述半导体基板中在所述栅极电极的漏极侧形成的LDD区；以及经过所述LDD区在所述半导体基板中在所述栅极电极的漏极侧形成的漏极区；其中以比所述LDD区的浓度高的浓度形成所述扩展区，以使所述扩展区比所述LDD区浅。
第一示例
以下将参照图1的示意结构剖视图详细描述根据本发明第一实施例的半导体装置的第一示例。
如图1所示，在半导体基板11中形成沟道区11c。在例如NMOS晶体管的情况下，按1×1019/cm3或更小的杂质浓度对半导体基板11掺以硼或铟，从而形成沟道区11c。优选的是，在掺杂工艺中使用具有较小扩散系数的铟。
另一方面，在例如PMOS晶体管的情况下，按1×1019/cm3或更小的杂质浓度对半导体基板11掺以砷或磷，从而形成沟道区11c。优选的是，在掺杂工艺中使用具有较小扩散系数的砷。
经过栅绝缘膜12在半导体基板11上形成栅极电极13。例如，使用硅半导体基板作为半导体基板11。作为替换选择，可以使用绝缘体上硅(SOI)基板等作为半导体基板11。
在半导体基板11的位于栅极电极13的源极侧的一部分中形成扩展区14。
在NMOS晶体管的情况下，以杂质区的形式形成扩展区14，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，扩展区14中的砷浓度或磷浓度在约1×1018/cm3到约5×1021/cm3的范围上。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成扩展区14，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对扩展区14掺杂以硼)。例如，扩展区14中的硼浓度在约1×1018/cm3到约5×1021/cm3的范围上。
经过扩展区14在半导体基板11的位于栅极电极13的源极侧的一部分中形成源极区16。
在NMOS晶体管的情况下，以杂质区的形式形成源极区16，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，源极区16中的砷浓度或磷浓度在约1×1018/cm3到约5×1021/cm3的范围上。
优选地使用砷作为形成扩展区14的杂质。其原因是因为由于要很浅地形成扩展区14，因此优选地使用具有较小扩散系数的杂质，因而优选地使用具有比磷的扩散系数小的扩散系数的砷。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成源极区16，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对源极区16掺杂以硼)。例如，源极区16中的硼浓度在约1×1018/cm3到约5×1021/cm3的范围上。
此外，在半导体基板11的位于栅极电极13的漏极侧的一部分中形成LDD区15。
在NMOS晶体管的情况下，以杂质区的形式形成LDD区15，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，优选地使用磷并且磷浓度低于扩展区14的磷浓度。因此，例如从5×1016/cm3到1×1020/cm3的范围选择LDD区15中的磷浓度。
使用磷作为形成LDD区15的杂质的原因是因为磷的弱化电场的效果比砷大。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成LDD区15，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对LDD区15掺杂以硼)。LDD区15中的硼浓度低于扩展区14中的硼浓度，并且，例如，从1×1017/cm3到5×1020/cm3的范围选择LDD区15中的硼浓度。
经过LDD区15在半导体基板11的位于栅极电极13的漏极侧的一部分中形成漏极区17。
在NMOS晶体管的情况下，以杂质区的形式形成漏极区17，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，漏极区17中的砷浓度或磷浓度在约1×1018/cm3到约5×1021/cm3的范围上。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成漏极区17，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对漏极区17掺杂以硼)。例如，漏极区17中的硼浓度在约1×1018/cm3到约5×1021/cm3的范围上。
按如上所述的方式以MOS晶体管的形式构造了第一示例的半导体装置1。
在上述第一示例的半导体装置1中，热载流子电流被LDD区15抑制，短沟道效应被比LDD区15浅的扩展区14抑制，并且改进了源极区16与漏极区17之间的gds。此外，由于抑制了短沟道效应，因此可以按低杂质浓度形成沟道区，因而可以防止gmb恶化。此外，由于以比LDD区15的杂质浓度高的杂质浓度来形成扩展区14，因此寄生电阻几乎不增大，因而gm的减小也较小。
因此，得到了如下优点：由于与gds和gmb之间表现出折中关系的gm的减小较小，因此可以保持gds和gmb，可以实现MOS晶体管的较高的性能的提高。结果，在源随器电路中使用上述第一示例的半导体装置1会使得可以提高源随器电路的增益。
为了证实可以提高上述源随器电路的增益，执行了TCAD仿真。
如图2A所示，将上述半导体装置1的扩展区14的扩散层深度设定为Xjs，将上述LDD区15的扩散层深度设定为Xjd。此外，如图2B所示，将位于现有半导体装置81的源极侧的LDD区82的扩散层深度设定为Xjs，并将位于其漏极侧的LDD区83的扩散层深度设定为Xjd。
在此，图3示出了在Xjs和Xjd之比与源随器电路的增益之间的关系。在该图中，纵坐标轴表示增益，横坐标轴表示以Xjs/Xjd表示的扩散层深度Xj的比率。
如图3所示，将其中位于源极侧的LDD区的深度与现有半导体装置的位于漏极侧的LDD区的深度彼此相等的情况(即，扩散层深度Xj的比率为1的情况)设定为基准，可以理解，随着扩散层深度Xj的比率变得小于1，源随器电路的增益会提高。
第二示例
接下来，以下将参照图4的示意结构剖视图详细描述根据本发明第一实施例的半导体装置的第二示例。
如图4所示，经过栅绝缘膜12在半导体基板11上形成栅极电极13。例如，使用硅半导体基板作为上述半导体基板11。作为替换选择，可以使用SOI基板等作为上述半导体基板11。
以比位于半导体基板11的漏极侧的沟道区11cd的杂质浓度高的杂质浓度形成位于半导体基板11的源极侧的沟道区11cs。例如，将位于半导体基板11的漏极侧的沟道区11cd的杂质浓度设定为基板杂质浓度。例如，将位于半导体基板11的漏极侧的沟道区11cd的杂质浓度设定为约1×1014/cm3到约1×1015/cm3。
此外，在NMOS晶体管的情况下，例如，按1×1019/cm3或更小的杂质浓度对位于半导体基板11的源极侧的沟道区11cs掺以硼或铟。优选的是，在掺杂工艺中使用具有较小扩散系数的铟。
另一方面，在PMOS晶体管的情况下，按1×1019/cm3或更小的杂质浓度对位于半导体基板11的源极侧的沟道区11cs掺以砷或磷。优选的是，在掺杂工艺中使用具有较小扩散系数的砷。
在半导体基板11的位于栅极电极13的源极侧的一部分中形成扩展区14。
在NMOS晶体管的情况下，以杂质区的形式形成扩展区14，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，扩展区14中的砷浓度或磷浓度在约1×1018/cm3到约5×1021/cm3的范围上。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成扩展区14，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对扩展区14掺杂以硼)。例如，扩展区14中的硼浓度在约1×1018/cm3到约5×1021/cm3的范围上。
经过扩展区14在半导体基板11的位于栅极电极13的源极侧的一部分中形成源极区16。
在NMOS晶体管的情况下，以杂质区的形式形成源极区16，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，源极区16中的砷浓度或磷浓度在约1×1018/cm3到约5×1021/cm3的范围上。
优选地使用砷作为形成扩展区14的杂质。其原因是由于要很浅地形成扩展区14，因此因为优选地使用具有较小扩散系数的杂质，因而优选地使用具有比磷的扩散系数小的扩散系数的砷。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成源极区16，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对源极区16掺杂以硼)。例如，源极区16中的硼浓度在约1×1018/cm3到约5×1021/cm3的范围上。
此外，在半导体基板11的位于栅极电极13的漏极侧的一部分中形成LDD区15。
在NMOS晶体管的情况下，以杂质区的形式形成LDD区15，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，优选地使用磷并且磷浓度低于扩展区14的磷浓度。因此，例如从1×1016/cm3到1×1020/cm3的范围选择LDD区15中的磷浓度。
如上所述，使用磷作为形成LDD区15的杂质的原因是因为磷的弱化电场的效果比砷大。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成LDD区15，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对LDD区15掺杂以硼)。LDD区15中的硼浓度低于扩展区14中的硼浓度，并且，例如，从1×1017/cm3到5×1020/cm3的范围选择LDD区15中的硼浓度。
经过LDD区15在半导体基板11的位于栅极电极13的漏极侧的一部分中形成漏极区17。
在NMOS晶体管的情况下，以杂质区的形式形成漏极区17，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，漏极区17中的砷浓度或磷浓度在约1×1018/cm3到约5×1021/cm3的范围上。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成漏极区17，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对漏极区17掺杂以硼)。例如，漏极区17中的硼浓度在约1×1018/cm3到约5×1021/cm3的范围上。
按如上所述的方式以MOS晶体管的形式构造了第二示例的半导体装置2。
在上述第二示例的半导体装置2中，热载流子电流被LDD区15抑制，短沟道效应被比LDD区15浅的扩展区14抑制，并且改进了源极区16与漏极区17之间的gds。此外，由于抑制了短沟道效应，因此可以按低杂质浓度形成沟道区，因而可以防止gmb恶化。此外，由于以比LDD区15的杂质浓度高的杂质浓度来形成扩展区14，因此寄生电阻几乎不增大，因而gm的减小也较小。
因此，得到了如下优点：由于与gds和gmb之间表现出折中关系的gm的减小较小，因此可以保持gds和gmb，可以实现MOS晶体管的较高的性能的提高。此外，在源随器电路中使用上述第二示例的半导体装置2会使得可以提高源随器电路的增益。
此外，按比位于半导体基板11的漏极侧的沟道区11cd的杂质浓度高的杂质浓度形成位于半导体基板11的源极侧的沟道区11cs。这样，位于半导体基板11的漏极侧的沟道区11cd的被设定为基板浓度的杂质浓度较低。结果，可以使半导体基板11的漏极侧的电场松弛，从而使得可以抑制热载流子电流的产生。
此外，在NMOS晶体管的情况下，使用几乎不扩散的铟作为形成位于半导体基板11的源极侧的沟道区11cs的杂质，由此可以防止铟扩散到位于半导体基板11的漏极侧的沟道区11cd中。因此，可以使半导体基板11的漏极侧的电场松弛，从而使得可以抑制热载流子电流的产生。
第三示例
接下来，以下将参照图5的示意结构剖视图详细描述根据本发明第一实施例的半导体装置的第三示例。
如图5所示，经过栅绝缘膜12在半导体基板11上形成栅极电极13。例如，使用硅半导体基板作为上述半导体基板11。作为替换选择，可以使用SOI基板等作为上述半导体基板11。
在半导体基板11的位于栅极电极13的源极侧的一部分中形成扩展区14。
在NMOS晶体管的情况下，以杂质区的形式形成扩展区14，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，扩展区14中的砷浓度或磷浓度在约1×1018/cm3到约5×1021/cm3的范围上。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成扩展区14，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对扩展区14掺杂以硼)。例如，扩展区14中的硼浓度在约1×1018/cm3到约5×1021/cm3的范围上。
经过扩展区14在半导体基板11的位于栅极电极13的源极侧的一部分中形成源极区16。
在NMOS晶体管的情况下，以杂质区的形式形成源极区16，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，源极区16中的砷浓度或磷浓度在约1×1018/cm3到约5×1021/cm3的范围上。
优选地使用砷作为形成扩展区14的杂质。其原因是因为由于要很浅地形成扩展区14，因此优选地使用具有较小扩散系数的杂质，因而优选地使用具有比磷的扩散系数小的扩散系数的砷。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成源极区16，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对源极区16掺杂以硼)。例如，源极区16中的硼浓度在约1×1018/cm3到约5×1021/cm3的范围上。
此外，在半导体基板11的位于栅极电极13的漏极侧的一部分中形成LDD区15。
在NMOS晶体管的情况下，以杂质区的形式形成LDD区15，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，优选地使用磷并且磷浓度低于扩展区14的磷浓度。因此，例如从1×1016/cm3到1×1020/cm3的范围选择LDD区15中的磷浓度。
如上所述，使用磷作为形成LDD区15的杂质的原因是因为磷的弱化电场的效果比砷大。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成LDD区15，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对LDD区15掺杂以硼)。LDD区15中的硼浓度低于扩展区14中的硼浓度，并且，例如，从1×1017/cm3到5×1020/cm3的范围选择LDD区15中的硼浓度。
经过LDD区15在半导体基板11的位于栅极电极13的漏极侧的一部分中形成漏极区17。
在NMOS晶体管的情况下，以杂质区的形式形成漏极区17，例如，通过将砷或磷扩散到其中来形成该杂质区。例如，漏极区17中的砷浓度或磷浓度在约1×1018/cm3到约5×1021/cm3的范围上。
另一方面，在PMOS晶体管的情况下，以杂质区的形式形成漏极区17，例如，通过将硼扩散到其中来形成该杂质区(以二氟化硼的形式对漏极区17掺杂以硼)。例如，漏极区17中的硼浓度在约1×1018/cm3到约5×1021/cm3的范围上。
此外，半导体基板11的源极侧具有袋状扩散区18。袋状扩散区18包括扩展区14和源极区16，并且具有比栅极电极13的漏极侧的沟道区11cd的杂质浓度高的杂质浓度。例如，将栅极电极13的漏极侧的沟道区11cd的杂质浓度设定为基板浓度。例如，栅极电极13的漏极侧的沟道区11cd的杂质浓度在约1×1014/cm3到约1×1015/cm3的范围上。
同样，在NMOS晶体管的情况下，例如，对袋状扩散区18掺杂以1×1019/cm3或更低的杂质浓度的硼或铟。优选的是，在掺杂工艺中使用具有较小扩散系数的铟。
另一方面，在PMOS晶体管的情况下，例如，对袋状扩散区18掺杂以1×1019/cm3或更低的杂质浓度的砷或磷。优选的是，在掺杂工艺中使用具有较小扩散系数的砷。
按如上所述的方式以MOS晶体管的形式构造了第三示例的半导体装置3。
在上述第三示例的半导体装置3中，热载流子电流被LDD区15抑制，短沟道效应被比LDD区15浅的扩展区14抑制，并且改进了源极区16与漏极区17之间的gds。此外，由于抑制了短沟道效应，因此可以按低杂质浓度形成沟道区，因而可以防止gmb恶化。此外，由于以比LDD区15的杂质浓度高的杂质浓度来形成扩展区14，因此寄生电阻几乎不增大，因而gm的减小也较小。
因此，得到了如下优点：由于与gds和gmb之间表现出折中关系的gm的减小较小，因此可以保持gds和gmb，可以实现MOS晶体管的较高的性能的提高。结果，在源随器电路中使用上述第三示例的半导体装置3会使得可以提高源随器电路的增益。
此外，按比位于半导体基板11的漏极侧的沟道区的杂质浓度高的杂质浓度形成半导体基板11的袋状扩散层18。这样，位于半导体基板11的漏极侧的沟道区11cd的被设定为基板浓度的杂质浓度较低。结果，可以使半导体基板11的漏极侧的电场松弛，从而使得可以抑制热载流子电流的产生。
2.第二实施例
根据本发明第二实施例的制造半导体装置的方法包括以下步骤：经过栅绝缘膜在半导体基板上形成栅极电极；在半导体基板中在栅极电极的漏极侧形成LDD区；在半导体基板中在栅极的源极侧形成扩展区；经过扩展区在半导体基板中在栅极电极的源极侧形成源极区，并经过LDD区在半导体基板中在栅极电极的漏极侧形成漏极区；以及按比LDD区的杂质浓度高的杂质浓度形成扩展区，以使扩展区比LDD区浅。
第一示例
以下将参照图6A到6F的示出各制造工艺的剖视图来详细描述根据本发明第二实施例的制造半导体装置的方法的第一示例。
如图6A所示，对半导体基板11执行沟道离子注入以形成沟道区11c。例如，使用硅半导体基板作为半导体基板11。作为替换选择，可以使用SOI基板等作为半导体基板11。
在NMOS晶体管的情况下，在沟道离子注入工艺中，将硼或铟离子注入半导体基板11。当将硼离子注入半导体基板11时，将注入能量设定在3到100keV的范围上，将剂量设定为5×1013/cm2或更小。另一方面，当将铟离子注入半导体基板11时，将注入能量设定在15到2000keV的范围上，将剂量设定为5×1013/cm2或更小。优选的是，在沟道离子注入工艺中使用具有较小扩散系数的铟。
另一方面，在PMOS晶体管的情况下，在沟道离子注入工艺中，将砷或磷离子注入半导体基板11。
当将砷离子注入半导体基板11时，将注入能量设定在20到500keV的范围中，将剂量设定为5×1013/cm2或更小。另一方面，当将磷离子注入半导体基板11时，将注入能量设定在10到300keV的范围上，将剂量设定为5×1013/cm2或更小。优选的是，在沟道离子注入工艺中使用具有较小扩散系数的砷。
此外，根据基板浓度可以不执行沟道离子注入。例如，当基板浓度变成完成沟道离子注入之后的浓度时，可以不执行沟道离子注入。
接下来，如图6B所示，经过栅绝缘膜12在半导体基板11上形成栅极电极13。例如，在半导体基板11上以热氧化物膜的形式形成栅绝缘膜12。接着，在将栅极电极形成膜淀积在栅绝缘膜12上之后，通过使用抗蚀剂掩膜(未示出)的光刻技术和刻蚀技术对栅极电极形成膜进行构图，从而形成栅极电极13。
此后，去除抗蚀剂掩膜。
接着，如图6C所示，在对半导体基板11涂敷抗蚀剂之后，通过利用光刻技术来形成覆盖半导体基板11的源极侧的抗蚀剂掩膜31。此后，通过使用抗蚀剂掩膜31和栅极电极13这两者作为离子注入掩膜，将杂质离子注入半导体基板11的漏极侧，从而形成LDD区15。
在NMOS晶体管的情况下，例如，将砷或磷离子注入半导体基板11的漏极侧中，从而形成LDD区15。优选的是，将磷离子注入半导体基板11的漏极侧。
当将磷离子注入半导体基板11的漏极侧时，将注入能量设定在10到60keV的范围上，并将剂量设定在1×1012/cm2到5×1014/cm2的范围上。
按如上所述的方式使用磷作为形成LDD区15的杂质的原因是因为磷的电场弱化效果比砷大。
另一方面，在PMOS晶体管的情况下，例如，将二氟化硼离子注入半导体基板11的漏极侧中，从而形成LDD区15。当将二氟化硼离子注入半导体基板11的漏极侧中时，将注入能量设定在5到100keV的范围上，并将剂量设定在1×1012/cm2到5×1014/cm2的范围上。
此后，去除上述抗蚀剂掩膜31。图6C示出了刚好在去除抗蚀剂掩膜31之前的状态。
接着，如图6D所示，在对半导体基板11涂敷抗蚀剂之后，通过利用光刻技术形成覆盖半导体基板11的漏极侧的抗蚀剂掩膜32。通过使用抗蚀剂掩膜32和栅极电极13这两者作为离子注入掩膜，将杂质离子注入半导体基板11的源极侧，从而形成扩展区14。在此，扩展区14比LDD区15浅，并且其杂质浓度比LDD区15的高。
在NMOS晶体管的情况下，例如，将砷或磷离子注入半导体基板11的源极侧中，从而形成扩展区14。优选的是，将砷离子注入半导体基板11的源极侧。
当将砷离子注入半导体基板11的源极侧中时，将注入能量设定在5到100keV的范围上，并将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
使用砷作为按如上所述的方式形成扩展区14的杂质的原因是因为由于砷的扩散系数比磷的小，使用砷会比使用磷更容易形成浅结。
另一方面，在PMOS晶体管的情况下，例如，将二氟化硼离子注入半导体基板11的源极侧中，从而形成扩展区14。当将二氟化硼离子注入半导体基板11的源极侧中时，将注入能量设定在5到100keV的范围上，并将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
此后，去除上述抗蚀剂掩膜32。图6D示出了刚好在去除抗蚀剂掩膜32之前的状态。
接着，如图6E所示，在栅极电极13的两个侧壁上分别形成侧壁绝缘膜21和22。
接着，通过使用栅极电极13和侧壁绝缘膜21和22这两者作为离子注入掩膜，将杂质离子注入半导体基板11。结果，经过扩展区14在半导体基板11的位于栅极电极13的源极侧的一部分中形成了源极区16。此外，经过LDD区15在半导体基板11的位于栅极电极13的漏极侧的一部分中形成了漏极区17。
在NMOS晶体管的情况下，例如，经过扩展区14和LDD区15将砷或磷离子注入半导体基板11的位于栅极电极13的源极侧和漏极侧的所述部分中，从而分别形成源极区16和漏极区17。优选的是，经过扩展区14和LDD区15将具有较小扩散系数的砷离子注入半导体基板11的位于栅极电极13的源极侧和漏极侧的所述部分中。
当经过扩展区14和LDD区15将砷离子注入半导体基板11的位于栅极电极13的源极侧和漏极侧的所述部分中时，将注入能量设定在5到100keV的范围上，将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
另一方面，在PMOS晶体管的情况下，例如，经过扩展区14将二氟化硼离子注入半导体基板11的位于栅极的源极侧的所述部分中，从而形成源极区16。当经过扩展区14将二氟化硼离子注入半导体基板11的位于栅极的源极侧的所述部分中时，将注入能量设定在5到100keV的范围上，将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
接着，如图6F所示，在形成了覆盖栅极电极13、侧壁绝缘膜21和22、源极区16、漏极区17等的层间绝缘膜41之后，形成分别与源极区16和漏极区17相通的接触部分42和43。
根据第二实施例的制造方法的第一示例，以MOS晶体管的形式形成了半导体装置1。
在根据第二实施例的制造方法的第一示例形成的半导体装置1中，通过形成LDD区15而抑制了热载流子电流，通过形成比LDD区15浅的扩展区14而抑制了短沟道效应，因此改进了源极区16与漏极区17之间的gds。此外，由于抑制了短沟道效应，因此可以按低杂质浓度形成沟道区11，因而可以防止gmb恶化。此外，由于按比LDD区15的杂质浓度高的杂质浓度形成扩展区14，因此寄生电阻几乎不增大，因而gm的减小也较小。
因此，获得了如下优点：由于与gds和gmb之间表现出折中关系的gm的减小较小，因此可以保持gds和gmb，可以实现MOS晶体管的较高的性能的提高。结果，在源随器电路中使用上述半导体装置1会使得可以提高源随器电路的增益。
第二示例
以下将参照图7A到7F的示出各制造工艺的剖视图来详细描述根据本发明第二实施例的制造半导体装置的方法的第二示例。
如图7A所示，在对半导体基板11涂敷抗蚀剂之后，通过利用光刻技术在半导体基板11上形成覆盖半导体基板11的漏极侧的抗蚀剂掩膜33。例如，使用硅半导体基板作为半导体基板11。作为替换选择，可以使用SOI基板等作为半导体基板11。
接着，通过使用抗蚀剂掩膜33作为离子注入掩膜，将杂质离子注入半导体基板11的位于源极侧的一部分中，从而形成沟道区11cs。结果，以比位于半导体基板11的漏极侧的沟道区11cd的杂质浓度高的杂质浓度形成了位于半导体基板11的源极侧的沟道区11cs。
在NMOS晶体管的情况下，在沟道离子注入工艺中，将硼或铟离子注入半导体基板11。当将硼离子注入半导体基板11时，将注入能量设定在3到100keV的范围上，将剂量设定为5×1013/cm2或更小。另一方面，当将铟离子注入半导体基板11时，将注入能量设定在15到2000keV的范围上，将剂量设定为5×1013/cm2或更小。优选的是，在沟道离子注入工艺中使用具有较小扩散系数的铟。
另一方面，在PMOS晶体管的情况下，在沟道离子注入工艺中，将砷或磷离子注入半导体基板11。
当将砷离子注入半导体基板11时，将注入能量设定在20到500keV的范围上，将剂量设定为5×1013/cm2或更小。另一方面，将磷离子注入半导体基板11，将注入能量设定在10到300keV的范围上，将剂量设定为5×1013/cm2或更小。优选的是，在沟道离子注入工艺中使用具有较小扩散系数的砷。
注意，将位于半导体基板11的漏极侧的沟道区11cd的杂质浓度设定为基板浓度。例如，将位于半导体基板11的漏极侧的沟道区11cd的杂质浓度设定在约1×1014/cm3到约1×1015/cm3的范围上。
接下来，如图7B所示，经过栅绝缘膜12在半导体基板11上形成栅极电极13。例如，在半导体基板11上以热氧化物膜的形式形成栅绝缘膜12。接着，在将栅极形成膜淀积在栅绝缘膜12上之后，通过使用抗蚀剂掩膜(未示出)的光刻技术和刻蚀技术对栅极形成膜进行构图，从而形成栅极电极13。
此后，去除抗蚀剂掩膜。
接着，如图7C所示，在对半导体基板11涂敷抗蚀剂之后，通过利用光刻技术来形成覆盖半导体基板11的源极侧的抗蚀剂掩膜31。此后，通过使用抗蚀剂掩膜31和栅极电极13这两者作为离子注入掩膜，将杂质离子注入半导体基板11的漏极侧，从而形成LDD区15。
在NMOS晶体管的情况下，例如，将砷或磷离子注入半导体基板11的漏极侧中，从而形成LDD区15。优选的是，将磷离子注入半导体基板11的漏极侧。
当将磷离子注入半导体基板11的漏极侧时，将注入能量设定在10到60keV的范围上，并将剂量设定在1×1012/cm2到5×1014/cm2的范围上。
按如上所述的方式使用磷作为形成LDD区15的杂质的原因是因为磷的电场弱化效果比砷大。
另一方面，在PMOS晶体管的情况下，例如，将二氟化硼离子注入半导体基板11的漏极侧中，从而形成LDD区15。当将二氟化硼离子注入半导体基板11的漏极侧中时，将注入能量设定在5到100keV的范围上，并将剂量设定在1×1012/cm2到5×1014/cm2的范围上。
此后，去除上述抗蚀剂掩膜31。图7C示出了刚好在去除抗蚀剂掩膜31之前的状态。
接着，如图7D所示，在对半导体基板11涂敷抗蚀剂之后，通过利用光刻技术形成覆盖半导体基板11的漏极侧的抗蚀剂掩膜32。通过使用抗蚀剂掩膜32和栅极电极13这两者作为离子注入掩膜，将杂质离子注入半导体基板11的源极侧，从而形成扩展区14。在此，扩展区14比LDD区15浅，并且其杂质浓度比LDD区15的高。
在NMOS晶体管的情况下，例如，将砷或磷离子注入半导体基板11的源极侧中，从而形成扩展区14。优选的是，将砷离子注入半导体基板11的源极侧。
当将砷离子注入半导体基板11的源极侧中时，将注入能量设定在5到100keV的范围上，并将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
使用砷作为按如上所述的方式形成扩展区14的杂质的原因是因为由于砷的扩散系数比磷的小，因此使用砷会比使用磷更容易形成浅结。
另一方面，在PMOS晶体管的情况下，例如，将二氟化硼离子注入半导体基板11的源极侧中，从而形成扩展区14。当将二氟化硼离子注入半导体基板11的源极侧中时，将注入能量设定在5到100keV的范围上，并将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
此后，去除上述抗蚀剂掩膜32。图7D示出了刚好在去除抗蚀剂掩膜32之前的状态。
接着，如图7E所示，在栅极电极13的两个侧壁上分别形成侧壁绝缘膜21和22。
接着，通过使用栅极电极13和侧壁绝缘膜21和22这两者作为离子注入掩膜，将杂质离子注入半导体基板11。结果，经过扩展区14在半导体基板11的位于栅极电极13的源极侧的一部分中形成了源极区16。此外，经过LDD区15在半导体基板11的位于栅极电极13的漏极侧的一部分中形成了漏极区17。
在NMOS晶体管的情况下，例如，经过扩展区14和LDD区15将砷或磷离子注入半导体基板11的位于栅极电极13的源极侧和漏极侧的所述部分中，从而分别形成源极区16和漏极区17。优选的是，经过扩展区14和LDD区15将具有较小扩散系数的砷离子注入半导体基板11的位于栅极电极13的源极侧和漏极侧的所述部分中。
当经过扩展区14和LDD区15将砷离子注入半导体基板11的位于栅极电极13的源极侧和漏极侧的所述部分中时，将注入能量设定在5到100keV的范围上，将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
另一方面，在PMOS晶体管的情况下，例如，经过扩展区14将二氟化硼离子注入半导体基板11的位于栅极电极13的源极侧的所述部分中，从而形成源极区16。当经过扩展区14将二氟化硼离子注入半导体基板11的位于栅极电极13的源极侧的所述部分中时，将注入能量设定在5到100keV的范围上，将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
接着，如图7F所示，在形成了覆盖栅极电极13、侧壁绝缘膜21和22、源极区16、漏极区17等的层间绝缘膜41之后，形成分别与源极区16和漏极区17相通的接触部分42和43。
根据第二实施例的制造方法的第二示例，以MOS晶体管的形式形成了半导体装置2。
在根据第二实施例的制造方法的第二示例形成的半导体装置2中，通过形成LDD区15而抑制了热载流子电流，通过形成比LDD区15浅的扩展区14而抑制了短沟道效应，因此改进了源极区16与漏极区17之间的gds。此外，由于抑制了短沟道效应，因此可以按低杂质浓度形成沟道区，因而可以防止gmb恶化。此外，由于按比LDD区15的杂质浓度高的杂质浓度形成扩展区14，因此寄生电阻几乎不增大，因而gm的减小也较小。
因此，获得了如下优点：由于与gds和gmb之间表现出折中关系的gm的减小较小，因此可以保持gds和gmb，可以实现MOS晶体管的较高的性能的提高。结果，在源随器电路中使用上述半导体装置2会使得可以提高源随器电路的增益。
此外，以比位于半导体基板11的漏极侧的沟道区11cd的杂质浓度高的杂质浓度来形成位于半导体基板11的源极侧的沟道区11cs。这样，位于半导体基板11的漏极侧的沟道区11cd的被设定为基板浓度的杂质浓度较低。结果，可以使半导体基板11的漏极侧的电场松弛，从而使得可以抑制热载流子电流的产生。
此外，在NMOS晶体管的情况下，使用几乎不扩散的铟作为形成位于半导体基板11的源极侧的沟道区11cs的杂质，由此可以防止铟扩散到位于半导体基板11的漏极侧的沟道区11cd中。因此，可以使半导体基板11的漏极侧的电场松弛，从而使得可以抑制热载流子电流的产生。
第三示例
以下将参照图8A到8G的示出各制造工艺的剖视图来详细描述根据本发明第二实施例的制造半导体装置的方法的第三示例。
如图8A所示，首先制备半导体基板11。例如，使用硅半导体基板作为半导体基板11。作为替换选择，可以使用SOI基板等作为半导体基板11。
接下来，如图8B所示，经过栅绝缘膜12在半导体基板11上形成栅极电极13。例如，在半导体基板11上以热氧化物膜的形式形成栅绝缘膜12。接着，在将栅极形成膜淀积在栅绝缘膜12上之后，通过使用抗蚀剂掩膜(未示出)的光刻技术和刻蚀技术对栅极形成膜进行构图，从而形成栅极电极13。
此后，去除抗蚀剂掩膜。
接着，如图8C所示，在对半导体基板11涂敷抗蚀剂之后，通过利用光刻技术来形成覆盖半导体基板11的源极侧的抗蚀剂掩膜31。此后，通过使用抗蚀剂掩膜31和栅极电极13这两者作为离子注入掩膜，将杂质离子注入半导体基板11的漏极侧，从而形成LDD区15。
在NMOS晶体管的情况下，例如，将砷或磷离子注入半导体基板11的漏极侧中，从而形成LDD区15。优选的是，将磷离子注入半导体基板11的漏极侧。
当将磷离子注入半导体基板11的漏极侧时，将注入能量设定在10到60keV的范围上，并将剂量设定在1×1012/cm2到5×1014/cm2的范围上。
按如上所述的方式使用磷作为形成LDD区15的杂质的原因是因为磷的电场弱化效果比砷大。
另一方面，在PMOS晶体管的情况下，例如，将二氟化硼离子注入半导体基板11的漏极侧中，从而形成LDD区15。当将二氟化硼离子注入半导体基板11的漏极侧中时，将注入能量设定在5到100keV的范围上，并将剂量设定在1×1012/cm2到5×1014/cm2的范围上。
此后，去除上述抗蚀剂掩膜31。图8C示出了刚好在去除抗蚀剂掩膜31之前的状态。
接着，如图8D所示，在对半导体基板11涂敷抗蚀剂之后，通过利用光刻技术形成覆盖半导体基板11的漏极侧的抗蚀剂掩膜32。通过使用抗蚀剂掩膜32和栅极电极13这两者作为离子注入掩膜，将杂质离子注入半导体基板11的源极侧，从而形成扩展区14。在此，扩展区14比LDD区15浅，并且其杂质浓度比LDD区15的高。
在NMOS晶体管的情况下，例如，将砷或磷离子注入半导体基板11的源极侧中，从而形成扩展区14。优选的是，将砷离子注入半导体基板11的源极侧。
当将砷离子注入半导体基板11的源极侧中时，将注入能量设定在5到100keV的范围上，并将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
使用砷作为按如上所述的方式形成扩展区14的杂质的原因是因为由于砷的扩散系数比磷的小，因此使用砷会比使用磷更容易形成浅结。
另一方面，在PMOS晶体管的情况下，例如，将二氟化硼离子注入半导体基板11的源极侧中，从而形成扩展区14。当将二氟化硼离子注入半导体基板11的源极侧中时，将注入能量设定在5到100keV的范围上，并将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
此外，如图8E所示，通过使用抗蚀剂掩膜32执行倾斜离子注入，在半导体基板11的源极侧形成袋状扩散层18。在此情况下，袋状扩散层18包括扩展区14和将在后续工艺中形成的源极区16，并且袋状扩散层18的杂质浓度比位于半导体基板11的漏极侧的沟道区11cd的高。
在NMOS晶体管的情况下，在倾斜离子注入工艺中，将硼或铟离子注入半导体基板11。当将硼离子注入半导体基板11时，将注入能量设定在3到100keV的范围上，将剂量设定为5×1013/cm2或更小。另一方面，当将铟离子注入半导体基板11时，将注入能量设定在15到2000keV的范围上，将剂量设定为5×1013/cm2或更小。优选的是，在倾斜离子注入工艺中使用具有较小扩散系数的铟。
另一方面，在PMOS晶体管的情况下，在倾斜离子注入工艺中，将砷或磷离子注入半导体基板11。
当将砷离子注入半导体基板11时，将注入能量设定在20到500keV的范围上，将剂量设定为5×1013/cm2或更小。另一方面，当将磷离子注入半导体基板11时，将注入能量设定在10到300keV的范围上，将剂量设定为5×1013/cm2或更小。优选的是，在倾斜离子注入中使用具有较小扩散系数的砷。
注意，将位于半导体基板11的漏极侧的沟道区11cd的杂质浓度设定为基板浓度。例如，将位于半导体基板11的漏极侧的沟道区11cd的杂质浓度设定在约1×1014/cm3到约1×1015/cm3的范围上。
此后，去除抗蚀剂掩膜32。图8E示出了刚好在去除抗蚀剂掩膜32之前的状态。
接着，如图8F所示，在栅极电极13的两个侧壁上分别形成侧壁绝缘膜21和22。
接着，通过使用栅极电极13和侧壁绝缘膜21和22这两者作为离子注入掩膜，将杂质离子注入半导体基板11。结果，经过扩展区14在半导体基板11的位于栅极电极13的源极侧的一部分中形成了源极区16。此外，经过LDD区15在半导体基板11的位于栅极电极13的漏极侧的一部分中形成了漏极区17。
在NMOS晶体管的情况下，例如，经过扩展区14和LDD区15将砷或磷离子注入半导体基板11的位于栅极电极13的源极侧和漏极侧的所述部分中，从而分别形成源极区16和漏极区17。优选的是，经过扩展区14和LDD区15将具有较小扩散系数的砷离子注入半导体基板11的位于栅极电极13的源极侧和漏极侧的所述部分中。
当经过扩展区14和LDD区15将砷离子注入半导体基板11的位于栅极电极13的源极侧和漏极侧的所述部分中时，将注入能量设定在5到100keV的范围上，将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
另一方面，在PMOS晶体管的情况下，例如，经过扩展区14将二氟化硼离子注入半导体基板11的位于栅极电极13的源极侧的所述部分中，从而形成源极区16。当经过扩展区14将二氟化硼离子注入半导体基板11的位于栅极电极13的源极侧的所述部分中时，将注入能量设定在5到100keV的范围上，将剂量设定在1×1013/cm2到5×1015/cm2的范围上。
接着，如图8G所示，在形成了覆盖栅极电极13、侧壁绝缘膜21和22、源极区16、漏极区17等的层间绝缘膜41之后，形成分别与源极区16和漏极区17相通的接触部分42和43。
根据第二实施例的制造方法的第三示例，以MOS晶体管的形式形成了半导体装置3。
在根据第二实施例的制造方法的第三示例形成的半导体装置3中，通过形成LDD区15而抑制了热载流子电流，通过形成比LDD区15浅的扩展区14而抑制了短沟道效应，因此改进了源极区16与漏极区17之间的gds。此外，由于抑制了短沟道效应，因此可以按低杂质浓度形成沟道区，因而可以防止gmb恶化。此外，由于按比LDD区15的杂质浓度高的杂质浓度形成扩展区14，因此寄生电阻几乎不增大，因而gm的减小也较小。
因此，获得了如下优点：由于与gds和gmb之间表现出折中关系的gm的减小较小，因此可以保持gds和gmb，可以实现MOS晶体管的较高的性能的提高。结果，在源随器电路中使用上述半导体装置3会使得可以提高源随器电路的增益。
此外，按比位于半导体基板11的漏极侧的沟道区11cd的杂质浓度高的杂质浓度形成位于半导体基板11的源极侧的袋状扩散层18。这样，位于半导体基板11的漏极侧的沟道区11cd的被设定为基板浓度的杂质浓度较低。结果，可以使半导体基板11的漏极侧的电场松弛，从而使得可以抑制热载流子电流的产生。
3.第三实施例
根据本发明第三实施例的固态图像拾取装置包括：光电转换部件，用于对入射光进行光电转换，从而获得信号电荷；和源随器电路，用于将从光电转换部件读出的信号电荷转换成电压，从而输出所得电压；所述源随器电路的至少一个晶体管包括：经过栅绝缘膜在半导体基板上形成的栅极电极；在半导体基板中在栅极电极的源极侧形成的扩展区；经过所述扩展区在半导体基板中在栅极电极的源极侧形成的源极区；在半导体基板中在栅极的漏极侧形成的LDD区；以及经过LDD区在半导体基板中在栅极的漏极侧形成的漏极区；其中以比LDD区的杂质浓度高的杂质浓度形成扩展区，以使扩展区比LDD区浅。
示例
以下将参照图9的电路图详细描述根据本发明第三实施例的固态图像拾取装置的示例。
如图9所示，固态图像拾取装置100包括多个光电转换器件110，和多个源随器电路120。在此情况下，多个光电转换器件110对入射光进行光电转换，从而分别获得信号电荷。此外，多个源随器电路120分别将从多个光电转换器件110读出的信号电荷转换成电压，并输出所得电压。每个光电转换器件110例如都包括光电二极管。
每个源随器电路120例如都包括放大晶体管TrA和复位晶体管TrR。放大晶体管TrA和复位晶体管TrR中的一个具有分别在第一实施例的第一到第三示例中描述的半导体装置1到3中的任一个的结构。特别的是，放大晶体管TrA具有分别在第一实施例的第一到第三示例中描述的半导体装置1到3中的任一个的结构，对于提高源随器电路120的增益来说是有利的。
在固态图像拾取装置100中，其中gm的减小较小并且由此保持了gds和gmb的高性能半导体装置被用在源随器电路120的放大晶体管TrA或复位晶体管TrR中。因此，获得了如下优点：由于可以提高源随器电路120的增益，因此可以提高输出电路的性能。
本申请包含与于2008年10月30日在日本专利局提交的日本在先专利申请JP2008-279474中公开的主题相关的主题，通过引用将其全部内容并入于此。
本领域的技术人员应明白，根据设计要求和其它因素，可产生各种修改、组合、子组合和变更，只要它们在附加权利要求或其等同物的范围之内即可。

Claims (10)

1.一种半导体装置，包括：
经过栅绝缘膜在半导体基板上形成的栅极电极；
在所述半导体基板中在所述栅极电极的源极侧形成的扩展区；
经过所述扩展区在所述半导体基板中在所述栅极电极的源极侧形成的源极区；
在所述半导体基板中在所述栅极电极的漏极侧形成的轻度掺杂漏极区；以及
经过所述轻度掺杂漏极区在所述半导体基板中在所述栅极电极的漏极侧形成的漏极区；
其中以比所述轻度掺杂漏极区的浓度高的浓度形成所述扩展区，以使所述扩展区比所述轻度掺杂漏极区浅。
2.根据权利要求1所述的半导体装置，其中位于所述半导体基板的源极侧的沟道区的杂质浓度高于位于所述半导体基板的漏极侧的沟道区的杂质浓度。
3.根据权利要求1所述的半导体装置，还包括：
袋状扩散层，包括
位于所述半导体基板的源极侧的沟道区，
所述扩展区，以及
所述源极区，
所述袋状扩散层的杂质浓度高于位于所述半导体基板的漏极侧的沟道区的杂质浓度。
4.根据权利要求1所述的半导体装置，其中所述半导体装置是负沟道金属氧化物半导体晶体管，所述扩展区是通过砷的扩散而获得的，以及所述轻度掺杂漏极区是通过磷的扩散而获得的。
5.根据权利要求1所述的半导体装置，其中所述半导体装置是负沟道金属氧化物半导体晶体管，以及所述沟道区是通过铟的扩散而获得的。
6.根据权利要求1所述的半导体装置，其中所述半导体装置是负沟道金属氧化物半导体晶体管，以及所述袋状扩散层是通过铟的扩散而获得的。
7.一种制造半导体装置的方法，包括以下步骤：
经过栅绝缘膜在半导体基板上形成栅极电极；
在所述半导体基板中在所述栅极电极的漏极侧形成轻度掺杂漏极区；
在所述半导体基板中在所述栅极电极的源极侧形成扩展区；
经过所述扩展区在所述半导体基板中在所述栅极电极的源极侧形成源极区，并且经过所述轻度掺杂漏极区在所述半导体基板中在所述栅极电极的漏极侧形成漏极区；以及
以比所述轻度掺杂漏极区的浓度高的浓度形成所述扩展区，以使所述扩展区比所述轻度掺杂漏极区浅。
8.根据权利要求7的制造半导体装置的方法，其中在形成所述栅极电极的步骤之前，对所述半导体基板的源极侧执行沟道离子注入，以及使得源极侧的沟道区的杂质浓度高于漏极侧的沟道区的杂质浓度。
9.根据权利要求7的制造半导体装置的方法，其中在形成所述扩展区的步骤之后，对所述半导体基板的源极侧执行袋状离子注入，以及使得源极侧的沟道区的杂质浓度高于漏极侧的沟道区的杂质浓度。
10.一种固态图像拾取装置，包括：
光电转换部件，用于对入射光进行光电转换，从而获得信号电荷；和
源随器电路，用于将从所述光电转换部件读出的信号电荷转换成电压，从而输出所得电压；
所述源随器电路的至少一个晶体管包括
经过栅绝缘膜在半导体基板上形成的栅极电极；
在所述半导体基板中在所述栅极电极的源极侧形成的扩展区；
经过所述扩展区在所述半导体基板中在所述栅极电极的源极侧形成的源极区；
在所述半导体基板中在所述栅极电极的漏极侧形成的轻度掺杂漏极区；以及
经过所述轻度掺杂漏极区在所述半导体基板中在所述栅极电极的漏极侧形成的漏极区；
其中以比所述轻度掺杂漏极区的浓度高的浓度形成所述扩展区，以使所述扩展区比所述轻度掺杂漏极区浅。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108475690A (zh) * 2016-01-21 2018-08-31 索尼公司 半导体装置、其制造方法、固态成像元件和电子设备
CN112470279A (zh) * 2018-07-30 2021-03-09 索尼半导体解决方案公司 固态摄像装置和电子设备
CN112640109A (zh) * 2018-09-11 2021-04-09 索尼半导体解决方案公司 固态图像传感器

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5423269B2 (ja) * 2009-09-15 2014-02-19 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP5960961B2 (ja) * 2010-11-16 2016-08-02 キヤノン株式会社 固体撮像素子及び撮像システム
JP2016178345A (ja) * 2010-11-16 2016-10-06 キヤノン株式会社 固体撮像素子、固体撮像素子の製造方法及び撮像システム
US8518782B2 (en) * 2010-12-08 2013-08-27 International Business Machines Corporation Semiconductor device including asymmetric lightly doped drain (LDD) region, related method and design structure
US8766375B2 (en) * 2011-03-21 2014-07-01 International Rectifier Corporation Composite semiconductor device with active oscillation prevention
US8513738B2 (en) * 2011-07-21 2013-08-20 International Business Machines Corporation ESD field-effect transistor and integrated diffusion resistor
CN103545213B (zh) * 2012-07-16 2016-12-28 中国科学院微电子研究所 半导体器件及其制造方法
US20150035067A1 (en) * 2013-08-05 2015-02-05 Globalfoundries Singapore Pte. Ltd. Low rdson device and method of manufacturing the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4837173A (en) * 1987-07-13 1989-06-06 Motorola, Inc. N-channel MOS transistors having source/drain regions with germanium
JPH04115538A (ja) * 1990-09-05 1992-04-16 Mitsubishi Electric Corp 半導体装置
JPH06252397A (ja) * 1993-02-26 1994-09-09 Sony Corp 高耐圧用トランジスタを有する半導体装置
JP3221766B2 (ja) * 1993-04-23 2001-10-22 三菱電機株式会社 電界効果トランジスタの製造方法
US6482719B1 (en) * 1994-06-03 2002-11-19 Advanced Micro Devices, Inc. Semiconductor field region implant methodology
KR0161398B1 (ko) * 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
JPH0997898A (ja) * 1995-09-28 1997-04-08 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2951292B2 (ja) * 1996-06-21 1999-09-20 松下電器産業株式会社 相補型半導体装置及びその製造方法
JP2000260989A (ja) * 1999-03-12 2000-09-22 Sanyo Electric Co Ltd 半導体装置とその製造方法
TW495980B (en) * 1999-06-11 2002-07-21 Koninkl Philips Electronics Nv A method of manufacturing a semiconductor device
US6303479B1 (en) * 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
US6566204B1 (en) * 2000-03-31 2003-05-20 National Semiconductor Corporation Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors
JP2002270825A (ja) * 2001-03-08 2002-09-20 Hitachi Ltd 電界効果トランジスタ及び半導体装置の製造方法
US6500739B1 (en) * 2001-06-14 2002-12-31 Taiwan Semiconductor Manufacturing Company Formation of an indium retrograde profile via antimony ion implantation to improve NMOS short channel effect
JP4665141B2 (ja) * 2001-06-29 2011-04-06 富士通セミコンダクター株式会社 半導体装置とその製造方法
EP1321985B1 (en) * 2001-12-20 2007-10-24 STMicroelectronics S.r.l. Method of integrating metal oxide semiconductor field effect transistors
KR100410574B1 (ko) * 2002-05-18 2003-12-18 주식회사 하이닉스반도체 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법
KR100464935B1 (ko) * 2002-09-17 2005-01-05 주식회사 하이닉스반도체 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법
TWI361490B (en) * 2003-09-05 2012-04-01 Renesas Electronics Corp A semiconductor device and a method of manufacturing the same
US7358571B2 (en) * 2004-10-20 2008-04-15 Taiwan Semiconductor Manufacturing Company Isolation spacer for thin SOI devices
JP5114829B2 (ja) * 2005-05-13 2013-01-09 ソニー株式会社 半導体装置およびその製造方法
US7781843B1 (en) * 2007-01-11 2010-08-24 Hewlett-Packard Development Company, L.P. Integrating high-voltage CMOS devices with low-voltage CMOS
WO2008088981A1 (en) * 2007-01-11 2008-07-24 Micron Technology, Inc. Missing pixel architecture

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108475690A (zh) * 2016-01-21 2018-08-31 索尼公司 半导体装置、其制造方法、固态成像元件和电子设备
CN108475690B (zh) * 2016-01-21 2023-06-16 索尼公司 半导体装置、其制造方法、固态成像元件和电子设备
CN112470279A (zh) * 2018-07-30 2021-03-09 索尼半导体解决方案公司 固态摄像装置和电子设备
CN112470279B (zh) * 2018-07-30 2024-06-14 索尼半导体解决方案公司 固态摄像装置和电子设备
CN112640109A (zh) * 2018-09-11 2021-04-09 索尼半导体解决方案公司 固态图像传感器

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