KR20100048872A - 반도체 장치, 그 제조 방법 및 고체 촬상 장치 - Google Patents

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Abstract

본 발명의 반도체 장치는 반도체 기판상에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 형성된 익스텐션 영역과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 상기 익스텐션 영역을 통하여 형성된 소스 영역과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 형성된 LDD 영역과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 상기 LDD 영역을 통하여 형성된 드레인 영역을 포함하며, 상기 익스텐션 영역은 상기 LDD 영역보다도 농도가 높고, 상기 LDD 영역보다도 얕게 형성되어 있다.
반도체 장치, 고체 촬상 장치

Description

반도체 장치, 그 제조 방법 및 고체 촬상 장치{SEMICONDUCTOR DEVICE, AND A METHOD OF MANUFACTURING THE SAME, AND SOLID-STATE IMAGE PICKUP DEVICE USING THE SAME}
본 발명은 반도체 장치, 그 제조 방법 및 고체 촬상 장치에 관한 것이다.
고체 촬상 소자의 출력부에서 이용되고 있는 소스 플로워 회로란, 얻어진 화소의 신호를 증폭시켜서, 후단의 부하를 구동시키는 회로이다. 이 회로로는 CMOS 트랜지스터가 일반적으로 사용되고 있고, 게이트에 들어온 신호(Vin)에 대해, 소스가 추종하여 Vout의 신호를 되돌려 주도록 동작한다. 이 CMOS 트랜지스터가 고성능이라면, 출력 회로로서도 고성능이라고 말할 수 있다. 구체적인 특성항목으로는 소스 플로워 회로의 게인, 핫 캐리어 전류, 랜덤 노이즈 등을 들 수 있다. 소스 플로워 회로의 게인의 사고방식은 게인=gm/(gm＋gmb＋gds)으로 일반적으로 정의되어 있다. 여기서, gm은 상호 컨덕턴스, gmb는 백 게이트의 상호 컨덕턴스, gds는 소스-드레인의 상호 컨덕턴스를 나타낸다. 또한, 고체 촬상 장치에서는 게이트의 프린지 용량도 열거하고 있다.
CMOS 트랜지스터의 고성능화에의 종래 기술의 대응으로서는 핫 캐리어 전류 의 저감을 위해 LDD(Lightly Doped Drain: 저농도 도핑 드레인) 구조가 이용되고 있다. 기본적인 구조로서는 저농도(LDD) 영역과 고농도(S/D) 영역으로 이루어지는 불순물 영역이 대칭의 구조를 취하고 있다(예를 들면, 일본국 특원 제2006-187045호 공보 참조).
그러나, 상기 LDD 구조에서는 소스 영역이나 드레인 영역의 확산층을 저농도로 형성하기 때문에 큰 기생 저항이 생기고, gm의 특성이 열화된다. 상기 기생 저항의 삭감을 시도한 구조로서, 소스측의 확산층의 농도를 깊고 진하게 형성하여 기생 저항을 삭감하고, gm의 향상을 목표로 한 것이 있다(예를 들면, 일본국 특개평 제10-22226호 공보 참조).
이와 같이 종래의 기술로서는 대칭 LDD 구조와, 비대칭으로 소스측의 농도가 깊고 진한 확산층의 2가지의 기술이 확립되어 있다.
소스 플로워 회로의 게인의 향상, 핫 캐리어 전류의 저감, 랜덤 노이즈의 저감이라는 특성 개선중에서, 종래 기술로도 일정한 성과는 얻어지고 있다. 특히, 드레인측의 LDD 구조는 핫 캐리어 전류 저감을 위해 대부분의 디바이스에서 도입되고 있다. 그러나, 비대칭의 소스측 깊은 확산층구조에서는 소스 플로워 회로의 게인 향상이 기대되는 바와 같이 얻어지지 않기 때문에, 그다지 도입되어 있지 않다. 그 이유로서는 소스측의 깊은 확산층이 트랜지스터의 단채널 효과(short channel effect)를 악화시켜서 gds를 크게 하여 버렸다고 생각된다. 즉, gds의 악화로 소스 플로워 회로의 게인이 저하되었기 때문이다.
또한, 소스 플로워 회로의 게인에 착안하고 있지만, 상기 상호 컨덕턴스 gm, 백 게이트의 상호 컨덕턴스 gmb, 소스-드레인의 상호 컨덕턴스 gds의 특성치는 트레이드 오프의 관계로 되어 있고, 고성능화의 한계가 생겨, 문제로 되어 있다.
본 발명이 해결하고자 하는 문제점은 소스측의 깊은 확산층이 트랜지스터의 단채널 효과를 악화시켜서 gds를 크게 하여, 소스 플로워 회로의 게인 향상이 기대하는 만큼 얻어지지 않는 점이다.
본 발명은 상호 컨덕턴스(이하 gm이라고 한다)의 저하를 억제하고, 소스-드레인사이의 상호 컨덕턴스(이하 gds라고 한다), 백 게이트의 상호 컨덕턴스(이하 gmb라고 한다)를 유지하고, MOS 트랜지스터의 고성능화를 가능하게 한다.
본 발명의 반도체 장치는 반도체 기판상에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 형성된 익스텐션 영역과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 상기 익스텐션 영역을 통하여 형성된 소스 영역과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 형성된 LDD 영역과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 상기 LDD 영역을 통하여 형성된 드레인 영역을 가지며, 상기 익스텐션 영역은 상기 LDD 영역보다도 농도가 높고, 상기 LDD 영역보다도 얕게 형성되어 있다.
본 발명의 반도체 장치에서는 LDD 영역에 의해 핫 캐리어 전류가 억제되고, 익스텐션 영역에 의해 단채널 효과가 억제되고, 소스-드레인 사이의 gds가 개선된다. 또한 단채널 효과가 억제되기 때문에, 채널의 불순물 농도도 엷게 형성할 수 있고, gmb의 악화가 일어나지 않는다. 또한 익스텐션 영역은 LDD 영역보다도 고농 도로 형성되기 때문에, 기생 저항의 증가도 거의 일어나지 않고, gm의 저하도 적다.
본 발명의 반도체 장치의 제조 방법은 반도체 기판상에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 LDD 영역을 형성하는 공정과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 익스텐션 영역을 형성하는 공정과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 상기 익스텐션 영역을 통하여 소스 영역을 형성함과 함께, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 상기 LDD 영역을 통하여 드레인 영역을 형성하는 공정을 가지며, 상기 익스텐션 영역을 상기 LDD 영역보다도 농도가 높고, 상기 LDD 영역보다도 얕게 형성한다.
본 발명의 반도체 장치의 제조 방법에서는 LDD 영역이 형성됨으로써 핫 캐리어 전류가 억제되고, 익스텐션 영역이 형성됨으로써 단채널 효과가 억제되고, gds가 개선된다. 또한 단채널 효과가 억제되기 때문에, 채널의 불순물 농도도 엷게 형성할 수 있고, gmb의 악화가 일어나지 않는다. 또한 익스텐션 영역은 LDD 영역보다도 고농도로 형성하기 때문에, 기생 저항의 증가도 거의 일어나지 않고, gm의 저하도 적다.
본 발명의 고체 촬상 장치는 입사광을 광전 변환하여 신호 전하를 얻는 광전 변환부와, 상기 광전 변환부로부터 판독한 신호 전하를 전압으로 변환하여 출력하는 소스 플로워 회로를 구비하고, 상기 소스 플로워 회로의 적어도 하나의 트랜지스터는 반도체 기판상에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이 트 전극의 소스측의 상기 반도체 기판에 형성된 익스텐션 영역과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 상기 익스텐션 영역을 통하여 형성된 소스 영역과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 형성된 LDD 영역과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 상기 LDD 영역을 통하여 형성된 드레인 영역을 가지며, 상기 익스텐션 영역은 상기 LDD 영역보다도 농도가 높고, 상기 LDD 영역보다도 얕게 형성되어 있다.
본 발명의 고체 촬상 장치에서는 gm의 저하가 적고, gds, gmb가 유지되는 고성능의 반도체 장치가 소스 플로워 회로에 이용된다.
본 발명의 반도체 장치는 트레이드 오프의 관계에 있던 gm의 저하를 억제할 수 있어서, gds, gmb를 유지할 수 있기 때문에, MOS 트랜지스터의 고성능화가 될 수 있다는 이점이 있다. 따라서, 본 발명의 반도체 장치를 소스 플로워 회로에 이용함에 의해 소스 플로워 회로의 게인 향상을 할 수 있다.
본 발명의 반도체 장치의 제조 방법은 트레이드 오프의 관계에 있던 gm의 저하를 억제할 수 있고, gds, gmb를 유지할 수 있기 때문에, MOS 트랜지스터의 고성능화가 될 수 있다는 이점이 있다. 따라서, 본 발명의 반도체 장치를 소스 플로워 회로에 이용함에 의해 소스 플로워 회로의 게인 향상을 할 수 있다.
본 발명의 고체 촬상 장치는 소스 플로워 회로에 고성능의 MOS 트랜지스터를 이용할 수 있기 때문에, 소스 플로워 회로의 게인의 향상을 할 수 있고, 출력 회로의 고성능화를 도모할 수 있다는 이점이 있다.
이하, 발명을 실시하기 위한 실시예에 관해 설명한다.
1. 제 1의 실시예
본 발명의 제1의 실시예의 반도체 장치는 반도체 기판상에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 형성된 익스텐션 영역과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 상기 익스텐션 영역을 통하여 형성된 소스 영역과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 형성된 LDD 영역과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 상기 LDD 영역을 통하여 형성된 드레인 영역을 가지며, 상기 익스텐션 영역은 상기 LDD 영역보다도 농도가 높고, 상기 LDD 영역보다도 얕게 형성되어 있다.
반도체 장치의 구성의 제 1예
본 발명의 제 1 실시예에 관한 반도체 장치의 구성의 제 1예를 도 1의 개략 구성 단면도에 의해 설명한다.
도 1에 도시하는 바와 같이, 반도체 기판(11)에는 채널 영역(11c)이 형성되어 있다. 이 채널 영역(11c)은 NMOS 트랜지스터에서는 예를 들면, 붕소 또는 인듐이 1×1019/㎤ 이하의 농도로 도핑되어 형성되어 있다. 바람직하게는 확산 계수가 작은 인듐이 사용된다.
PMOS 트랜지스터에서는 예를 들면, 비소 또는 인(燐)이 1×1019/㎤ 이하의 농도로 도핑되어 형성되어 있다. 바람직하게는 확산 계수가 작은 비소가 사용된다.
상기 반도체 기판(11)상에 게이트 절연막(12)을 통하여 게이트 전극(13)이 형성되어 있다. 상기 반도체 기판(11)은 예를 들면 실리콘 반도체 기판이 사용되고 있다. 또는 SOI(Silicon on insulator) 기판 등이라도 좋다.
상기 게이트 전극(13)의 소스측의 상기 반도체 기판(11)에는 익스텐션 영역(14)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 비소 농도 또는 인 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
또한 PMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 붕소 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
상기 게이트 전극(13)의 소스측의 상기 반도체 기판(11)에는 익스텐션 영역(14)을 통하여 소스 영역(16)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 소스 영역(16)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 비소 농도 또는 인 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
상기 익스텐션 영역(14)을 형성하는 불순물로는 비소를 사용하는 것이 바람직하다. 그것은 상기 익스텐션 영역(14)이 얕게 제작되므로, 확산 계수가 작은 불순물을 사용하는 것이 바람직하기 때문에, 인보다도 확산 계수가 작은 비소를 사용 하는 것이 바람직하다.
또한 PMOS 트랜지스터에서는 상기 소스 영역(16)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 비소 농도 또는 인 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
또한, 상기 게이트 전극(13)의 드레인측의 상기 반도체 기판(11)에는 LDD 영역(15)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 바람직하게는 인이 사용되고, 그 농도는 상기 익스텐션 영역(14)보다도 낮고, 예를 들면 5×1016/㎤ 내지 1×1020/㎤의 범위로 선택된다.
상기 LDD 영역(15)을 형성하는 불순물로 인을 사용하는 것은 비소보다 인쪽이, 전계(電界)를 약하게 하는 효과가 강하기 때문이다.
또한 PMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 그 농도는 상기 익스텐션 영역(14)보다도 낮고, 예를 들면 1×1017/㎤ 내지 5×1020/㎤의 범위로 선택된다.
상기 게이트 전극(13)의 드레인측의 상기 반도체 기판(11)에는 LDD 영역(15)을 통하여 드레인 영역(17)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 드레인 영역(17)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 비소 농도 또는 인 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
또한 PMOS 트랜지스터에서는 상기 드레인 영역(17)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 붕소 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다. 상기한 바와 같이 MOS 트랜지스터의 반도체 장치(1)가 구성되어 있다.
상기 반도체 장치(1)에서는 LDD 영역(15)에 의해 핫 캐리어 전류가 억제되고, 상기 LDD 영역(15)보다 얕은 상기 익스텐션 영역(14)에 의해 단채널 효과가 억제되고, 상기 소스 영역(16)·드레인 영역(17) 사이의 gds가 개선된다. 또한 단채널 효과가 억제되기 때문에, 채널의 불순물 농도도 엷게 형성할 수 있고, gmb의 악화가 일어나지 않는다. 또한 상기 익스텐션 영역(14)은 상기 LDD 영역(15)보다도 고농도로 형성되기 때문에, 기생 저항의 증가도 거의 일어나지 않아서, gm의 저하도 적다.
따라서 트레이드 오프의 관계에 있던 gm의 저하도 적고, gds, gmb를 유지할 수 있기 때문에, MOS 트랜지스터의 고성능화를 할 수 있다는 이점이 있다. 따라서, 상기 반도체 장치(1)를 소스 플로워 회로에 이용함에 의해 소스 플로워 회로의 게인 향상을 할 수 있다.
상기 소스 플로워 회로의 게인이 향상할 수 있는 뒷받침으로서, TCAD 시뮬레이션을 실시하였다.
도 2a에 도시하는 바와 같이, 상기 반도체 장치(1)의 익스텐션 영역(14)의 확산층 깊이를 Xjs, 상기 LDD 영역(15)의 확산층 깊이를 Xjd라고 한다. 또한, 도 2b에 도시하는 바와 같이, 종래의 반도체 장치(81)의 소스측의 LDD 영역(82)의 확산층 깊이를 Xjs, 드레인측의 LDD 영역(83)의 확산층 깊이를 Xjd라고 한다.
여기서, 상기 Xjs와 Xjd의 비 및 소스 플로워 회로의 게인과의 관계에 관해 도 3에 도시한다. 도 3은 종축에 게인을 나타내고, 횡축에 Xjs/Xjd로 나타내는 확산층(Xj)의 비를 나타낸다.
도 3에 도시하는 바와 같이, 종래의 반도체 장치의 소스측과 드레인측의 LDD 영역의 깊이가 동등한 경우, 즉 확산층 깊이(Xj)의 비가 1을 기준이라고 하면, 확산층 깊이(Xj)의 비가 1보다 작아짐에 따라, 소스 플로워 회로의 게인이 향상되는 것을 알 수 있다.
반도체 장치의 구성의 제 2예
다음에, 본 발명의 제 1 실시예에 관한 반도체 장치의 구성의 제 2예를 도 4의 개략 구성 단면도에 의해 설명한다.
도 4에 도시하는 바와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 통하여 게이트 전극(13)이 형성되어 있다. 상기 반도체 기판(11)은 예를 들면 실리콘 반도체 기판이 사용되고 있다. 또는 SOI 기판 등이라도 좋다.
상기 반도체 기판(11)의 소스측의 채널 영역(11cs)은 상기 반도체 기판(11)의 드레인측의 채널 영역(11cd)보다도 불순물 농도가 높게 형성되어 있다. 예를 들 면, 드레인측의 채널 영역(11cd)은 기판 농도로 하고 있다. 예를 들면, 1×1014/㎤ 내지 1×1015/㎤ 정도로 되어 있다.
그리고, NMOS 트랜지스터에서는 상기 소스측의 채널 영역(11cs)은 예를 들면, 붕소 또는 인듐이 1×1019/㎤ 이하의 농도로 도핑되어 있다. 바람직하게는 확산 계수가 작은 인듐이 사용된다.
PMOS 트랜지스터에서는 상기 소스측의 채널 영역(11cs)은 예를 들면, 비소 또는 인이 1×1019/㎤ 이하의 농도로 도핑되어 있다. 바람직하게는 확산 계수가 작은 비소가 사용된다.
상기 게이트 전극(13)의 소스측의 상기 반도체 기판(11)에는 익스텐션 영역(14)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 비소 농도 또는 인 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
또한 PMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 붕소 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
상기 게이트 전극(13)의 소스측의 상기 반도체 기판(11)에는 익스텐션 영 역(14)을 통하여 소스 영역(16)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 소스 영역(16)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 비소 농도 또는 인 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
상기 익스텐션 영역(14)을 형성하는 불순물로는 비소를 사용하는 것이 바람직하다. 그것은 상기 익스텐션 영역(14)이 얕게 제작되기 때문에, 확산 계수가 작은 불순물을 사용하는 것이 바람직하고, 인보다도 확산 계수가 낮은 비소를 사용하는 것이 바람직하다.
또한 PMOS 트랜지스터에서는 상기 소스 영역(16)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 붕소 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
또한, 상기 게이트 전극(13)의 드레인측의 상기 반도체 기판에는 LDD 영역(15)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 바람직하게는 인이 사용되고, 그 농도는 상기 익스텐션 영역(14)보다도 낮고, 예를 들면 1×1016/㎤ 내지 1×1020/㎤의 범위로 선택된다.
상기 설명한 바와 같이, 상기 LDD 영역(15)을 형성하는 불순물에 인을 사용하는 것은 비소보다 인쪽이, 전계를 약하게 하는 효과가 강하기 때문이다.
또한 PMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 그 농도는 상기 익스텐션 영역(14)보다도 낮고, 예를 들면 1×1017/㎤ 내지 5×1020/㎤의 범위로 선택된다.
상기 게이트 전극(13)의 드레인측의 상기 반도체 기판(11)에는 LDD 영역(15)을 통하여 드레인 영역(17)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 드레인 영역(17)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 비소 농도 또는 인 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
또한 PMOS 트랜지스터에서는 상기 드레인 영역(17)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 붕소 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
상기한 바와 같이 MOS 트랜지스터의 반도체 장치(2)가 구성되어 있다.
상기 반도체 장치(2)에서는 LDD 영역(15)에 의해 핫 캐리어 전류가 억제되고, 상기 LDD 영역(15)보다 얕은 상기 익스텐션 영역(14)에 의해 단채널 효과가 억제되고, 상기 소스 영역(16)·드레인 영역(17) 사이의 gds가 개선된다. 또한 단채널 효과가 억제되기 때문에, 채널의 불순물 농도도 엷게 형성할 수 있고, gmb의 악화가 일어나지 않는다. 또한 상기 익스텐션 영역(14)은 상기 LDD 영역(15)보다도 고농도로 형성되기 때문에, 기생 저항의 증가도 거의 일어나지 않고, gm의 저하도 적다.
따라서, 트레이드 오프의 관계에 있던 gm의 저하도 적고, gds, gmb를 유지할 수 있기 때문에, MOS 트랜지스터의 고성능화를 할 수 있다는 이점이 있다. 또한, 상기 반도체 장치(1)를 소스 플로워 회로에 이용함에 의해 소스 플로워 회로의 게인 향상을 할 수 있다.
또한, 상기 반도체 기판(11)의 소스측의 채널 영역은 상기 반도체 기판(11)의 드레인측의 채널 영역보다도 불순물 농도가 높게 형성되어 있기 때문에, 기판 농도로 되어 있는 드레인측의 채널 농도가 엷게 되어 있다. 이로써, 드레인측의 전계가 완화되고, 핫 캐리어 전류의 발생을 억제할 수 있다.
또한, NMOS 트랜지스터에서는 소스측의 채널 영역(11cs)을 형성하는 불순물에 거의 확산하지 않는 인듐을 사용함에 의해, 드레인측의 채널 영역(11cd)에의 확산을 방지할 수 있기 때문에, 드레인측의 전계 완화를 할 수 있고, 핫 캐리어 전류의 발생을 억제할 수 있다.
반도체 장치의 구성의 제 3예
다음에, 본 발명의 제 1 실시예에 관한 반도체 장치의 구성의 제 3예를 도 5의 개략 구성 단면도에 의해 설명한다.
도 5에 도시하는 바와 같이, 반도체 기판(11)상에 게이트 절연막(12)을 통하여 게이트 전극(13)이 형성되어 있다. 상기 반도체 기판(11)은 예를 들면 실리콘 반도체 기판이 사용되고 있다. 또는 SOI 기판 등이라도 좋다.
상기 게이트 전극(13)의 소스측의 상기 반도체 기판(11)에는 익스텐션 영 역(14)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 비소 농도 또는 인 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
또한 PMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 붕소 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
상기 게이트 전극(13)의 소스측의 상기 반도체 기판(11)에는 익스텐션 영역(14)을 통하여 소스 영역(16)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 소스 영역(16)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 비소 농도 또는 인 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
상기 익스텐션 영역(14)을 형성하는 불순물로는 비소를 사용하는 것이 바람직하다. 그것은 상기 익스텐션 영역(14)이 얕게 제작되기 때문에, 확산 계수가 작은 불순물을 사용하는 것이 바람직하고, 인보다도 확산 계수가 낮은 비소를 사용하는 것이 바람직하다.
또한 PMOS 트랜지스터에서는 상기 소스 영역(16)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 붕소 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
또한, 상기 게이트 전극(13)의 드레인측의 상기 반도체 기판에는 LDD 영역(15)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 바람직하게는 인이 사용되고, 그 농도는 상기 익스텐션 영역(14)보다도 낮고, 예를 들면 1×1016/㎤ 내지 1×1020/㎤의 범위로 선택된다.
상기 설명한 바와 같이, 상기 LDD 영역(15)을 형성하는 불순물에 인을 사용하는 것은 비소보다 인쪽이, 전계를 약하게 하는 효과가 강하기 때문이다.
또한 PMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 그 농도는 상기 익스텐션 영역(14)보다도 낮고, 예를 들면 1×1017/㎤ 내지 5×1020/㎤의 범위로 선택된다.
상기 게이트 전극(13)의 드레인측의 상기 반도체 기판(11)에는 LDD 영역(15)을 통하여 드레인 영역(17)이 형성되어 있다.
NMOS 트랜지스터에서는 상기 드레인 영역(17)은 예를 들면 비소 또는 인이 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 비소 농도 또는 인 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
또한 PMOS 트랜지스터에서는 상기 드레인 영역(17)은 예를 들면 붕소(2불화 붕소로서 도핑되어 있다)가 확산된 불순물 영역으로 형성되어 있다. 예를 들면, 붕소 농도는 1×1018/㎤ 내지 5×1021/㎤ 정도이다.
또한, 상기 반도체 기판(11)의 소스측에는 상기 익스텐션 영역(14) 및 상기 소스 영역(16)을 포함하여, 상기 드레인측의 채널 영역(11cd)의 불순물 농도보다도 높은 포켓 확산층(18)을 갖는다. 예를 들면, 드레인측의 채널 영역(11cd)은 기판 농도로 하고 있다. 예를 들면, 1×1014/㎤ 내지 1×1015/㎤ 정도로 되어 있다.
그리고, NMOS 트랜지스터에서는 상기 포켓 확산층(18)은 예를 들면, 붕소 또는 인듐이 1×1019/㎤ 이하의 농도로 도핑되어 있다. 바람직하게는 확산 계수가 작은 인듐이 사용된다.
PMOS 트랜지스터에서는 상기 포켓 확산층(18)은 예를 들면, 비소 또는 인이 1×1019/㎤ 이하의 농도로 도핑되어 있다. 바람직하게는 확산 계수가 작은 비소가 사용된다.
상기한 바와 같이 MOS 트랜지스터의 반도체 장치(3)가 구성되어 있다.
상기 반도체 장치(3)에서는 LDD 영역(15)에 의해 핫 캐리어 전류가 억제되고, 상기 LDD 영역(15)보다 얕은 상기 익스텐션 영역(14)에 의해 단채널 효과가 억제되고, 상기 소스 영역(16)·드레인 영역(17) 사이의 gds가 개선된다. 또한 단채널 효과가 억제되기 때문에, 채널의 불순물 농도도 엷게 형성할 수 있고, gmb의 악 화가 일어나지 않는다. 또한 상기 익스텐션 영역(14)은 상기 LDD 영역(15)보다도 고농도로 형성되기 때문에, 기생 저항의 증가도 거의 일어나지 않고, gm의 저하도 적다.
따라서 트레이드 오프의 관계에 있던 gm의 저하도 적고, gds, gmb를 유지할 수 있기 때문에, MOS 트랜지스터의 고성능화를 할 수 있다는 이점이 있다. 또한, 상기 반도체 장치(1)를 소스 플로워 회로에 이용함에 의해 소스 플로워 회로의 게인 향상을 할 수 있다.
또한, 상기 반도체 기판(11)의 상기 포켓 확산층(18)은 상기 반도체 기판(11)의 드레인측의 채널 영역보다도 불순물 농도가 높게 형성되어 있기 때문에, 기판 농도로 되어 있는 드레인측의 채널 농도가 엷게 되어 있다. 이로써 드레인측의 전계가 완화되고, 핫 캐리어 전류의 발생을 억제할 수 있다.
2. 제 2의 실시예
본 발명의 반도체 장치의 제보 방법은 반도체 기판상에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 LDD 영역을 형성하는 공정과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 익스텐션 영역을 형성하는 공정과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 상기 익스텐션 영역을 통하여 소스 영역을 형성함과 함께, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 상기 LDD 영역을 통하여 드레인 영역을 형성하는 공정을 가지며, 상기 익스텐션 영역을 상기 LDD 영역보다도 농도가 높고, 상기 LDD 영역보다도 얕게 형성한다.
반도체 장치의 제조 방법의 제 1예
본 발명의 제 2 실시예에 관한 반도체 장치의 제조 방법의 제 1예를 도 6의 제조 공정 단면도에 의해 설명한다.
도 6a에 도시하는 바와 같이, 반도체 기판(11)에 채널 영역(11c)을 형성하기 위한 채널 이온 주입을 행한다. 상기 반도체 기판(11)은 예를 들면 실리콘 반도체 기판이 사용되고 있다. 또는 SOI 기판 등이라도 좋다.
NMOS 트랜지스터에서는 상기 채널 이온 주입은 붕소 또는 인듐을 이온 주입한다. 붕소를 이온 주입하는 경우에는 주입 에너지를 3keV 내지 100keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 또한 인듐을 이온 주입하는 경우에는 주입 에너지를 15keV 내지 2000keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 바람직하게는 확산 계수가 작은 인듐을 사용한다.
PMOS 트랜지스터에서는 상기 채널 이온 주입은 비소 또는 인을 이온 주입한다.
비소를 이온 주입하는 경우에는 주입 에너지를 20keV 내지 500keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 또한 인을 이온 주입하는 경우에는 주입 에너지를 10keV 내지 300keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 바람직하게는 확산 계수가 작은 비소를 사용한다.
또한, 상기 채널 이온 주입은 기판 농도에 의해서는 행하지 않아도 좋다. 예 를 들면, 기판 농도가 상기 채널 이온 주입 후의 농도가 되어 있는 경우에는 행하지 않아도 좋다.
다음에, 도 6b에 도시하는 바와 같이, 상기 반도체 기판(11)상에 게이트 절연막(12)을 통하여 게이트 전극(13)을 형성한다. 예를 들면, 상기 반도체 기판(11)상에 열산화막으로 상기 게이트 절연막(12)을 형성한다. 뒤이어, 상기 게이트 절연막(12)상에 게이트 전극 형성막을 성막한 후, 레지스트 마스크(도시 생략)를 이용한 리소그래피 기술과 에칭 기술에 의해, 상기 게이트 전극 형성막을 패터닝하여 상기 게이트 전극(13)을 형성한다.
그 후, 상기 레지스트 마스크를 제거한다.
다음에, 도 6c에 도시하는 바와 같이, 레지스트 도포, 리소그래피 기술에 의해, 소스측을 피복하는 레지스트 마스크(31)를 형성한다. 이 레지스트 마스크(31)와 상기 게이트 전극(13)을 마스크로 하여, 상기 반도체 기판(11)의 드레인측에 이온 주입을 행하여, LDD 영역(15)을 형성한다.
NMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 비소 또는 인을 이온 주입하여 형성된다. 바람직하게는 인을 이온 주입한다.
인을 이온 주입하는 경우에는 주입 에너지를 10keV 내지 60keV로 설정하고, 도즈량을 1×1012/㎠ 내지 5×1014/㎠로 설정한다.
상기 설명한 바와 같이, 상기 LDD 영역(15)을 형성하는 불순물에 인을 사용하는 것은 비소보다 인쪽이, 전계를 약하게 하는 효과가 강하기 때문이다.
또한 PMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 2불화 붕소를 이온 주입하여 형성된다. 2불화 붕소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1012/㎠ 내지 5×1014/㎠로 설정한다.
그 후, 상기 레지스트 마스크(31)를 제거한다. 도면은 레지스트 마스크(31)를 제거하기 직전의 상태를 도시하였다.
다음에, 도 6d에 도시하는 바와 같이, 레지스트 도포, 리소그래피 기술에 의해, 드레인측을 피복하는 레지스트 마스크(32)를 형성한다. 이 레지스트 마스크(32)와 상기 게이트 전극(13)을 마스크로 하여, 상기 반도체 기판(11)의 소스측에 이온 주입을 행하고, 상기 LDD 영역(15)보다도 얕고, 불순물이 높은 익스텐션 영역(14)을 형성한다.
NMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 비소 또는 인을 이온 주입하여 형성된다. 바람직하게는 비소를 이온 주입한다.
비소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
상기 설명한 바와 같이, 상기 익스텐션 영역(14)을 형성하는 불순물에 비소를 사용하는 것은 인보다 비소쪽이, 확산 계수가 작기 때문에, 얕은 접합을 형성하기 쉽기 때문이다.
또한 PMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 2불화 붕소를 이온 주입하여 형성된다. 2불화 붕소를 이온 주입하는 경우에는 주입 에너지 를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
그 후, 상기 레지스트 마스크(32)를 제거한다. 도면은 레지스트 마스크(32)를 제거하기 직전의 상태를 도시하였다.
다음에, 도 6e에 도시하는 바와 같이, 상기 게이트 전극(13)의 양측벽에 사이드 월 절연막(21, 22)을 형성한다.
뒤이어, 상기 게이트 전극(13) 및 상기 사이드 월 절연막(21, 22)을 이온 주입 마스크에 이용하고, 반도체 기판(11)에 이온 주입한다. 그 결과, 게이트 전극(13)의 소스측의 상기 반도체 기판(11)에, 익스텐션 영역(14)을 통하여 소스 영역(16)을 형성한다. 또한 게이트 전극(13)의 드레인측의 상기 반도체 기판(11)에, LDD 영역(15)을 통하여 드레인 영역(17)을 형성한다.
NMOS 트랜지스터에서는 상기 소스 영역(16), 드레인 영역(17)은 예를 들면 비소 또는 인을 이온 주입하여 형성된다. 바람직하게는 확산 계수가 작은 비소를 이온 주입한다.
비소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
또한 PMOS 트랜지스터에서는 상기 소스 영역(16)은 예를 들면 2불화 붕소를 이온 주입하여 형성된다. 2불화 붕소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
다음에, 도 6f에 도시하는 바와 같이, 상기 게이트 전극(13) 등을 피복하는 층간 절연막(41)을 형성한 후, 상기 소스 영역(16), 상기 드레인 영역(17)에 통하는 콘택트부(42, 43)를 형성한다.
상기한 바와 같이 MOS 트랜지스터의 반도체 장치(1)가 형성된다.
상기 반도체 장치(1)에서는 LDD 영역(15)에 의해 핫 캐리어 전류가 억제되고, 상기 LDD 영역(15)보다 얕은 상기 익스텐션 영역(14)에 의해 단채널 효과가 억제되고, 상기 소스 영역(16)·드레인 영역(17) 사이의 gds가 개선된다. 또한 단채널 효과가 억제되기 때문에, 채널의 불순물 농도도 엷게 형성할 수 있고, gmb의 악화가 일어나지 않는다. 또한 상기 익스텐션 영역(14)은 상기 LDD 영역(15)보다도 고농도로 형성되기 때문에, 기생 저항의 증가도 거의 일어나지 않고, gm의 저하도 적다.
따라서, 트레이드 오프의 관계에 있던 gm의 저하도 적고, gds, gmb를 유지할 수 있기 때문에, MOS 트랜지스터의 고성능화를 할 수 있다는 이점이 있다. 따라서, 상기 반도체 장치(1)를 소스 플로워 회로에 이용함에 의해 소스 플로워 회로의 게인 향상을 할 수 있다.
반도체 장치의 제조 방법의 제 2예
본 발명의 제 2 실시예에 관한 반도체 장치의 제조 방법의 제 2예를 도 7의 제조 공정 단면도에 의해 설명한다.
도 7a에 도시하는 바와 같이, 반도체 기판(11)상에, 레지스트 도포, 리소그래피 기술에 의해, 드레인측을 피복하는 레지스트 마스크(33)를 형성한다. 상기 반도체 기판(11)은 예를 들면 실리콘 반도체 기판이 사용되고 있다. 또는 SOI 기판 등이라도 좋다.
뒤이어, 상기 레지스트 마스크(33)를 이온 주입 마스크로 하여, 상기 반도체 기판(11)의 소스측에 이온 주입을 행하고, 채널 영역(11cs)을 형성한다. 이 결과, 상기 반도체 기판(11)의 소스측의 채널 영역(11cs)은 상기 반도체 기판(11)의 드레인측의 채널 영역(11cd)보다도 불순물 농도가 높게 형성된다.
NMOS 트랜지스터에서는 상기 채널 이온 주입은 붕소 또는 인듐을 이온 주입한다. 붕소를 이온 주입하는 경우에는 주입 에너지를 3keV 내지 100keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 또한 인듐을 이온 주입하는 경우에는 주입 에너지를 15keV 내지 2000keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 바람직하게는 확산 계수가 작은 인듐을 사용한다.
PMOS 트랜지스터에서는 상기 채널 이온 주입은 비소 또는 인을 이온 주입한다.
비소를 이온 주입하는 경우에는 주입 에너지를 20keV 내지 500keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 또한 인을 이온 주입하는 경우에는 주입 에너지를 10keV 내지 300keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 바람직하게는 확산 계수가 작은 비소를 사용한다.
또한, 드레인측의 채널 영역(11cd)은 기판 농도로 하고 있다. 예를 들면, 1×1014/㎤ 내지 1×1015/㎤ 정도로 되어 있다.
다음에, 도 7b에 도시하는 바와 같이, 상기 반도체 기판(11)상에 게이트 절연막(12)을 통하여 게이트 전극(13)을 형성한다. 예를 들면, 상기 반도체 기판(11)상에 열산화막으로 상기 게이트 절연막(12)을 형성한다. 뒤이어, 상기 게이트 절연막(12)상에 게이트 전극 형성막을 성막한 후, 레지스트 마스크(도시 생략)를 이용한 리소그래피 기술과 에칭 기술에 의해, 상기 게이트 전극 형성막을 패터닝하여 상기 게이트 전극(13)을 형성한다.
그 후, 상기 레지스트 마스크를 제거한다.
다음에, 도 7c에 도시하는 바와 같이, 레지스트 도포, 리소그래피 기술에 의해, 소스측을 피복하는 레지스트 마스크(31)를 형성한다. 이 레지스트 마스크(31)와 상기 게이트 전극(13)을 마스크로 하여, 상기 반도체 기판(11)의 드레인측에 이온 주입을 행하여, LDD 영역(15)을 형성한다.
NMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 비소 또는 인을 이온 주입하여 형성된다. 바람직하게는 인을 이온 주입한다.
인을 이온 주입하는 경우에는 주입 에너지를 10keV 내지 60keV로 설정하고, 도즈량을 1×1012/㎠ 내지 5×1014/㎠로 설정한다.
상기 설명한 바와 같이, 상기 LDD 영역(15)을 형성하는 불순물에 인을 사용하는 것은 비소보다 인쪽이, 전계를 약하게 하는 효과가 강하기 때문이다.
또한 PMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 2불화 붕소를 이온 주입하여 형성된다. 2불화 붕소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1012/㎠ 내지 5×1014/㎠로 설정한다.
그 후, 상기 레지스트 마스크(31)를 제거한다. 도면은 레지스트 마스크(31)를 제거하기 직전의 상태를 도시하였다.
다음에, 도 7d에 도시하는 바와 같이, 레지스트 도포, 리소그래피 기술에 의해, 드레인측을 피복하는 레지스트 마스크(32)를 형성한다. 이 레지스트 마스크(32)와 상기 게이트 전극(13)을 마스크로 하여, 상기 반도체 기판(11)의 소스측에 이온 주입을 행하고, 상기 LDD 영역(15)보다도 얕고, 불순물이 높은 익스텐션 영역(14)을 형성한다.
NMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 비소 또는 인을 이온 주입하여 형성된다. 바람직하게는 비소를 이온 주입한다.
비소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
상기 설명한 바와 같이, 상기 익스텐션 영역(14)을 형성하는 불순물에 비소를 사용하는 것은 인보다 비소쪽이, 확산 계수가 작기 때문에, 얕은 접합을 형성하기 쉽기 때문이다.
또한 PMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 2불화 붕소를 이온 주입하여 형성된다. 2불화 붕소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
그 후, 상기 레지스트 마스크(32)를 제거한다. 도면은 레지스트 마스크(32) 를 제거하기 직전의 상태를 도시하였다.
다음에, 도 7e에 도시하는 바와 같이, 상기 게이트 전극(13)의 양측벽에 사이드 월 절연막(21, 22)을 형성한다.
뒤이어, 상기 게이트 전극(13) 및 상기 사이드 월 절연막(21, 22)을 이온 주입 마스크에 이용하여, 반도체 기판(11)에 이온 주입한다. 그 결과, 게이트 전극(13)의 소스측의 상기 반도체 기판(11)에, 익스텐션 영역(14)을 통하여 소스 영역(16)을 형성한다. 또한 게이트 전극(13)의 드레인측의 상기 반도체 기판(11)에, LDD 영역(15)을 통하여 드레인 영역(17)을 형성한다.
NMOS 트랜지스터에서는 상기 소스 영역(16), 드레인 영역(17)은 예를 들면 비소 또는 인을 이온 주입하여 형성된다. 바람직하게는 확산 계수가 작은 비소를 이온 주입한다. 비소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
또한 PMOS 트랜지스터에서는 상기 소스 영역(16)은 예를 들면 2불화 붕소를 이온 주입하여 형성된다. 2불화 붕소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
다음에, 도 7f에 도시하는 바와 같이, 상기 게이트 전극(13) 등을 피복하는 층간 절연막(41)을 형성한 후, 상기 소스 영역(16), 상기 드레인 영역(17)에 통하는 콘택트부(42, 43)를 형성한다. 상기한 바와 같이 MOS 트랜지스터의 반도체 장치(2)가 형성된다.
상기 반도체 장치(2)에서는 LDD 영역(15)에 의해 핫 캐리어 전류가 억제되고, 상기 LDD 영역(15)보다 얕은 상기 익스텐션 영역(14)에 의해 단채널 효과가 억제되고, 상기 소스 영역(16)·드레인 영역(17) 사이의 gds가 개선된다. 또한 단채널 효과가 억제되기 때문에, 채널의 불순물 농도도 엷게 형성할 수 있고, gmb의 악화가 일어나지 않는다. 또한 상기 익스텐션 영역(14)은 상기 LDD 영역(15)보다도 고농도로 형성되기 때문에, 기생 저항의 증가도 거의 일어나지 않고, gm의 저하도 적다.
따라서, 트레이드 오프의 관계에 있던 gm의 저하도 적고, gds, gmb를 유지할 수 있기 때문에, MOS 트랜지스터의 고성능화를 할 수 있다는 이점이 있다. 따라서, 상기 반도체 장치(2)를 소스 플로워 회로에 이용함에 의해 소스 플로워 회로의 게인 향상을 할 수 있다.
또한, 상기 반도체 기판(11)의 소스측의 채널 영역(11cs)은 상기 반도체 기판(11)의 드레인측의 채널 영역(cd)보다도 불순물 농도가 높게 형성되어 있기 때문에, 기판 농도로 되어 있는 드레인측의 채널 농도가 엷게 되어 있다. 이로써 드레인측의 전계가 완화되고, 핫 캐리어 전류의 발생을 억제할 수 있다.
또한, NMOS 트랜지스터에서는 소스측의 채널 영역(11cs)을 형성하는 불순물에 거의 확산하지 않는 인듐을 사용함에 의해, 드레인측의 채널 영역(11cd)에의 확산을 방지할 수 있기 때문에, 드레인측의 전계 완화를 할 수 있고, 핫 캐리어 전류의 발생을 억제할 수 있다.
반도체 장치의 제조 방법의 제 3예
본 발명의 제 2 실시예에 관한 반도체 장치의 제조 방법의 제 3예를 도 8의 제조 공정 단면도에 의해 설명한다.
도 8a에 도시하는 바와 같이, 반도체 기판(11)을 준비한다. 상기 반도체 기판(11)은 예를 들면 실리콘 반도체 기판이 사용되고 있다. 또는 SOI 기판 등이라도 좋다.
다음에, 도 8b에 도시하는 바와 같이, 상기 반도체 기판(11)상에 게이트 절연막(12)을 통하여 게이트 전극(13)을 형성한다. 예를 들면, 상기 반도체 기판(11)상에 열산화막으로 상기 게이트 절연막(12)을 형성한다. 뒤이어, 상기 게이트 절연막(12)상에 게이트 전극 형성막을 성막한 후, 레지스트 마스크(도시 생략)를 이용한 리소그래피 기술과 에칭 기술에 의해, 상기 게이트 전극 형성막을 패터닝하여 상기 게이트 전극(13)을 형성한다.
그 후, 상기 레지스트 마스크를 제거한다.
다음에, 도 8c에 도시하는 바와 같이, 레지스트 도포, 리소그래피 기술에 의해, 소스측을 피복하는 레지스트 마스크(31)를 형성한다. 이 레지스트 마스크(31)와 상기 게이트 전극(13)을 마스크로 하여, 상기 반도체 기판(11)의 드레인측에 이온 주입을 행하여, LDD 영역(15)을 형성한다.
NMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 비소 또는 인을 이온 주입하여 형성된다. 바람직하게는 인을 이온 주입한다.
인을 이온 주입하는 경우에는 주입 에너지를 10keV 내지 60keV로 설정하고, 도즈량을 1×1012/㎠ 내지 5×1014/㎠로 설정한다.
상기 설명한 바와 같이, 상기 LDD 영역(15)을 형성하는 불순물에 인을 사용하는 것은 비소보다 인쪽이, 전계를 약하게 하는 효과가 강하기 때문이다.
또한 PMOS 트랜지스터에서는 상기 LDD 영역(15)은 예를 들면 2불화 붕소를 이온 주입하여 형성된다. 2불화 붕소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1012/㎠ 내지 5×1014/㎠로 설정한다.
그 후, 상기 레지스트 마스크(31)를 제거한다. 도면은 레지스트 마스크(31)를 제거하기 직전의 상태를 도시하였다.
다음에, 도 8d에 도시하는 바와 같이, 레지스트 도포, 리소그래피 기술에 의해, 드레인측을 피복하는 레지스트 마스크(32)를 형성한다. 이 레지스트 마스크(32)와 상기 게이트 전극(13)을 마스크로 하여, 상기 반도체 기판(11)의 소스측에 이온 주입을 행하여, 상기 LDD 영역(15)보다도 얕고, 불순물이 높은 익스텐션 영역(14)을 형성한다.
NMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 비소 또는 인을 이온 주입하여 형성된다. 바람직하게는 비소를 이온 주입한다.
비소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
상기 설명한 바와 같이, 상기 익스텐션 영역(14)을 형성하는 불순물에 비소를 사용하는 것은 인보다 비소쪽이, 확산 계수가 작기 때문에, 얕은 접합을 형성하 기 쉽기 때문이다.
또한 PMOS 트랜지스터에서는 상기 익스텐션 영역(14)은 예를 들면 2불화 붕소를 이온 주입하여 형성된다. 2불화 붕소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
또한, 도 8e에 도시하는 바와 같이, 상기 레지스트 마스크(32)를 이용한 경사 이온 주입에 의해, 상기 반도체 기판(11)의 소스측에, 상기 익스텐션 영역(14) 및 다음 공정에서 형성되는 소스 영역을 포함하여, 상기 드레인측의 채널 영역(11cd)의 불순물 농도보다도 높은 포켓 확산층(18)을 형성한다.
NMOS 트랜지스터에서는 상기 경사 이온 주입은 붕소 또는 인듐을 이온 주입한다. 붕소를 이온 주입하는 경우에는 주입 에너지를 3keV 내지 100keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 또한 인듐을 이온 주입하는 경우에는 주입 에너지를 15keV 내지 2000keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 바람직하게는 확산 계수가 작은 인듐을 사용한다.
PMOS 트랜지스터에서는 상기 채널 이온 주입은 비소 또는 인을 이온 주입한다.
비소를 이온 주입하는 경우에는 주입 에너지를 20keV 내지 500keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 또한 인을 이온 주입하는 경우에는 주입 에너지를 10keV 내지 300keV로 설정하고, 도즈량을 5×1013/㎠ 이하로 설정한다. 바 람직하게는 확산 계수가 작은 비소를 사용한다.
또한, 드레인측의 채널 영역(11cd)은 기판 농도로 하고 있다. 예를 들면, 1×1014/㎤ 내지 1×1015/㎤ 정도로 되어 있다.
그 후, 상기 레지스트 마스크(32)를 제거한다. 도면은 레지스트 마스크(32)를 제거하기 직전의 상태를 도시하였다.
다음에, 도 8f에 도시하는 바와 같이, 상기 게이트 전극(13)의 양측벽에 사이드 월 절연막(21, 22)을 형성한다.
뒤이어, 상기 게이트 전극(13) 및 상기 사이드 월 절연막(21, 22)을 이온 주입 마스크에 이용하여, 반도체 기판(11)에 이온 주입한다. 그 결과, 게이트 전극(13)의 소스측의 상기 반도체 기판(11)에, 익스텐션 영역(14)을 통하여 소스 영역(16)을 형성한다. 또한 게이트 전극(13)의 드레인측의 상기 반도체 기판(11)에, LDD 영역(15)을 통하여 드레인 영역(17)을 형성한다.
NMOS 트랜지스터에서는 상기 소스 영역(16), 드레인 영역(17)은 예를 들면 비소 또는 인을 이온 주입하여 형성된다. 바람직하게는 확산 계수가 작은 비소를 이온 주입한다. 비소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
또한 PMOS 트랜지스터에서는 상기 소스 영역(16)은 예를 들면 2불화 붕소를 이온 주입하여 형성된다. 2불화 붕소를 이온 주입하는 경우에는 주입 에너지를 5keV 내지 100keV로 설정하고, 도즈량을 1×1013/㎠ 내지 5×1015/㎠로 설정한다.
다음에, 도 8g에 도시하는 바와 같이, 상기 게이트 전극(13) 등을 피복하는 층간 절연막(41)을 형성한 후, 상기 소스 영역(16), 상기 드레인 영역(17)에 통하는 콘택트부(42, 43)를 형성한다. 상기한 바와 같이 MOS 트랜지스터의 반도체 장치(3)가 형성된다.
상기 반도체 장치(3)에서는 LDD 영역(15)에 의해 핫 캐리어 전류가 억제되고, 상기 LDD 영역(15)보다 얕은 상기 익스텐션 영역(14)에 의해 단채널 효과가 억제되고, 상기 소스 영역(16)·드레인 영역(17) 사이의 gds가 개선된다. 또한 단채널 효과가 억제되기 때문에, 채널의 불순물 농도도 엷게 형성할 수 있고, gmb의 악화가 일어나지 않는다. 또한 상기 익스텐션 영역(14)은 상기 LDD 영역(15)보다도 고농도로 형성되기 때문에, 기생 저항의 증가도 거의 일어나지 않고, gm의 저하도 적다.
따라서, 트레이드 오프의 관계에 있던 gm의 저하도 적고, gds, gmb를 유지할 수 있기 때문에, MOS 트랜지스터의 고성능화를 할 수 있다는 이점이 있다. 따라서, 상기 반도체 장치(3)를 소스 플로워 회로에 이용함에 의해 소스 플로워 회로의 게인 향상을 할 수 있다.
또한, 상기 반도체 기판(11)의 상기 포켓 확산층(18)은 상기 반도체 기판(11)의 드레인측의 채널 영역보다도 불순물 농도가 높게 형성되어 있기 때문에, 기판 농도로 되어 있는 드레인측의 채널 농도가 엷게 되어 있다. 이로써 드레인측의 전계가 완화되고, 핫 캐리어 전류의 발생을 억제할 수 있다.
3. 제 3의 실시예
본 발명의 고체 촬상장치는 입사광을 광전 변환하여 신호 전하를 얻는 광전 변환부와, 상기 광전 변환부로부터 판독한 신호 전하를 전압으로 변환하여 출력하는 소스 플로워 회로를 구비하고, 상기 소스 플로워 회로의 적어도 하나의 트랜지스터는 반도체 기판상에 게이트 절연막을 통하여 형성된 게이트 전극과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 형성된 익스텐션 영역과, 상기 게이트 전극의 소스측의 상기 반도체 기판에 상기 익스텐션 영역을 통하여 형성된 소스 영역과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 형성된 LDD 영역과, 상기 게이트 전극의 드레인측의 상기 반도체 기판에 상기 LDD 영역을 통하여 형성된 드레인 영역을 가지며, 상기 익스텐션 영역은 상기 LDD 영역보다도 농도가 높고, 상기 LDD 영역보다도 얕게 형성되어 있다.
고체 촬상 장치의 구성의 한 예
본 발명의 제 3 실시예에 관한 고체 촬상 장치의 구성의 한 예를 도 9의 회로도에 의해 설명한다.
도 9에 도시하는 바와 같이, 고체 촬상 장치(100)는 입사광을 광전 변환하여 신호 전하를 얻는 복수의 광전 변환 소자(110)와, 상기 광전 변환부(110)로부터 판독한 신호 전하를 전압으로 변환하여 출력하는 소스 플로워 회로(120)를 구비하고 있다. 상기 광전 변환부(110)는 예를 들면 포토 다이오드로 구성되어 있다.
상기 소스 플로워 회로(120)에는 예를 들면 증폭 트랜지스터(TrA)와 리셋 트랜지스터(TrR)를 포함하고, 그 중의 적어도 하나의 트랜지스터는 상기 제 1의 실시예에서 설명한 반도체 장치(1 내지 3)의 구성을 갖고 있다. 특히, 증폭 트랜지스 터(TrA)가 상기 제 1의 실시예에서 설명한 반도체 장치(1 내지 3)의 구성을 갖는 것이, 소스 플로워 회로(120)의 게인의 향상에 유리하다.
상기 고체 촬상 장치(100)에서는 gm의 저하가 적고, gds, gmb가 유지되는 고성능의 반도체 장치가 소스 플로워 회로(120)의 예를 들면 증폭 트랜지스터(TrA) 또는 리셋 트랜지스터(TrR)에 사용된다. 이 때문에, 소스 플로워 회로(120)의 게인의 향상을 할 수 있기 때문에, 출력 회로의 고성능화가 도모될 수 있다는 이점이 있다.
본 발명은 JP2008-279474호(2008년 10월 30일 출원)의 우선권 주장 출원이다.
이상, 본 발명의 실시예를 도면을 참조하여 상술하여 왔지만, 구체적인 구성은 이 실시예에 한 정되는 것이 아니라, 본 발명의 요지를 일탈하지않는 범위의 설계의 변경등이 있더라도 본 발명에 포함된다.
도 1은 본 발명의 제 1 실시예에 관한 반도체 장치의 구성의 제 1예를 도시한 개략 구성 단면도.
도 2는 익스텐션 영역의 확산층 깊이(Xjs)와 LDD 영역의 확산층 깊이(Xjd)를 도시한 개략 구성 단면도.
도 3은 Xjs와 Xjd의 비와, 소스 플로워 회로의 게인과의 관계를 도시한 도면.
도 4는 발명의 제 1 실시예에 관한 반도체 장치의 구성의 제 2예를 도시한 개략 구성 단면도.
도 5는 발명의 제 1 실시예에 관한 반도체 장치의 구성의 제 3예를 도시한 개략 구성 단면도.
도 6은 발명의 제 2 실시예에 관한 반도체 장치의 제조 방법의 제 1예를 도시한 제조 공정 단면도.
도 7은 발명의 제 2 실시예에 관한 반도체 장치의 제조 방법의 제 2예를 도시한 제조 공정 단면도.
도 8은 본 발명의 제 2 실시예에 관한 반도체 장치의 제조 방법의 제 3예를 도시한 제조 공정 단면도.
도 9는 발명의 제 3 실시예에 관한 고체 촬상 장치의 구성의 한 예를 도시한 회로도.

Claims (10)

  1. 반도체 장치에 있어서,
    반도체 기판상에 게이트 절연막을 통하여 형성된 게이트 전극과,
    상기 게이트 전극의 소스측의 상기 반도체 기판에 형성된 익스텐션 영역과,
    상기 게이트 전극의 소스측의 상기 반도체 기판에 상기 익스텐션 영역을 통하여 형성된 소스 영역과,
    상기 게이트 전극의 드레인측의 상기 반도체 기판에 형성된 LDD((Lightly Doped Drain: 저농도 도핑 드레인) 영역과,
    상기 게이트 전극의 드레인측의 상기 반도체 기판에 상기 LDD 영역을 통하여 형성된 드레인 영역을 가지며,
    상기 익스텐션 영역은 상기 LDD 영역보다도 농도가 높고, 상기 LDD 영역보다도 얕게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 반도체 기판의 소스측의 채널 영역의 불순물 농도는 상기 반도체 기판의 드레인측의 채널 영역의 불순물 농도보다도 높은 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 반도체 기판의 소스측의 채널 영역, 상기 익스텐션 영역 및 상기 소스 영역을 포함하는 포켓 확산층을 포함하고,
    상기 포켓 확산층의 불순물 농도는 상기 반도체 기판의 드레인측의 채널 영역의 불순물 농도보다도 높은 것을 특징으로 하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 반도체 장치는 NMOS 트랜지스터이고, 상기 익스텐션 영역은 비소가 확산되어 이루어지고, 상기 LDD 영역은 인이 확산되어 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 반도체 장치는 NMOS 트랜지스터이고, 상기 채널 영역은 인듐이 확산되어 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 반도체 장치는 NMOS 트랜지스터이고, 상기 포켓 확산층은 인듐이 확산되어 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 반도체 장치의 제조 방법에 있어서,
    반도체 기판상에 게이트 절연막을 통하여 게이트 전극을 형성하는 공정과,
    상기 게이트 전극의 드레인측의 상기 반도체 기판에 LDD 영역을 형성하는 공정과,
    상기 게이트 전극의 소스측의 상기 반도체 기판에 익스텐션 영역을 형성하는 공정과,
    상기 게이트 전극의 소스측의 상기 반도체 기판에 상기 익스텐션 영역을 통하여 소스 영역을 형성하는 공정과,
    상기 게이트 전극의 드레인측의 상기 반도체 기판에 상기 LDD 영역을 통하여 드레인 영역을 형성하는 공정을 가지며,
    상기 익스텐션 영역을 상기 LDD 영역보다도 농도가 높고, 상기 LDD 영역보다도 얕게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 7항에 있어서,
    상기 게이트 전극을 형성하는 공정 전에, 상기 반도체 기판의 소스측에 채널 이온 주입을 행하여, 상기 드레인측의 채널 영역보다 상기 소스측의 채널 영역의 불순물 농도를 높게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 7항에 있어서,
    상기 익스텐션 영역을 형성하는 공정의 후에, 상기 반도체 기판의 소스측에 포켓 이온 주입을 행하여, 상기 드레인측의 채널 영역보다 상기 소스측의 채널 영역의 불순물 농도를 높게 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 고체 촬상 장치에 있어서,
    입사광을 광전 변환하여 신호 전하를 얻는 광전 변환부와,
    상기 광전 변환부로부터 판독한 신호 전하를 전압으로 변환하여 출력하는 소스 플로워 회로를 구비하고,
    상기 소스 플로워 회로의 적어도 하나의 트랜지스터는
    반도체 기판상에 게이트 절연막을 통하여 형성된 게이트 전극과,
    상기 게이트 전극의 소스측의 상기 반도체 기판에 형성된 익스텐션 영역과,
    상기 게이트 전극의 소스측의 상기 반도체 기판에 상기 익스텐션 영역을 통하여 형성된 소스 영역과,
    상기 게이트 전극의 드레인측의 상기 반도체 기판에 형성된 LDD 영역과,
    상기 게이트 전극의 드레인측의 상기 반도체 기판에 상기 LDD 영역을 통하여 형성된 드레인 영역을 가지며,
    상기 익스텐션 영역은 상기 LDD 영역보다도 농도가 높고, 상기 LDD 영역보다도 얕게 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
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