JP2004304198A - 固体撮像装置 - Google Patents
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Abstract
【課題】 p/p+ 基板上に形成された場合にも、感度を向上させることができ、また隣接PDにキャリアが漏れ込む現象(混色)やブルーミングを低減する。
【解決手段】 半導体基板の深い位置60のp型不純物濃度が、該基板の表面部に形成されたp型ウェル61の不純物濃度よりも高くなっており、p型ウェル61中に光電変換を行うn型の光電変換部62が形成された固体撮像装置において、光電変換部62におけるn型不純物の濃度が最大となる深さが、基板深さ方向におけるp型不純物濃度が最小となる基板深さよりも深い位置にある。
【選択図】 図6
【解決手段】 半導体基板の深い位置60のp型不純物濃度が、該基板の表面部に形成されたp型ウェル61の不純物濃度よりも高くなっており、p型ウェル61中に光電変換を行うn型の光電変換部62が形成された固体撮像装置において、光電変換部62におけるn型不純物の濃度が最大となる深さが、基板深さ方向におけるp型不純物濃度が最小となる基板深さよりも深い位置にある。
【選択図】 図6
Description
本発明は、固体撮像装置に係わり、特にフォトダイオード等の光電変換部から信号電荷を読み出すための読み出しトランジスタ部分の改良をはかった固体撮像装置に関する。
固体撮像装置の分野において、以前より画素の内部に増幅機能を有する増幅型MOSイメージセンサに関する数多くの技術が提案されている。このMOSイメージセンサは、画素数の増加やチップサイズの縮小に伴う画素サイズの縮小に向いていると期待されている。また、CCDイメージセンサと比較して、低消費電力であり、同じCMOSプロセスを使うことによりセンサ部分と周辺回路との統合が容易である特長を有する。
MOSイメージセンサは1画素を構成する単位セルを二次元配置して構成されており、単位セルは光電変換素子とトランジスタで構成されている。そして、光電変換素子による光電変換により発生した信号電荷で信号蓄積部(一般には、光電変換素子としてのフォトダイオードが兼ねている)の電位を変調し、その電位により画素内部の増幅トランジスタを変調することで画素内部に増幅機能を持たせている。
この種の装置における最重要評価項目の1つに、暗時において出力させた画素の中で異常な高出力により明るく(白黒の場合は白く)光る点(白傷)がある。この白傷の原因の1つに光電変換部からのリーク電流があげられる。リーク電流を低減するためには、リーク電流発生の原因が数多く存在する半導体基板表面から光電変換素子としてのフォトダイオード(PD)を遠ざける、つまり基板表面から深いところにPDを形成する必要がある。
しかし、基板の深いところにPDを形成すると、CMOSトランジスタを用いたデバイスの最大印加電圧である3.3Vを読み出しゲート電極に印加しても、空乏層の広がりには限界があるため、ゲート下のポテンシャルは十分に上がらず、電荷の読み残し、若しくは全く読み出せないという現象が生じる。また、読み残した電荷或いはその処理の影響によって、出力した画素に別の雑音が生じることが問題となっている。
また、従来型のCCDイメージセンサがn型基板を採用しているのに対して、MOSイメージセンサではB濃度が極めて高い(例えば、1〜3×1018cm-3)基板の表面側にB濃度の低い(例えば、1×1014cm-3)エピタキシャル層を5〜10μm程度積層したp/p+ 基板を使用している。従来のCCDイメージセンサがn型基板を採用している理由は、光電変換で発生したキャリアのうちPDに集められなかったキャリア、特に基板深くで発生したキャリアや強い光の入射によりPDから漏れ出したキャリアが、拡散により隣接画素へ漏れ込もうとするのを基板側に簡単に捨てられるようにし、ブルーミングや混色が生じるのを防止するためである。しかし、光電変換により発生したキャリアを捨ててしまうと言うことは、当然感度の低下を招くことになる。
この感度低下の問題を解決するために、CCDイメージセンサでは、より高い読み出し電圧(例えば、5V)をかけ空乏層を広げ、より広い範囲からキャリアを集める方法を採っている。しかしながら、MOSイメージセンサでは、CCDイメージセンサと比較して低電圧駆動を素子の特徴としており、この低電圧駆動のためPDの空乏層がCCDイメージセンサに比べて広がらず、この方法による感度の向上は望めない。
そこで、MOSイメージセンサでは前述のp/p+ 基板を採用し、発生したキャリアを基板側に捨てることなくPDに集めて感度を向上させることにした。図13に、MOSイメージセンサのPD下部の不純物濃度分布(a)及びポテンシャル分布(b)を示す。図のように、基板の深い側でB濃度が高く、基板表面側でそれよりもB濃度が低いというプロファイルにすることにより、PD部よりも深いところで発生したキャリアがさらに深く拡散しようとしても、このB濃度が高くなっているところで基板の表面側へ跳ね返される。すると、跳ね返された電子の一部が拡散などにより、光照射されたPDに集まるので、通常のp型Si基板上に形成されたものに比べて、感度の向上が期待できる。また、基板側の濃度を高くしてキャリアのライフタイムを短くすることにより、さらに基板の深いところで発生したキャリアの拡散による隣接画素への漏れ込みも抑えることができる。
しかしながら、p/p+ 基板を用いた増幅型固体撮像素子のPD下部の不純物プロファイルでは、表面シールド層等を設けるために基板表面側でもB濃度が高くなっており、PDのP(燐)濃度ピークのある深さよりも深いところでB濃度の最小となる深さが存在する。つまり、このプロファイルではPD近傍で発生した電子は、一旦は基板のより深い方向へ流れようとするが、前述のB濃度が高くなっているところで跳ね返され、基板の横方向に拡散する。この電子の流れが混色の要因となる。いずれにせよ、B濃度の高いところで跳ね返された電子の拡散により、感度の向上も混色発生の可能性もあり得ることになる。このため、さらに効率良くPDにキャリアを集めることのできるPD構造にすることが、MOSイメージセンサの技術課題となる。
また、MOSイメージセンサにおいては、雑音の帰還という問題がある。これは、従来のPDの不純物濃度では、3.3Vで動作させても、PD部分は空乏化できていなかった。このため、PD部分の容量Cが原因となるKTC雑音が発生してしまうという問題があった。なお、この雑音は、雑音電荷をQとすると雑音電荷の2乗平均は、下式で表せる。
Q2 = kTC
このように従来、p/p+ 基板上に形成されたMOSイメージセンサにおいては、低電圧駆動であるためPDの空乏層が広がらず、CCDイメージセンサと同様の手段での感度の向上が望めなかったり、隣接PDにキャリアが漏れ込む現象(混色)や、ブルーミングが発生するという問題があった。
本発明は、上記の事情を考慮して成されたもので、その目的とするところは、p/p+ 基板上に形成された場合にも、感度を向上させることができ、また隣接PDにキャリアが漏れ込む現象(混色)やブルーミングを低減し得る固体撮像装置を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、半導体基板の深い位置のp型不純物濃度が、該基板の表面部に形成されたp型ウェルの不純物濃度よりも高くなっており、前記p型ウェル中に光電変換を行うn型の光電変換部が形成された固体撮像装置において、前記光電変換部におけるn型不純物の濃度が最大となる深さが、基板深さ方向におけるp型不純物濃度が最小となる基板深さよりも深い位置にあることを特徴とする。
ここで、本発明の望ましい実施態様としては次のものがあげられる。
(1) 光電変換部としてのn型領域が、基板表面から0.6μm以内の位置にあること。
(2) 光電変換部としてのn型領域を作製する際に用いられるインプラにおけるイオン種の加速度が160keV以下であること。
(3) 光電変換部としてのn型領域と基板表面との間に、表面シールド層としてのp型領域があること。
(4) 光電変換部下のp型領域における硼素の濃度が、1×1017cm-3から2×1017cm-3の範囲内であること。
(5) 光電変換部下のp型領域における硼素の濃度が、1×1016cm-3から3×1016cm-3の範囲内であること。
(6) 光電変換部下のp型領域における硼素の濃度が、1×1015cm-3から3×1015cm-3の範囲内であること。
(7) 光電変換部下のp型領域における硼素の濃度が、1×1018cm-3から3×1018cm-3の範囲内であること。
本発明によれば、光電変換部におけるn型不純物の濃度が最大となる深さを、基板深さ方向におけるp型不純物濃度が最小となる基板深さよりも深い位置に設定することにより、p/p+ 基板上に形成された場合にも、感度を向上させることができ、また隣接PDにキャリアが漏れ込む現象(混色)やブルーミングを低減することができる。
以下、本発明の詳細を図示の実施形態によって説明する。
(第1の実施形態)
以下、本発明の実施形態を図面を用いて説明する。
以下、本発明の実施形態を図面を用いて説明する。
図1は、本発明の第1の実施形態に係わるMOSイメージセンサを示す回路構成図である。
光電変換のためのフォトダイオード1(1−1−1,1−1−2,〜,1−3−3)、その信号を読み出す読み出しトランジスタ2(2−1−1,2−1−2,〜,2−3−3)、読み出した信号電荷を増幅する増幅トランジスタ3(3−1−1,3−1−2,〜,3−3−3)、信号を読み出すラインを選択する垂直選択トランジスタ4(4−1−1,4−1−2,〜4−3−3)、信号電荷をリセットするリセットトランジスタ5(5−1−1,5−1−2,〜,5−3−3)からなる単位セルが、3×3と二次元状に配列されている。なお、実際にはこれより多くの単位セルが配列される。
垂直シフトレジスタ6から水平方向に配線されている水平アドレス線7(7−1,〜,7−3)は垂直選択トランジスタ4のゲートに結線され、信号を読み出すラインを決めている。リセット線8(8−1,〜,8−3)はリセットトランジスタ5のゲートに結線されている。増幅トランジスタ3のソースは垂直信号線9(9−1,〜,9−3)に結線され、その一端には負荷トランジスタ10(10−1,〜,10−3)が設けられている。垂直信号線9の他端は、水平シフトレジスタ12から供給される選択パルスにより選択される水平選択トランジスタ11(11−1,〜,11−3)を介して水平信号線13に結線されている。
回路的な構成は従来装置と基本的に同様であるが、本実施形態は以下に示す素子構造が従来装置とは異なっている。
図2は、本実施形態を説明するための素子構造断面図である。この図では、1つの単位セル部分(1画素)における光電変換部及び信号読み出し部を示している。
図2に示すように、本実施形態では、p型のSi基板又はpウェル20の内部に、光を電荷に変換して蓄積するn型拡散層からなるフォトダイオード(光電変換部)PD21が設けられ、このPD21の一端に隣接してp基板又はpウェル20の上にゲート酸化膜を介してゲート電極22が設けられ、このゲート電極22のPD21とは反対側のp基板又はpウェル20の表面部にn型拡散層からなるドレイン領域23が設けられている。
また、PD21のゲート電極22側の上部にPD21に基板表面側で接して、p基板又はpウェル20の表面方向でゲート電極22と一部が重なるように埋め込みゲート層24が設けられ、さらにPD21の上部でp基板又はpウェル20の表面層にp+ 型拡散層からなる表面シールド層25が設けられている。そして、ゲート電極22と、PD21及び埋め込みゲート層24と、ドレイン領域23とでMOSトランジスタを構成している。
次に、図3を参照にして、上述のMOSイメージセンサの簡単な製造プロセスについて説明する。まず、図3(a)に示すように、p型Si基板又はpウェル20上に熱酸化によりゲート酸化膜を形成した後、CVD法によりポリSiを堆積する。続いて、レジストパターン31を形成した後、RIEにより所望の形状に加工してゲート電極22を形成する。
次いで、図3(b)に示すように、レジストパターン31を除去してレジストパターン32を形成した後、高加速のイオンインプラを用いて光電変換部であるn型拡散層(PD)21を基板深くに形成する。
次いで、図3(c)に示すように、レジストパターン32を除去してレジストパターン33を形成した後、ゲートセルフアラインにより埋め込みゲート層24を形成する。この埋め込みゲート層24の深さはPD21よりは浅くし、PD21の基板表面側に接するようにする。次いで、図3(d)に示すように、レジストパターン33を除去してレジストパターン34を形成した後、ゲートセルフアラインによりn型拡散層(ドレイン領域)23を形成する。ここで、埋め込みゲート層24とドレイン領域23の形成の工程順序は逆にしてもよい。
最後に、図3(e)に示すように、レジストパターン34を除去してレジストパターン35を形成した後、ゲート電極22に対しPD21側に、低加速のイオンインプラによりp+ 型拡散層(表面シールド層)25を形成する。
このように本実施形態によれば、p基板又はpウェル20の内部の深い位置に形成されたn型のPD21のゲート側上部にn型の埋め込みゲート層24を設けることにより、障壁ポテンシャルのない電荷の通り道を形成することができる。このため、CMOSで使用される低い電源電圧3.3V以下においてもPD21に蓄積された信号電荷を十分に読み出すことができ、感度の向上及び雑音の低減をはかることができる。
(第2の実施形態)
図4は、本発明の第2の実施形態に係わるMOSイメージセンサの素子構造を示す断面図である。なお、図2と同一部分には同一符号を付して、その詳しい説明は省略する。
図4は、本発明の第2の実施形態に係わるMOSイメージセンサの素子構造を示す断面図である。なお、図2と同一部分には同一符号を付して、その詳しい説明は省略する。
基本的な構造は図2と同様であるが、本実施形態では図4に示すように、PD21がゲート電極22の下まで延長されている。そして、ドレイン領域23に対してPD21からのパンチスルーを防ぐために、ドレイン領域23の下部にp+ 型拡散層からなるパンチスルーストッパ26が設けられている。
図5に、本実施形態の製造方法について示す。まず、図5(a)に示すように、p型Si基板又はpウェル20上にレジストパターン51を形成した後、高加速のイオンインプラによりn型拡散層からなるPD21を基板の深い位置に形成する。
次いで、図5(b)に示すように、レジストパターン51を除去してレジストパターン52を形成した後、PD部形成時よりも低加速のイオンインプラにより埋め込みゲート層24を形成する。この埋め込みゲート層24の深さはPD21よりは浅くし、PD21の基板表面側に接するようにする。
次いで、図5(c)に示すように、レジストパターン52を除去した後、p基板又はpウェル20上に熱酸化によりゲート酸化膜を形成し、更にその上にCVD法によりポリSiを堆積する。続いて、レジストパターン53を形成した後、RIEにより所望の形状に加工してゲート電極22を形成する。
次いで、図5(d)に示すように、レジストパターン53を除去してレジストパターン54を形成した後、ゲートセルフアラインにてp+ 型拡散層からなるパンチスルーストッパ26を形成する。
最後に、図5(e)に示すように、レジストパターン54を除去してレジストパターン55を形成した後、イオンインプラによりゲートセルフアラインでn型拡散層からなるドレイン領域23を形成する。続いて、レジストパターン55を除去してレジストパターン(図示せず)を形成した後、ゲート電極22に対しPD21側に、低加速のイオンインプラによりp+ 型拡散層(表面シールド層)25を形成する。
このような構成であっても、n型のPD21のゲート側上部にn型の埋め込みゲート層24を設けることにより、障壁ポテンシャルのない電荷の通り道を形成することができ、従って先の第1の実施形態と同様の効果が得られる。また、n型のPD21の上部にp+ 型の表面シールド層25を設けた構成において、n型のドレイン領域23の下部にp+ 型のパンチスルーストッパ26を設けることにより、p基板又はpウェル20の不純物濃度を十分低下させても、パンチスルーを招くことなく、PD21に蓄積された信号電荷を低電圧駆動のMOSトランジスタを用いて完全読み出しを行うことが可能となる。
(第3の実施形態)
図6は、本発明の第3の実施形態に係わるMOSイメージセンサの素子構造を示す断面図であり、特にPD部近傍の構成を示している。
図6は、本発明の第3の実施形態に係わるMOSイメージセンサの素子構造を示す断面図であり、特にPD部近傍の構成を示している。
図中の60はp/p+ 基板のB濃度が高くなっている領域(基板表面からおよそ5μmよりも深い領域)、61はp/p+ 基板のエピタキシャル層積層領域(pウェル)、62は光電変換を行うフォトダイオードPDのn型拡散層領域、63はPDをシールドするp型拡散層領域(表面シールド層)を示している。
図7(a)は、同実施形態のPD部における深さ方向の不純物濃度プロファイル(燐,硼素)を示す。B濃度は、基板の深い位置(約5μm程度)で高くなっており(2×1018cm-3)、基板表面部分のエピタキシャル層〜5μm程度まで)に基板の深い位置からBが拡散してきている。
一方で、基板表面近傍部分には、表面をシールドするための表面シールド層63が設けられ、B濃度が再び高くなっている(1×1019cm-3)。このため、基板のエピタキシャル層部分にB濃度が最小となる部分が存在する。また、PD62の形成のためにP(リン)がイオン注入されている。このP濃度のピーク探さは、主にPイオン注入時のエネルギーで決まる。そして、Bイオン濃度が最小となる深さとP濃度のピーク濃度深さの位置関係は、Bイオン濃度が最小となる探さがP濃度のピーク濃度深さよりも基板表面側に位置するようになっている。
このB濃度が最小となる濃度探さとP濃度が最大となる濃度深さの位置関係において、PD部のポテンシャルプロファイルは図7(b)に示すようになり、電子は、基板の表面側に集まるようなプロファイルになる。この結果、光電変換で発生した電子は、一旦基板の深い位置に流れようとすることはなく、PD62に速やかに集められる。従って、基板の深い位置で電子が跳ね返されて基板の横方向に拡散する等の不都合をなくすことができ、感度の向上と共に混色の低減をはかることができ、さらにブルーミングを抑制することも可能となる。
次に、具体的に図7の不純物プロファイルを形成する方法について述べる。なお、ここでは、本発明の特徴となるフォトダイオード部の作製方法を中心に説明する。
本実施形態のMOSイメージセンサを形成するために、p/p+ 基板を用いる。このとき、基板の深い位置60におけるB濃度は、2×1018cm-3である。そして、この基板表面にエピタキシャル層61を積層している。このエピタキシャル膜厚は、例えば5μmであり、エピタキシャル層61のB濃度は、2×1015cm-3である。通常p/p+ 基板では、エピタキシャル層61をおよそ1μm/分で積層するため、基板の深い位置からBが基板表面側(エピタキシャル層)まで、殆ど拡散しない。このため、エピタキシャル層61と基板60の界面付近では、急峻なB濃度プロファイルを持っている。
このp/p+ 基板を用いて、Bを基板表面まで拡散させる目的で、例えば1190度程度で約3時間、60の領域にあるBを熱拡散させる。この結果、B濃度が基板の表面付近でおよそ1×1017cm-3程度のB濃度を持つpウェルを形成できる。これにより、基板表面近傍でB濃度が最小となるB濃度プロファイルを形成できる。
そして、このようなB濃度プロファイルを有するp/p+ 基板を用いて、通常のプロセスでトランジスタやキヤパシタ形成のためのゲートやゲート配線、ドレイン等を形成する。
この後、光電変換部のPDのn型層62を形成するため、レジストを塗布、パターニングを行い、Pをイオン注入する。このとき、例えば、Pのイオン注入条件としては、200KeV,1.5×1013cm-3のドーズ量でイオン注入する。これにより、P濃度ピークが基板表面からおよそ、0.6μmの深さとなるP濃度プロファイルを形成することができる。
次に、S3構造(Surface shield sensor )のPDとするため(PD表面の表面準位をBでシールドする。PDのp型層を表面に形成する。)、レジスト塗布、バターニングの後、例えばBを35KeV,1×1014cm-2のドーズ量でイオン注入して、表面シールドとしてのp+ 型層63を形成する。これにより、光電変換を行うPDのn型層62を基板中に埋め込み、基板表面をBでシールドしたS3構造のPDを形成することができる。この後、通常の方法で、Al配線等を形成して増幅型MOSイメージセンサを作成する。
以上の方法により、PD部の深さ方向のB、Pの不純物濃度プロファイルを、図7のような不純物プロファイルとすることができる。
このように本実施形態によれば、光電変換部におけるn型不純物の濃度が最大となる深さを、基板深さ方向におけるp型不純物濃度が最小となる基板深さよりも深い位置に設定することにより、光電変換部近傍で発生した電子が一旦基板の深い位置に流れようとすることはなく、基板の深い位置で電子が跳ね返されて基板の横方向に拡散することもなく、光電変換部近傍で発生した電子を光電変換部に速やかに集めることができ、従って感度向上をはかり、混色を低減し、さらにブルーミングを抑制することが可能となる。
(第4の実施形態)
図8は、本発明の第4の実施形態に係わるMOSイメージセンサの素子構造を示す断面図であり、特にPD部分近傍の構成を示している。
図8は、本発明の第4の実施形態に係わるMOSイメージセンサの素子構造を示す断面図であり、特にPD部分近傍の構成を示している。
図8において、pウェル80の表面部より所定の位置に、光を電荷に変換するフォトダイオード(PD)のn型拡散層81が形成されている。そして、pウェル80の表面部には、n型拡散層81の上方に濃度の高いp+ 拡散層で形成された表面シールド層84が、そしてこの表面シールド層84と所定距離離間して読み出し用トランジスタのドレイン領域83が、それぞれ形成されている。また、pウェル80の表面上には、PDのn型拡散層81に蓄積された電荷をドレイン領域83に読み出すためのゲート電極82が設けられている。
このMOSイメージセンサの製造プロセスは、先の第1の実施形態で説明したのと基本的に同様である。即ち、pウェル80の表面上にポリSi膜からなるゲート電極82を形成した後、pウェル80の表面部から所定位置の深さに、PDとしてのn型拡散層81を形成し、さらにn型拡散層81の上方に表面シールド層84を形成し、ゲート電極82に対しn型拡散層81と反対側にドレイン領域としてのn型拡散層83を形成する。なお、表面シールド層84は必ずしも必要なく、省略することも可能である。
上記のような構成・製法で、p型不純物としての硼素(B)のドープ量、n型不純物としての燐(P)のドープ量を変えて複数の試料を作成した。ここで、PDとしてのn型拡散層81の形成においては、シングル燐による加速度100KeVから1000KeVの間の加速度を用い、表面シールド層としてのp型拡散層84の形成においては、硼素の加速度を10KeVから300KeVの適当な値を用いた。
これらの試料のうち、低電圧駆動(3.3V)において、PD部分が動作時に完全空乏化するものを選択した。選択された試料におけるPD部分の断面方向の濃度分布の例を、図9から図11に示す。
図9では、図8のpウェル80に対応する部分のB濃度は3.0×1017cm-3であり、図8のPD81に対応する部分のP濃度は4.0×1017cm-3であり、図8の表面シールド層84に対応する部分のB濃度は1.0×1018cm-3である。ここで、PD部分が完全空乏化するのは、P濃度がB濃度よりも高くなっている、図9中のハッチングに示す領域である。
図10では、図8のpウェル80に対応する部分のB濃度は9.0×1016cm-3であり、図8のPD81に対応する部分のP濃度は1.3×1017cm-3であり、図8の表面シールド層84に対応する部分のB濃度は1.0×1018cm-3である。ここで、PD部分が完全空乏化するのは、P濃度がB濃度よりも高くなっている、図10中のハッチングに示す領域である。
図11では、図8のpウェル80に対応する部分のB濃度は2.0×1015cm-3であり、図8のPD81に対応する部分のP濃度は1.0×1017m-3であり、図8の表面シールド層84に対応するB部分の濃度は1.0×1018cm-3である。ここで、PD部分が完全空乏化するのは、P濃度がB濃度よりも高くなっている、図11中のハッチングに示す領域である。
以上の結果も含めまとめたグラフを、図12に示す。これは、図8におけるpウェル80とPD81における濃度に関する相関図である。pウェル80の濃度によってPD部分が完全空乏化する効果が得られるPD81の濃度は異なるが、図12のハッチングで示す範囲において、PD部分が完全空乏化して雑音のないMOSイメージセンサが実現される。ここで、ハッチングの範囲は、PD81のn型不純物であるPの濃度Naに対してpウェル80のp型不純物であるBの濃度Nbが、0<Na−Nb<1×1017cm-3が成立しており、この範囲において上記の効果が得られた。
このように本実施形態によれば、PD81におけるP濃度Naとpウェル80におけるB濃度Nbとの関係を最適化することによって、PD部分の実質的な容量に起因するKTC雑音をなくすことができ、画質の向上をはかることができる。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、MOSイメージセンサを例に取り説明したが、フォトダイオード等の光電変換部から読み出しトランジスタにより信号電荷を読み出す方式であれば、CCDイメージセンサに適用することもできる。また、実施形態では光電変換部は信号蓄積部を兼ねるものとしたが、光電変換部と信号蓄積部を別に設けたものにも適用することもできる。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
1…フォトダイオード
2…読み出しトランジスタ
3…増幅トランジスタ
4…垂直選択トランジスタ
5…リセットトランジスタ
6…垂直シフトレジスタ
7…水平アドレス線
8…リセット線
9…垂直信号線
10…負荷トランジスタ
11…水平選択トランジスタ
12…水平シフトレジスタ
13…水平信号線
20,80…p基板又はpウェル
21,81…n型拡散層(PD)
22,82…ゲート電極
23,83…n型拡散層(ドレイン領域)
24…n型拡散層(埋め込みゲート層)
25,84…p+ 型拡散層(表面シールド層)
26…p+ 型拡散層(パンチスルーストッパ)
31〜35,51〜55…レジストパターン
60…p+ 型領域
61…p型エピタキシャル層(pウェル)
62…n型領域(PD)
63…p+ 型領域(表面シールド層)
80…pウェル
81…n型拡散層(PD)
82…ゲート電極
2…読み出しトランジスタ
3…増幅トランジスタ
4…垂直選択トランジスタ
5…リセットトランジスタ
6…垂直シフトレジスタ
7…水平アドレス線
8…リセット線
9…垂直信号線
10…負荷トランジスタ
11…水平選択トランジスタ
12…水平シフトレジスタ
13…水平信号線
20,80…p基板又はpウェル
21,81…n型拡散層(PD)
22,82…ゲート電極
23,83…n型拡散層(ドレイン領域)
24…n型拡散層(埋め込みゲート層)
25,84…p+ 型拡散層(表面シールド層)
26…p+ 型拡散層(パンチスルーストッパ)
31〜35,51〜55…レジストパターン
60…p+ 型領域
61…p型エピタキシャル層(pウェル)
62…n型領域(PD)
63…p+ 型領域(表面シールド層)
80…pウェル
81…n型拡散層(PD)
82…ゲート電極
Claims (2)
- 半導体基板の深い位置のp型不純物濃度が、該基板の表面部に形成されたp型ウェルの不純物濃度よりも高くなっており、前記p型ウェル中に光電変換を行うn型の光電変換部が形成された固体撮像装置において、
前記光電変換部におけるn型不純物の濃度が最大となる深さが、基板深さ方向におけるp型不純物濃度が最小となる基板深さよりも深い位置にあることを特徴とする固体撮像装置。 - 前記n型の光電変換部の上部に、前記p型ウェルよりも不純物濃度の高いp型の表面シールド層が形成されていることを特徴とする請求項1記載の固体撮像装置。
Priority Applications (1)
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JP2004146419A JP2004304198A (ja) | 2004-05-17 | 2004-05-17 | 固体撮像装置 |
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JP2004146419A JP2004304198A (ja) | 2004-05-17 | 2004-05-17 | 固体撮像装置 |
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2004
- 2004-05-17 JP JP2004146419A patent/JP2004304198A/ja active Pending
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A02 | Decision of refusal |
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