CN101599760A - 非同步乒乓计数器 - Google Patents

Abstract

本发明提供一种非同步乒乓计数器。该非同步乒乓计数器包含一第一非同步计数器、一第二非同步计数器及一控制器，该非同步乒乓计数器具有一第一状态及一第二状态，其中，在该第一状态下，该第一非同步计数器计算一输入时钟脉冲信号，该第二非同步计数器保持一第二计数输出值；在该第二状态下，该第二非同步计数器计算该输入时钟脉冲信号，该第一非同步计数器保持一第一计数输出值；以及该控制器根据该输入时钟脉冲信号的采样结果，来决定进入该第一状态或该第二状态。

Description

非同步乒乓计数器

技术领域

本发明涉及计数器技术，尤其涉及一种非同步乒乓计数器(asynchronousping-pong counter)。

背景技术

在本说明书中，计数器定义为一种电路构件，是用以接收一快速时钟脉冲及一缓慢时钟脉冲，进而产生一输出值；上升沿(rising edge)是定义为一数字信号数字信号从逻辑低电平至逻辑高电平的转换过程(transition)。计数器所产生的输出值是代表该缓慢时钟脉冲的相邻二个上升沿之间，该快速时钟脉冲的上升沿发生的次数。一同步计数器(synchronous counter)是利用该快速时钟脉冲作为计数脉波来对该缓慢时钟脉冲进行过采样，并根据该采样结果来决定计数脉波的上升沿次数。

然而，假设该快速时钟脉冲的频率极高，例如：5GHz，且该缓慢时钟脉冲的频率极低，例如：10MHz，倘若利用目前现存的同步计数器来实施，则几乎不可能符合每一触发器(flip-flop)对设定时间(setup time)与保持时间(hold time)的时序要求。

发明内容

本发明的目的之一是提出一种非同步乒乓计数器，以解决上述问题。

为实现上述目的，本发明的非同步乒乓计数器，包含一第一非同步计数器、一第二非同步计数器及一控制器，该非同步乒乓计数器具有一第一状态及一第二状态，其中，在该第一状态下，该第一非同步计数器计算一输入时钟脉冲信号，该第二非同步计数器保持一第二计数输出值；在该第二状态下，该第二非同步计数器计算该输入时钟脉冲信号，该第一非同步计数器保持一第一计数输出值；以及该控制器根据该输入时钟脉冲信号之采样结果，来决定进入该第一状态或该第二状态。

本发明之另一个目的是提供一种装置，包含一第一非同步计数器、一第二非同步计数器、一输入选择器、一输出选择器及一控制器，该控制器是控制该装置操作于一第一状态或一第二状态，其中，在该第一状态下，该输入选择器选择输出一第一时钟脉冲信号当作该第一非同步计数器之输入，以及，该输出选择器选择输出该第二计数器的输出值当作该装置的输出；以及，在该第二状态下，该输入选择器选择输出该第一时钟脉冲信号当作为该第二非同步计数器的输入，以及，该输出选择器选择输出该第一计数器的输出值当作为该装置的输出。

本发明的另一个目的是提供一种计数方法，包含以下步骤：交替地选择一第一非同步计数器及一第二非同步计数器中之一，用以计算一输入信号；当选择该第一非同步计数器来作计算时，选择该第二非同步计数器的输出值当作输出；以及，当选择该第二非同步计数器来作计算时，选择该第一非同步计数器的输出值当作输出。

本发明的其他目的和优点可以从本发明所公开的技术特征中得到进一步的了解。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例并配合附图，作详细说明如下。

附图说明

第1A图显示本发明非同步乒乓计数器的一实施例的框图。

第1B图显示第1A图的非同步乒乓计数器的时序图。

第2图为本发明非同步乒乓计数器的一实施例的架构示意图。

第3图显示第2图的非同步计数器的时序图。

第4图显示本发明非同步计数器的一实施例的架构示意图。

主要元件符号说明

100非同步乒乓计数器

200双重非同步计数器

201第一多路复用器

202第二多路复用器

203第三多路复用器

204第一非同步计数器

205第二非同步计数器

210边沿检测器

211第一触发器

212第二触发器

213、223、224“与”门

220有限状态机

221第三触发器

222第四触发器

223、224“与非”门

400-0～400-(N-1)触发器

具体实施方式

以下的说明将举出本发明的数个较佳的示范实施例，例如：各种电子电路、元件以及相关方法。熟悉本领域者应可理解，本发明可采用各种可能的方式实施，并不限于下列示范的实施例或实施例中的特征。另外，众所知悉的细节不再重复显示或赘述，以避免模糊本发明的重点。

第1A图显示本发明的非同步乒乓计数器的一实施例的方块图。请参考第1A图，本发明非同步乒乓计数器100是接收一第一输入时钟脉冲(第1A图之CLKF)及一第二输入时钟脉冲(第1A图之CLKS)，以产生一数字输出值(第1A图之CNT_VAL)，该数字输出值代表该第二输入时钟脉冲CLKS的相邻二个上升沿之间，该第一输入时钟脉冲CLKF的上升沿发生的次数。本发明非同步乒乓计数器的输出与输入波形如第1B图所示，其中，非同步乒乓计数器100计算该第二输入时钟脉冲CLKS的相邻二个上升沿之间，该第一输入时钟脉冲CLKF的上升沿发生的次数，以产生该数字输出值CNT_VAL。数字输出值CNT_VAL为一个多比特的数字值，并且其比特宽度取决于该第二输入时钟脉冲CLKS的相邻二个上升沿之间，该第一输入时钟脉冲CLKF的上升沿发生的最大可能次数。

第2图为本发明非同步乒乓计数器的一实施例的架构示意图。请参考第2图，本发明非同步乒乓计数器包含一边沿检测器210、一个双重非同步计数器200及一有限状态机220。

边沿检测器210用以检测该第二输入时钟脉冲CLKS的上升沿以产生一相对应的脉冲(pulse)信号。一实施例中，该边沿检测器210是用以接收该第一输入时钟脉冲CLKF及该第二输入时钟脉冲CLKS，以产生该脉冲信号。在第2图的实施例冲，该边沿检测器210包含一第一触发器211、一第二触发器212及一与门(AND gate)213。边沿检测器210将第一输入时钟脉冲CLKF馈入第一触发器211的时钟脉冲端以对第二输入时钟脉冲CLKS采样，而第一触发器211的输出端(Q)连接至同样利用该第一输入时钟脉冲CLKF作为触发的第二触发器212的数据输入端(D)。第一触发器211的正输出端(Q)及第二触发器212的负输出端(/Q)分别连接至与门213的二个输入端，用以检测第二输入时钟脉冲CLKS的上升沿。一旦检测到第二输入时钟脉冲CLKS的上升沿时，与门213随即产生一相对应的脉冲信号PULSE。以下的说明书中，是将脉冲信号PULSE的任二个相邻上升沿期间称为一时间槽(time slot)。

本发明的非同步乒乓计数器包含一个双重非同步计数器200，用以计算在每一时间槽期间，该第一输入时钟脉冲的上升沿的发生次数。在第2图的实施例中，双重非同步计数器200包含一第一多路复用器201、一第二多路复用器202、一第三多路复用器203、一第一非同步计数器204及一第二非同步计数器205。双重非同步计数器200是工作于一乒乓模式(ping-pong mode)，当其中一非同步计数器用来接收目前时间槽中第一输入时钟脉冲的上升沿时，另一个非同步计数器则用来计算于上一个时间槽中，第一输入时钟脉冲的上升沿的数目并产生上述数字输出信号，反之亦然。

该第一非同步计数器204及该第二非同步计数器205可以利用已知非同步计数器来实施。一实施例中，该非同步计数器用以接收具有一连串脉冲信号的一输入信号CP及一重置信号RESET，进而产生一数字输出值Q，该数字输出值Q是代表输入信号CP的上升沿发生的次数。第4图为本发明非同步计数器之一实施例的架构示意图。此实施例为一波纹计数器(ripple counter)，该波纹计数器包含多个串接的触发器，而该些串接的触发器的总数(例如：N)是取决于输入信号CP的上升沿发生的最大可能次数。每一触发器分别设有一时钟脉冲输入端、一数据输入端、一正输出端、一负输出端(negated outputpin)及一重置端。上述触发器在该时钟脉冲输入端的上升沿发生期间采样该数据输入端的二进制值输出至该正输出端，同时将该二进制值的相对应补数(negated value)输出至该负输出端。当一触发器的重置端的输入值等于二进制值0时，会重置该触发器，使得该触发器的正输出端及负输出端分别输出二进制值0及1。第一个触发器400-0的时钟脉冲输入端由输入信号CP所触发，而其他触发器400-1～400-(N-1)的时钟脉冲输入端则分别由其前一级触发器之负输出端产生的信号所触发。基于非同步计数器的特性，输入信号CP的所有上升沿会像“波纹”似的通过计数器。在“波纹”结束后，各触发器的正输出端产生的数据即代表输入信号CP的上升沿数目。当重置信号RESET改变状态为二进制值0时，所有触发器都会被重置。

而二个非同步计数器204、205的选择是取决于一选择信号SEL的二进制值，该选择信号SEL是由有限状态机220所产生。当选择信号SEL等于二进制值1时，第一多路复用器201选择输出第一输入信号CLKF当作输出信号CP1以传送至第一非同步计数器204的时钟脉冲端(CP)；而第二非同步计数器205的时钟脉冲端(CP)则透过第二多路复用器202接收一输入二进制值0。在相同的时间槽期间，第二非同步计数器205的正输出端信号是由第三多路复用器输出203选择输出当作输出信号CNT_VAL。根据本发明的电路组态，在目前时间槽期间，第一非同步计数器204是接收第一输入时钟脉冲CLKF，而第二非同步计数器205则停止接收第一输入时钟脉冲CLKF，并产生于前一个时间槽期间，该第一输入时钟脉冲CLKF的上升沿数目。

当选择信号SEL等于二进制值0时，第二多路复用器202选择输出第一输入信号CLKF输出当作输出信号CP0以传送至第二非同步计数器205的时钟脉冲端(CP)；而第一非同步计数器204的时钟脉冲端(CP)则通过第一多路复用器201接收一输入值0。在相同的时间槽期间，第一非同步计数器204的正输出端信号是由第三多路复用器输出203选择输出当作输出信号CNT_VAL。根据本发明的电路组态，在目前时间槽期间，第二非同步计数器205接收第一输入时钟脉冲CLKF，而第一非同步计数器204则停止接收第一输入时钟脉冲CLKF，并产生于前一个时间槽期间，该第一输入时钟脉冲CLKF的上升沿数目。

边沿检测器210产生的脉冲信号PULSE被传送至一有限状态机。有限状态机220包含一第三触发器221、一第四触发器222及二个“与非”门(NANDgate)223、224。脉冲信号PULSE连续地触发(toggle)有限状态机220的第三触发器221，而第三触发器221的正输出端连接至第四触发器222的数据输入端，且第四触发器222是由第一输入时钟脉冲CLKF的下降沿所触发，并在正输出端产生选择信号SEL。因为第四触发器222是由第一输入时钟脉冲CLKF的下降沿所触发，当第一输入时钟脉冲CLKF等于二进制值0时，选择信号SEL就会持续地改变其内含值。据此，当选择信号SEL改变其内含值时，例如从二进制值0改变为二进制值1或从二进制值1改变为二进制值0，就不会在双重非同步计数器200的信号CP0、CP1中产生突波(glitch)。

在选择信号SEL改变状态为二进制值1之前，“与非”门223产生一个二进制值0来重置第一非同步计数器204或清除第一非同步计数器204内的旧值。而当选择信号SEL变为二进制值1后，第一输入信号通过第一多路复用器201馈入第一非同步计数器204的输入端，且第一非同步计数器204接收在目前时间槽期间内第一输入时钟脉冲的上升沿。同时，第二非同步计数器205的时钟脉冲端(CP)藉由第二多路复用器202接收一输入值0来停止接收第一输入时钟脉冲的上升沿，而第二非同步计数器205的正输出端信号是由第三多路复用器203输出当作输出信号CNT_VAL。

在选择信号SEL转变为二进制值0之前，“与非”门224产生一个二进制值0来重置第二非同步计数器205或清除第二非同步计数器205内的旧值。在选择信号SEL变为二进制值0后，第一输入信号通过第二多路复用器202馈入第二非同步计数器205的输入端，且第二非同步计数器205接收在目前时间槽期间内第一输入时钟脉冲的上升沿。同时，第一非同步计数器204的时钟脉冲端(CP)藉由第一多路复用器201接收一输入值0来停止接收第一输入时钟脉冲的上升沿，而第一非同步计数器204的正输出端信号是由第三多路复用器203输出当作输出信号CNT_VAL。第3图显示第2图的非同步乒乓计数器中，相关输出波形、输入波形及内部节点波形的时序图。

在不脱离本发明之要旨，可进行各种变形或实施态样。例如：对本领域技术人员而言，可利用硬件描述语言(例如是VHDL或VERLOG)以及计算机辅助软件即可达到各种变形或变更。例如。将第2图中的三个多路复用器(201、202、203)、边沿检测器210、以及有限状态机220透过硬件描述语言以及计算机辅助软件即可产生一个数字逻辑电路(或称为一控制器、控制电路)包括有多个数字逻辑元件可达到三个多路复用器(201、202、203)、边沿检测器210、以及有限状态机220的相关功能。以例如：可利用一微控制器(Micro-controller)或微处理器(Micro-processor)或中央处理器(CPU)以及二个非同步计数器亦可实施本发明。

以上虽以实施例说明本发明，但并不因此限定本发明的范围，只要不脱离本发明之要旨，本领域的技术人员可进行各种变形或变更。

Claims (18)

1.一种装置，包含第一非同步计数器、第二非同步计数器及控制器，所述装置具有第一状态及第二状态，其中，

在所述第一状态下，所述第一非同步计数器计算输入时钟脉冲信号，所述第二非同步计数器保持第二计数输出值；

在所述第二状态下，所述第二非同步计数器计算所述输入时钟脉冲信号，所述第一非同步计数器保持第一计数输出值；以及

所述控制器根据所述输入时钟脉冲信号的采样结果，来决定进入所述第一状态或所述第二状态。

2.如权利要求1所述的装置，其中，在所述第一状态下，所述第一非同步计数器的输出值被选择当作所述装置的输出，以及，在所述第二状态下，所述第二非同步计数器的输出值被选择当作所述装置的输出。

3.如权利要求1所述的装置，其中，当所述装置刚转换为所述第一状态时，所述控制器先发出第一重置信号以重置所述第一非同步计数器，以及，所述装置刚转换为所述第二状态时，所述控制器先发出第二重置信号以重置所述第二非同步计数器。

4.如权利要求3所述的装置，其中，所述控制器是根据快速时钟脉冲信号对所述输入时钟脉冲信号的采样来检测所述输入时钟脉冲信号的时钟脉冲边沿，进而决定所述装置进入所述第一状态或所述第二状态。

5.如权利要求1所述的装置，更包含输入多路复用器，在所述第一状态期间，用以选择输出快速时钟脉冲信号当作所述第一非同步计数器的输入，以及，在所述第二状态期间，用以选择输出所述快速时钟脉冲信号当作所述第二非同步计数器的输入。

6.如权利要求5所述的装置，更包含输出多路复用器，在所述第一状态期间，用以选择输出所述第一计数输出值当作所述装置的输出，以及，在所述第二状态期间，用以选择输出所述第二计数输出值当作所述装置的输出。

7.如权利要求1所述的装置，更包含输出多路复用器，在所述第一状态期间，用以选择输出所述第一计数输出值当作为所述装置的输出，以及，在所述第二状态期间，用以选择输出所述第二计数输出值当作为所述装置的输出。

8.如权利要求1所述的装置，所述第一非同步计数器是波纹计数器。

9.一种装置，包含第一非同步计数器、第二非同步计数器、输入选择器、输出选择器及控制器，所述控制器是控制所述装置操作于第一状态或第二状态，其中，

在所述第一状态下，所述输入选择器选择输出第一时钟脉冲信号当作所述第一非同步计数器的输入，以及，所述输出选择器选择输出所述第二计数器的输出值当作所述装置的输出；以及

在所述第二状态下，所述输入选择器选择输出所述第一时钟脉冲信号当作为所述第二非同步计数器的输入，以及，所述输出选择器选择输出所述第一计数器的输出值当作为所述装置的输出。

10.如权利要求9所述的装置，其中所述控制器根据所述第一时钟脉冲信号对第二时钟脉冲信号的采样结果，来决定所述装置操作于所述第一状态或所述第二状态，其中，所述第一时钟脉冲信号的频率高于所述第二时钟脉冲信号的频率。

11.如权利要求9所述的装置，其中，当所述装置刚转换为所述第一状态时，所述控制器先发出第一重置信号以重置所述第一非同步计数器，以及，当所述装置刚转换为所述第二状态时，所述控制器先发出第二重置信号以重置所述第二非同步计数器。

12.如权利要求9所述的装置，其中，所述控制器是根据对所述第二时钟脉冲信号的时钟脉冲边沿的检测结果，决定所述装置操作于所述第一状态或所述第二状态。

13.如权利要求9所述的装置，所述第一非同步计数器是波纹计数器。

14.一种计数方法，包含以下步骤：

交替地选择第一非同步计数器及第二非同步计数器的之一，用以计算输入信号；

当选择所述第一非同步计数器来作计算时，选择所述第二非同步计数器的输出值当作输出；以及

当选择所述第二非同步计数器来作计算时，选择所述第一非同步计数器的输出值当作输出。

15.如权利要求14所述的方法，更包含：

当检测到所述输入信号的边沿时，交替所述选择。

16.如权利要求14所述的方法，更包含：

当选择所述第一非同步计数器来作计算前，重置所述第一非同步计数器；以及

当选择所述第二非同步计数器来作计算前，重置所述第二非同步计数器。

17.如权利要求14所述的方法，更包含：

当选择所述第一非同步计数器来作计算时，暂时停止所述第二非同步计数器的运作；以及

当选择所述第二非同步计数器来作计算时，暂时停止所述第一非同步计数器的运作。

18.如权利要求14所述的方法，所述第一非同步计数器是波纹计数器。

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