CN101593735A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN101593735A
CN101593735A CNA2009101456487A CN200910145648A CN101593735A CN 101593735 A CN101593735 A CN 101593735A CN A2009101456487 A CNA2009101456487 A CN A2009101456487A CN 200910145648 A CN200910145648 A CN 200910145648A CN 101593735 A CN101593735 A CN 101593735A
Authority
CN
China
Prior art keywords
chip
opening
bight
substrate
opening portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2009101456487A
Other languages
English (en)
Other versions
CN101593735B (zh
Inventor
太田祐介
杉山道昭
石川智和
冈田三香子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to CN201310298717.4A priority Critical patent/CN103367176B/zh
Publication of CN101593735A publication Critical patent/CN101593735A/zh
Application granted granted Critical
Publication of CN101593735B publication Critical patent/CN101593735B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明提供一种具有改善了的可靠性的半导体器件。半导体器件包括：布线板；通过金凸起被倒装片键合到布线板之上的微型计算机芯片；层叠于微型计算机芯片之上的第一存储器芯片；用于将第一存储器芯片耦接到布线板的布线；用来填充微型计算机芯片的倒装片接合部分的底部填充材料；和用于用树脂密封微型计算机芯片和第一存储器芯片的密封部件。另外，使与填充底部填充材料过程中的排气侧的芯片的角部相对应的布线板的阻焊剂膜的第二开口部分的角部靠近微型计算机芯片，这能够改善在第二开口部分处底部填充材料的润湿性和扩展性，从而减少引线在第二开口部分处的暴露，由此改善半导体器件的可靠性。

Description

半导体器件及其制造方法
(相关申请的交叉引用)
在此引用于2008年5月29日提交的第2008-141285号日本专利申请的公开，包括其说明书、附图和摘要，其整体通过引用被并入本文。
技术领域
本发明涉及半导体器件及其制造方法，更具体地说，涉及通过用底部填充材料填充倒装片键合半导体芯片所封装的半导体器件。
背景技术
要安装到衬底上的用于表面安装(surface mounting)的元件具有交错设置的多个突出电极。用于表面安装的衬底具有形成于衬底基体上并与突出电极相对应的多个键合焊盘。在公开了的一种结构中，每个键合焊盘包括具有预定的均匀宽度的焊盘部分、以及从焊盘向下一列键合焊盘延伸的尖端(tip)(例如见专利文献1)。
在公开了的另一种结构中，在用于倒装片安装(flip chipmounting)的衬底上，IC芯片的轮廓线的每条边与IC芯片的绝缘保护膜的开口部分的边缘之间的距离d1被形成为0.2到0.5mm，并且开口部分的角部被局部地宽阔地开口(例如见专利文献2)。
在公开了的又一种结构中，在倒装片键合的半导体器件的衬底表面上，用于限制底部填充材料的溢出范围的框架形隔墙包围住半导体芯片的整个外围，设置焊料球作为用于框架形隔墙外部的芯片的外部连接端子。(例如见专利文献3)。在半导体器件的角部和与之相对置的框架形隔墙的角部之间的区域中，在阻焊剂层中进行雕刻。
[专利文献1]日本特开2001-127198
[专利文献2]日本特开2005-175113
[专利文献3]日本特开2007-59596
用于通过突出电极将半导体芯片的焊盘与衬底的电极电耦接的倒装片键合认为是满足减小半导体器件尺寸之需求的一种技术。突出电极包括由焊接材料形成的焊料凸起(solder bump)、以及利用柱状凸起键合(stud bump bonding)的由金线形成的金凸起等。倒装片键合与半导体芯片的平面区域中的衬底建立电耦接。这样，倒装片键合不需要用于提供金线的区域，因此相比于使用金线将芯片与衬底耦接的引线键合，是用于减小半导体器件的尺寸的非常有效的技术。
因为近来半导体器件在功能上变得越来越复杂，所以半导体芯片上的焊盘的数量也在增加。作为用于增加半导体芯片上的焊盘数量的技术之一，已知通过改变焊盘各自的列来交替设置焊盘(下文中称之为“交错设置”)，而不是线性设置焊盘。交错设置是通过将两列线性设置的焊盘在焊盘设置方向上移位一个焊盘来实现的。如图22所示，作为对比例，在将半导体芯片上的键合焊盘交错设置以进行倒装片键合的过程中，用于作为焊盘承载侧的衬底的用于倒装片键合的键合引线也被形成为与键合焊盘相对应的交错设置。此时，因为芯片一侧的交错设置的焊盘节距(pad pitch)变小，所以布线板7一侧的键合引线7c同样以小节距按交错方式设置。
因此，在布线板7的阻焊剂膜(绝缘膜)7f的开口7g中，交错设置的用于倒装片键合的每根键合引线7c的一端，即，其上安装了金凸起的部分，位于开口7g中，并且其另一端通向引线布线7e并在阻焊剂膜7f下延伸。这就是所谓的悬臂式引线形式(cantilever leadform)。换句话说，对于以小节距交错设置着的键合引线7c，从空间的观点出发，难以在布线板7的阻焊剂膜7f的开口7g中的相邻键合引线7c之间再提供另一根引线布线7e。每根键合引线7c的另一端被耦接到从开口7g的内侧的每个边引出的引线布线7e，并且引线的安装部分终止于开口7g的中心附近。
在通过金凸起进行倒装片键合的过程中，为了布线板7的倒装片键合，事先在键合引线7c一侧上形成焊料(焊料预涂层)是有效的。此时，为了维持事先形成的焊料与金凸起之间的焊料连接的良好状态，优选地在键合引线7c之上形成厚焊料层(焊料预涂层)7r，如对比例的图23所示。
下面说明用于在以小节距设置的键合引线7c之上形成焊料层(焊料预涂层)7r的方法的示例。粘性液体涂层(adhesive liquid coat)被形成于用于形成键合引线7c的铜材料之上，并对其涂敷焊料粉(焊料颗粒)。然后，对焊料粉施加助焊剂并进行回流焊接。回流焊接将焊料粉熔化以在引线上形成焊料层7r。该方法的有效性在于，即使节距很小，也能在引线上均匀地形成焊料层7r(焊料预涂层)。
焊料形成方法被应用于悬臂引线形式的键合引线7c，从而在键合引线7c之上形成厚焊料层7r。在此情况下，附着在引线布线7e上的焊料粉通过回流焊接被收集到键合引线7c上，从而在键合引线7c之上形成厚焊料层7r。因此，通向开口部分中的键合引线7c的引线布线7e的暴露部分要长，以确保焊接所需的焊料的量。在悬臂引线形式的键合引线7c中，阻焊剂膜7f的开口7g要被宽阔地形成为大宽度的开口，以确保引线7e的长的暴露部分。
本申请的发明人已经考虑了，对于使用包括宽阔地形成于阻焊剂膜中的开口部分、和在开口部分中交错设置所形成的悬臂引线形式的键合引线的衬底倒装片键合，用底部填充材料进行填充。结果，发明人发现了下列新问题。
在倒装片键合后用底部填充材料进行填充的过程包括：将底部填充材料滴入到与半导体芯片的预定角部(在底部填充材料的注入侧)相对应的阻焊剂膜的开口部分中，并使得底部填充材料从所述角部渗透到半导体芯片和衬底之间。发明人发现了以下问题，即，在注入一侧的芯片的角部、以及芯片的对角方向上放置的芯片的排气侧的角部的相应的开口部分附近，底部填充材料的涂敷(润湿性和扩展性)变得不充分，这可能使得引线(引线布线)被暴露出来。
另外，当引线被暴露时，半导体器件的可靠性可能降低。
专利文献1说明了悬臂引线形式的键合焊盘，但未能说明底部填充材料的涂敷(润湿性和扩展性)问题。专利文献2公开了一种结构，其中绝缘保护膜(阻焊剂膜)的开口部分在角部处被加宽。在此情况下，角部处的底部填充材料的涂敷(润湿性和扩展性)可能会劣化。专利文献3公开了针对底部填充材料的溢出的措施，但未能说明角部处的底部填充材料的涂敷(润湿性和扩展性)问题。
发明内容
因而，本发明的一个目的是提供能够改善半导体器件的可靠性的技术。
从本说明书及其附图的说明中，本发明的上述目标、其它目标和新颖特点将变得显而易见。
以下简述本申请中所公开的发明的代表性方面的要点。
即，本发明提供一种半导体器件，包含：衬底，其包括多个键合引线，并具有形成在其表面之上的绝缘膜，所述键合引线被暴露于绝缘膜的开口；半导体芯片，其具有矩形平面形状，并包括主表面和背表面，在该主表面上形成有多个焊盘，所述背表面与主表面相对置，半导体芯片以主表面对着衬底的表面的方式通过形成于焊盘之上的突出电极而被安装于衬底的表面之上；底部填充材料，用于填充衬底与半导体芯片之间的间隙；以及多个外部端子，其被设置于衬底的背表面以用于与外部部分耦接。沿着半导体芯片的外围形状形成衬底的绝缘膜的开口，该开口包括与半导体芯片的角部相对应的第一开口部分、以及与第一开口部分对置的第二开口部分。在开口的外侧设置有要与外部端子耦接的多个通孔。键合引线包括从通孔引出到开口中的引线布线、和安装部分，突出电极安装在该安装部分上。在从衬底的侧边的外侧到开口中的方向上引出的键合引线、和在从半导体芯片的中心到开口中的方向上引出的键合引线，在开口中被交替地设置。衬底的开口被形成为具有四个角部的平面形状的矩形，第一开口部分具有四个角部中的第一角部，而第二开口部分具有四个角部中的第二角部。第二角部和与之相邻的半导体芯片的角部之间的距离比第一角部和与之相邻的半导体芯片的角部之间的距离短。
另外，本发明提供一种半导体器件的制造方法，包含以下步骤：(a)制备衬底，该衬底包括多个键合引线，并具有形成于其表面之上的绝缘膜，所述键合引线被暴露于绝缘膜的开口；(b)将具有矩形平面形状并包括主表面和背表面的半导体芯片以主表面对着衬底的表面的方式通过形成于焊盘之上的突出电极而被安装于衬底的键合引线之上，其中在所述主表面上形成有所述焊盘，所述背表面与主表面相对置；(c)用底部填充材料填充衬底与半导体芯片之间的间隙；以及(d)在衬底的背表面上设置用于与外部部分耦接的多个外部端子。沿着半导体芯片的外围形状形成衬底的绝缘膜的开口，该开口包括与半导体芯片的角部相对应的第一开口部分、以及与第一开口部分对置的第二开口部分。在开口的外侧设置有要与外部端子耦接的多个通孔。键合引线包括从通孔引出到开口中的引线布线、和安装部分，突出电极安装在该安装部分上。在从衬底的侧边的外侧到开口中的方向上引出的键合引线、和在从半导体芯片的中心到开口中的方向上引出的键合引线，在开口中被交替地设置。衬底的开口被形成为具有四个角部的平面形状的矩形，第一开口部分具有四个角部中的第一角部，而第二开口部分具有四个角部中的第二角部。第二角部和与之相邻的半导体芯片的角部之间的距离比第一角部和与之相邻的半导体芯片的角部之间的距离短。在步骤(c)中，底部填充材料从第一开口部分被滴入，使得衬底和半导体芯片之间的间隙被底部填充材料所填充。
以下简述通过本申请中所公开的发明的代表性方面所获得的效果。
在将底部填充材料注入到半导体芯片上的过程中，在与排气侧的角部相对应的衬底的绝缘膜的第二开口部分中，使第二开口部分的角部靠近半导体芯片，这能改善第二开口部分处的底部填充材料的润湿性和扩展性。这样，可以减少引线在第二开口部分处的暴露，以改善半导体器件的可靠性。
附图说明
图1为俯视图，其穿过密封组件显示了根据本发明第一实施方式所述的半导体器件的结构示例；
图2为横截面视图，表示了沿图1中A-A线观察的结构的示例；
图3为局部放大的横截面视图，表示了图2所示的A部分的结构的示例；
图4为俯视图，表示了图1所示的半导体器件中所包含的衬底结构的示例；
图5为局部放大的俯视图，表示了图4所示的A部分的结构的示例；
图6为局部的横截面视图，表示了图4所示的衬底结构的示例；
图7为局部放大的横截面视图，表示了图6所示的A部分的结构的示例；
图8为流程图，表示了图1所示的半导体器件的组装过程的示例；
图9为工艺流程图，表示了图8所示的组装过程中的主要步骤的示例；
图10为工艺流程图，表示了图8所示的组装过程中的其它主要步骤的示例；
图11为局部放大的横截面视图，表示了在图8所示的组装过程中，倒装片键合之后的结构的示例；
图12为局部放大的横截面视图，表示了在图8所示的组装过程中，固化底部填充材料之后的结构的示例；
图13为俯视图，表示了用于图8所示的组装过程的底部填充步骤中涂敷路径的示例；
图14为局部放大的横截面视图，表示了沿图13中的A-A线观察的结构的示例；
图15为横截面视图，表示了沿本发明的第一实施方式的第一修改例中半导体器件的上层(upper stage)的存储器芯片的布线环(wirering)方向观察的结构；
图16为横截面视图，表示了沿图15所示的半导体器件的下层(lower stage)的存储器芯片的布线环方向看过去的结构；
图17为俯视图，表示了图15所示的半导体器件中所包含的衬底结构的示例；
图18为俯视图，表示了第一实施方式的第二修改例中半导体器件中所包含的衬底结构的示例；
图19为横截面视图，表示了根据本发明的第二实施方式所述的衬底结构的示例；
图20为流程图，表示了图19所示的半导体器件的组装过程的示例；
图21为工艺流程图，表示了图20所示的组装过程中的主要步骤的示例；
图22为局部放大的俯视图，表示了对比例中的衬底上的键合引线的设置；以及
图23为局部放大的横截面视图，表示了沿图22的A-A线观察的结构的示例。
具体实施方式
在本发明的下列实施方式中，除非必要，否则原则上在下文中将省略对相同或相似部分的描述。
如果需要，为了方便，对实施方式的描述可以被划分成多个部分或者各自的实施方式，但除非特别指明，否则这些实施方式是彼此相关的。实施方式之一与其它的实施方式相关，使其成为其它实施方式的全部或一部分的修改例，或者为其它实施方式的补充描述或细节部分。
另外，当提到部件的数目等(包括零件数量、数值、量、范围等)时，原则上除非特别指明以及清楚限定时，否则实施方式不限于特定的数值，因此可以取与特定值相等或比特定值更大、或更小的值。
以下将基于附图详细说明本发明的优选实施方式。在用于解释实施方式的所有附图中，具有相同功能的部件被用相同的附图标记标注，因而下文中省略对其重复的说明。
[第一实施方式]
图1为俯视图，其穿过密封组件显示了根据本发明第一实施方式的半导体器件的结构示例。图2为横截面视图，表示了沿图1中A-A线观察的结构的示例。图3为局部放大的横截面视图，表示了图2所示的A部分的结构的示例。图4为俯视图，表示了图1所示的半导体器件中所包含的衬底结构的示例。图5为局部放大的俯视图，表示了图4所示的A部分的结构的示例。图6为局部的横截面视图，表示了图4所示的衬底结构的示例。图7为局部放大的横截面视图，表示了图6所示的A部分的结构的示例。
图1到3所示的第一实施方式所述的半导体器件是具有被倒装片键合到衬底上的多管脚半导体芯片的半导体封装。在第一实施方式中，将在下文中说明系统级封装(SIP)8作为半导体器件的一个示例，其中所述SIP 8包括被倒装片键合到衬底上的微型计算机芯片1、和层叠在微型计算机芯片1上的第一存储器芯片2。
下面说明SIP 8的结构。SIP 8包括：布线板(衬底)7，其具有表面(主表面，或者在上面安装了芯片的表面)7a和与之相反的背表面7b；微型计算机芯片(半导体芯片)1，其被倒装片键合到布线板7的表面7a上；第一存储器芯片2，其被层叠于微型计算机芯片1上；以及焊料球11，其被用作多个外部端子并且被设置于布线板7的背表面7b上。即，如图2和3所示，在安装于布线板7的表面7a之上的下层的微型计算机芯片1是面朝下安装的，并且通过用作突出电极的多个金凸起5被倒装片键合于布线板7。相反地，在层叠于微型计算机芯片1上的上层的第一存储器芯片2是面朝上安装的，并且通过膜状粘性材料6与微型计算机芯片1耦接。第一存储器芯片2还通过多个布线9(比如，金线等)被电耦接到布线板7。
在如图3所示的微型计算机芯片1中，在主表面1a上所形成的用作表面电极的焊盘1c通过金凸起5被电耦接到布线板7的键合引线7c。此时，金凸起5被耦接到形成于要与之电耦接的键合引线7c上的焊料层7f。微型计算机芯片1设置有大量的焊盘，用于控制第一存储器芯片2和用于从外部器件接收信号和向外部器件发送信号。这样，设置在主表面1a上的焊盘1c以交错设置的方式被设置于主表面1a的四条边的相应的边缘上。
另一方面，在如图1和2所示的第一存储器芯片2中，形成在主表面2a上的用作表面电极的焊盘2c通过布线9被电耦接到布线板7的键合引线7c。
下层的微型计算机芯片1与布线板7的表面7a之间的间隙被底部填充材料4所填充，如图2所示，所述底部填充材料4为树脂。底部填充材料4填充围绕金凸起5的区域，由此对倒装片键合部分进行加强。
由环氧树脂等制成的密封部件10被形成于布线板7的表面7a之上，由此用树脂密封微型计算机芯片1、第一存储器芯片2、和布线9。
接下来，将在下文中说明在SIP 8上所安装的布线板7的详细结构。如图4所示，阻焊剂膜7f是绝缘膜，并被形成于布线板7的表面7a上。在图4和5中，由阴影线所表示的区域为一个被阻焊剂膜7f所覆盖的区域。开口7g被形成于表面7a的中心附近的阻焊剂膜7f处，呈矩形环状。开口7g被形成为这样的形状(其平面形状具有四个角部的矩形)，即大体上沿着倒装片键合的微型计算机芯片1的外围形状延伸。用于倒装片键合的键合引线7c被暴露于开口7g。因为微型计算机芯片1的主表面1a上的焊盘1c以小节距交错设置，所以与之电耦接并与之相对应的键合引线7c也以同样地小节距交错排列方式排列。即，通过金凸起5与微型计算机芯片1的焊盘1c耦接的键合引线7c也以交错设置方式被设置。术语“交错设置”不是指焊盘和引线的线性设置，而是通过改变焊盘的列和引线的列来交替设置焊盘和引线。另外，交错设置例如是通过将线性设置的两列焊盘在焊盘设置方向上移位一个焊盘来实现的。此处所用的术语“小节距”是指小于，例如，40μm的值。
另外，键合引线7c以小节距交错设置方式被并排地设置在布线板7的阻焊剂膜7f的开口7g中，使得在开口7g中，从空间的观点出发，难以在相邻的键合引线7c之间再设置另一个引线布线7e。这样，每根键合引线7c包括从层间连接布线(通孔)7m到开口7g中的引线布线7e和安装部分7u，在该安装部分7u上安装了金凸起5。每根引线7c的另一端被耦接到从开口7g内侧的每个边引出的引线布线7e，并且其一端、即在上面安装有金凸起5的安装部分7u终止于开口7g的中心附近，这就是所谓的悬臂引线形式。与每根键合引线7c耦接的引线布线7e被耦接到层间连接布线7m等，并被耦接到每层的或背表面7b的布线。
在通过金凸起5进行倒装片键合的过程中，为了布线板7的倒装片键合，事先在键合引线7c一侧上形成由焊料等制成的焊料层7r(焊料预涂层)是有效的。此时，为了在焊料与金凸起5之间维持状态良好的焊料连接，优选地在键合引线7c之上形成厚焊料层(焊料预涂层)7r，如图7所示。
下面说明用于在以小节距设置的键合引线7c之上形成半导体层7r(焊料预涂层)的形成方法的示例。以下方法被称为形成方法。即，在用于形成键合引线7c的铜材料之上形成粘性液体涂层，并且在上面涂敷焊料粉(焊料颗粒)。然后，对焊料粉施加助焊剂，并进行回流焊接。焊料粉被熔化以在引线上形成焊料层7r。通过该方法形成第一实施方式的布线板7的焊料层7r。
另外，焊料的形成方法被应用于悬臂引线形式的键合引线7c，诸如图4所示的布线板7，从而在键合引线7c之上形成厚焊料层7r。在此情况下，附着在引线布线7e上的焊料粉通过回流焊接被收集到键合引线7c上，从而在键合引线7c之上形成厚焊料层7r，如图6和7所示。
因此，引向阻焊剂膜7f的开口7g中的用于倒装片键合的键合引线7c的引线布线7e的暴露部分要长，以确保焊料的量。因此，在具有用于倒装片键合的悬臂引线形式的键合引线7c的布线板7中，阻焊剂膜7f的其中设置有悬臂引线形式的键合引线7c的开口7g被形成为大宽度的开口。
在这样的布线板7中，如图4和5所示，从位于相对第一开口部分7h的芯片对角方向上的第二开口部分7i的角部到微型计算机芯片1的角部的距离，比从与底部填充材料4注入侧的角部相对应的第一开口部分7h的角部到与微型计算机芯片1的四个角相对应的阻焊剂膜7f的开口7g中的芯片1的角部的距离短。即，第二开口部分7i的第二角部7w和与之相邻的微型计算机芯片1的角部之间的距离，比第一开口部分7h的第一角部7v和与之相邻的芯片1的角部之间的距离短。
即，如图1所示，在阻焊剂膜7f上的开口7g的与微型计算机芯片1的四个角部相对应的四个开口部分中，从位于关于底部填充材料注入侧的第一开口部分7h的芯片对角方向上的排气侧的第二开口部分7i的角部到芯片1的角部的距离(L)，比第一开口部分7h的角部到芯片1的角部的距离(M)短(L＜M)。即，通过使第二开口部分7i的角部比底部填充材料注入侧的第一开口部分7h更靠近微型计算机芯片1，使得与微型计算机芯片1的排气侧的角部相对应的阻焊剂膜7f的第二开口部分7i变窄。
换句话说，如图5所示，阻焊剂膜7f的第二开口部分7i设置有沿着微型计算机芯片1的外围形状形成的第一端部7p、和通向第一端部7p并位于第一端部7p与芯片1的一个端部之间第二端部7q。第二端部7q终止于第二开口部分7i的角部处。此时，第二开口部分7i的第二端部7q沿着微型计算机芯片1的角部形成，并且微型计算机芯片1的端部与第二端部7q之间的距离为，例如，50μm。
这样，通过使排气侧的阻焊剂膜7f的第二开口部分7i的角部比底部填充材料注入侧的第一开口部分7h更靠近微型计算机芯片1，使阻焊剂膜7f的开口部分变窄。这样，第二开口部分7i处的底部填充材料4的润湿性和扩展性可以因此被改善，以减少引线在第二开口部分7i处的暴露。
其结果是，改善了SIP 8的可靠性。
开口7g具有第一侧边7A和第二侧边7B。第二角部7w对应着位于第一侧边7A和芯片外沿之间并通向第一侧边7A的第三侧边7C与位于第二侧边7B和芯片外沿之间并通向第二侧边7B的第四侧边7D的交叉点。
如图1所示，在组装于第一实施方式的SIP 8中的布线板7中，从第三开口部分7j的角部到微型计算机芯片1的相应的角部的距离(N)短于第一开口部分7h处的距离(M)，而长于第二开口部分7i处的距离(L)(L＜N＜M)。同样地，在第四开口部分7k处，从第四开口部分7k的角部到微型计算机芯片1的角部的距离(N)短于第一开口部分7h处的距离(M)，类似于第三开口部分7j，而长于第二开口部分7i处的距离(L)(L＜N＜M)。
因此，在微型计算机芯片1的角部与布线板7的阻焊剂膜7f的开口7g中的第一开口部分7h、第二开口部分7i、第三开口部分7j、和第四开口部分7k中的每个的角部之间的距离中，与底部填充材料注入侧的第一开口部分7h的距离(M)是最长的，而与第三开口部分7j和第四开口部分7k中的每个的距离(N)是第二长的，而与排气侧的第二开口部分7i的距离(L)是最短的。
也就是说，在阻焊剂膜7f的开口7g中的与微型计算机芯片1的相应的角部相对应的开口部分的开口面积之中，在底部填充材料注入侧的第一开口部分7h处的开口面积是最大的，而第三开口部分7j和第四开口部分7k处的开口面积是第二大的，而在排气侧的第二开口部分7i的面积是最小的。
如图5所示，第一实施方式的布线板7中，在与微型计算机芯片1的一个侧边相对应的键合引线列的两个端部都设有虚设引线(dummy lead)7n。焊料层7r在厚度上的变化根据图案而变大。这涉及到用于形成焊料层7r的回流工艺中回流的对流。即，当端部处(最外侧)的引线被看作参考时，端部处的引线的两侧根据有或没有另一根引线而处于不同的条件之下。这造成了引线两侧回流不均匀的对流。回流的对流不均匀的发生引起焊料粉被不均匀地附着到引线上。这导致焊料膜或焊料层的厚度变化。在焊料层7r(焊料预涂层)被形成于键合引线7c之上时，虚设引线7n用作传递在位于键合引线列的最外侧的引线中的焊料层7r的厚度上发生变化的现象。即，位于最外侧的虚设引线7n补偿焊料层7r在厚度上的变化，由此使得位于虚设引线7n内侧的键合引线7c上的焊料层7r厚度均匀化。
在布线板7中提供虚设引线7n可以使键合引线7c上的焊料层7r的厚度均匀化，从而改善SIP 8的可靠性。
可以在键合引线列的端部处提供一根或更多根的虚设引线7n。替代地，可以不提供虚设引线7n。当不提供虚设引线7n时，取而代之的是，端部处的引线可以被接地等。在很多情况下，产品具有多个地。为此，即使端部处有一根引线的连接断开，对产品性能也几乎没有影响。
如图1和4所示，用于识别衬底的目标标记7s被形成于第一实施方式的布线板7中的阻焊剂膜7f的矩形环状开口7g的三个角部处。目标标记7s为安装中用于识别衬底的标记，并且被形成为，比如，圆形的引线图案等，如图1所示。目标标记7s的形状可以为矩形或十字形。目标标记7s可以被置于开口7g的外侧。为了识别衬底，应该在布线板7中提供至少两个目标标记7s，以便使用标记7s检测衬底在θ方向上的旋转位置。可以像第一实施方式那样提供三个标记。在第一实施方式的布线板7中，设置第一开口部分7h、第三开口部分7j、和第四开口部分7k。如图1所示，微型计算机芯片1的角部靠近圆形目标标记7s的中心。
如图1和4所示，在第一实施方式中，在布线板7的表面7a的预定的侧边的一个端部处，用于布线连接的端子7d沿该侧边形成为一列。用于布线连接的端子7d被设置成列并被暴露于阻焊剂膜7r的开口7g。每个端子7d都通过布线9被电耦接到上层中的层叠于微型计算机芯片1之上的第一存储器芯片2的焊盘2c。
在第一实施方式的SIP 8中，微型计算机芯片1和第一存储器芯片2由，例如，硅形成，并且每个半导体芯片都具有形成于其中的各种集成电路或电路。布线9是，例如，金线。另外，密封部件10由，例如，热固性环氧树脂等形成。
布线板7的键合引线7c和引线布线7e、用于布线连接的端子7d、目标标记7s等包括，例如，铜制的图案。
下面，参照图8所示的流程图来说明第一实施方式的半导体器件(SIP 8)的组装过程。
图8为流程图，表示了图1所示半导体器件的组装过程的示例。图9为工艺流程图，表示了图8所示的组装过程中的主要步骤的示例。图10为工艺流程图，表示了图8所示的组装过程中的主要步骤的示例。图11为局部放大的横截面视图，表示了在图8所示组装过程中倒装片键合之后的结构的示例。图12为局部放大的横截面视图，表示了在图8所示组装过程中固化底部填充材料之后的结构的示例。图13为俯视图，表示了图8所示组装过程的底部填充步骤中的用于涂敷的路径的示例。图14为局部放大的横截面视图，表示了沿图13中的A-A线观察的结构的示例。
首先，在图8所示的步骤S1中，涂敷焊料涂层以形成布线板7。在布线板7中，表面7a上的要被暴露于阻焊剂膜7f的开口7g中的用于倒装片键合的键合引线7c需要被设置为具有小节距的交错方式，并分别被形成为悬臂引线形式。厚焊料层7r需要被形成于键合引线7c上，如图7所示。这样，粘性液体涂层被形成于用于形成键合引线7c的铜材料之上，并在其上涂敷焊料粉(焊料颗粒)。然后，对焊料粉施加助焊剂，并进行回流焊接，以将焊料粉熔化，从而在键合引线7c上形成焊料层(焊料预涂层)7r。该方法被优选地使用。
因此，在布线板7中，因为用于倒装片键合的各个键合引线7c以悬臂引线形式被设置于阻焊剂膜7f的开口7g中，所以阻焊剂膜7f的开口7g被宽阔地形成以具有大的宽度。在阻焊剂膜7f中，沿着安装在下层的微型计算机芯片1的外围形状，形成了矩形环状的开口7g。如图4所示，用于倒装片键合的键合引线7c以小节距按交错方式并以悬臂引线形式被设置于开口7g中。在阻焊剂膜7f的与所安装的微型计算机芯片1的四个角部相对应的开口7g中，通过使第二开口部分7i的角部比在底部填充材料注入侧的第一开口部分7h更靠近微型计算机芯片1，使阻焊剂膜7f的与芯片1排气侧的角部相对应的第二开口部分7i更窄。
换句话说，在阻焊剂膜7f的沿着所安装的微型计算机芯片1的外围形状形成的开口7g中，只有在角部处的在底部填充材料注入侧的第一开口部分7h相比其它部分要形成得更宽。即，如图4所示，在其中设置有键合引线7c的区域中，阻焊剂膜7f的开口7g被形成为在其四个侧边处具有特定的宽度。即，当其中设置有键合引线7c的开口7g的区域被形成得更宽阔时，键合引线7c上的焊料涂层的量在形成焊料层7r的过程中变得不均匀。为此，使其中设置有键合引线7c的开口7g的宽度恒定。因此，使其中设置设置有键合引线7c的开口7g区域的宽度恒定，这能够向相应的键合引线提供特定量的焊料。
如图4所示，在布线板7中，在阻焊剂膜7f的矩形环状开口7g的第一开口部分7h、第三开口部分7j、和第四开口部分7k处形成用于识别衬底的目标标记7s。
在焊料预涂工艺之后，在图8所示的步骤S2中，进行等离子体清洗以清洗布线板7的表面。为了清洗焊料膜的表面和衬底的表面，进行等离子体清洗。清洗焊料膜的表面可以稳定焊料的润湿(wetting)以及焊料对金凸起的堆积。另外，清洗衬底的表面可以改善底部填充材料4的渗透性并确保底部填充材料4在固化之后附着在衬底上。
另一方面，提供用于微型计算机芯片的微型计算机晶片，并在步骤S3中进行背面研磨以形成微型计算机芯片1。即，微型计算机晶片的背面被抛光直至具有预定厚度为止。之后，在步骤S4中进行切割以获得微型计算机芯片1。
另外，还提供芯片托盘(chip tray)，并在步骤S5中进行使用芯片托盘的设置工艺。此时，通过切割工艺所获得的微型计算机芯片1被容纳于芯片托盘中。
之后，在步骤S6中，提供Au线以进行Au柱状凸起键合。此时，在每个微型计算机芯片1的主表面1a上的焊盘1c上使用Au线形成Au凸起5。
另一方面，在步骤S7中，提供用于存储器芯片的存储器晶片并进行背面研磨，以形成第一存储器芯片2。即，存储器晶片的背面被抛光直至存储器晶片具有预定的厚度。
之后，在步骤S8中，提供管芯贴装膜(DAF，或者膜状粘合剂6)，并且进行DAF安装。即，DAF被接合到存储器晶片的表面。
然后，在步骤S9中，进行切割以获得第一存储器芯片2。
之后，通过图9所示的衬底制备步骤，制备具有图4所示结构的布线板7，以组装SIP 8。
首先，如图8所示，在步骤S10中，进行倒装片键合。即，进行倒装片键合和底部填充材料填充，如图9所示。如图11所示，布线板7的键合引线7c通过金凸起5被耦接到微型计算机芯片1，使得微型计算机芯片1被倒装片键合到布线板7。此时，微型计算机芯片1之上的金凸起5通过热压焊接被耦接到布线板7的键合引线7c上的焊料层7r。因为焊料层7r在键合引线7c上形成得厚，所以可以确保金凸起5与焊料之间的耦接强度。
在完成倒装片键合之后，微型计算机芯片1以背表面1b朝上的方式被安装在布线板7的表面7a之上，如图11所示。
之后，如图8所示，在步骤S11中执行底部填充工艺。底部填充材料4被滴入到与微型计算机芯片1的角部相对应的底部填充材料4注入侧的第一开口部分7h中，并用底部填充材料4填充布线板7和微型计算机芯片1之间的间隙。即，如图14所示，底部填充材料4从上方通过喷嘴12滴入到与微型计算机芯片1的角部相对应的底部填充材料4注入侧的第一开口部分7h中。这样，底部填充材料4从与微型计算机芯片1的第一开口部分7h相对应的一个角部渗透到微型计算机芯片1和布线板7之间。即，底部填充材料4不是从微型计算机芯片1的多个角部渗透，而是只从其一个角部渗透，这使得难以形成孔隙(void)。
在施加底部填充材料的过程中，底部填充材料4通过喷嘴12被滴入到通过开出阻焊剂膜7f的大的开口所形成的在底部填充材料注入侧的第一开口部分7h中，然后，在将喷嘴12按如图13所示的喷嘴12的轨迹13那样沿着微型计算机芯片1的侧边移动的同时，滴下并施加底部填充材料4。此时，在到达微型计算机芯片1的同一侧边的角部之前，停止喷嘴12的移动，从而停止底部填充材料4的滴落。
即，使喷嘴12沿着微型计算机芯片1的边移动，然后在喷嘴12到达同一侧边的端部(角部)前使其停止移动。通过使喷嘴在下一个角部之前停止，可以防止底部填充材料4以下一个角作为起点进入到芯片外围。这样，可以防止孔隙的发生。
如上所述，布线板7与微型计算机芯片1之间的间隙可以用底部填充材料4填充，并且抑制孔隙的发生，如图9和图12中的倒装片键合和底部填充材料填充步骤中所示那样。
根据第一实施方式所述的半导体器件的组装，在将底部填充材料注入到微型计算机芯片1上的过程中，在与排气侧的微型计算机芯片1的角部相对应的布线板7的阻焊剂膜7f的第二开口部分7i中，使阻焊剂膜7f的第二开口部分7i的角部靠近芯片1。这样，在与微型计算机芯片1的角部相对应的第二开口部分7i处，底部填充材料4的润湿性和扩展性可以得到改善。
即，使阻焊剂膜7f的第二开口部分7i的角部靠近微型计算机芯片1，由于排气侧窄的第二开口部分7i，有助于从喷嘴12沿着微型计算机芯片1滴落的底部填充材料的润湿性和扩展性。
这样，可以减少引线在第二开口部分7i处的暴露。
其结果，可以改善SIP 8的可靠性。
在用底部填充材料填充之后，在图8所示的步骤S12中，将底部填充材料固化。即，所填充的底部填充材料4在预定温度下被加热并固化。
之后，在图8所示的步骤S13中，进行管芯接合(die bonding)。在图9所示的管芯接合步骤中，第一存储器芯片2被层叠于微型计算机芯片1上。此时，第一存储器芯片2被面朝上安装，并层叠于面朝下安装的微型计算机芯片1的背表面1b上。即，如图3所示，膜状粘合剂6被接合到第一存储器芯片2的背表面2b，由此将微型计算机芯片1的背表面1b与第一存储器芯片2的背面2b相耦接。
然后，在图8所示的步骤S14中进行等离子体清洗，以清洗布线板7的表面7a上的用于引线键合的端子7d等。
之后，在图8所示的步骤S15中，提供Au线并进行引线键合。在图9所示的引线键合步骤中，面朝上被层叠安装于上层的第一存储器芯片2通过诸如金线的布线9被电耦接到布线板7等。即，如图1和2所示，第一存储器芯片2的焊盘2c通过布线9被电耦接到布线板7的用于引线键合的与该焊盘相对应的端子7d。
然后，在图8所示的步骤S16中，提供模塑树脂材料并用所述材料进行模塑成形。在图10所示的模塑步骤中，可以通过由模塑树脂制成的密封部件10用树脂将微型计算机芯片1、第一存储器芯片2、布线9、底部填充材料4等密封起来。
在完成模塑之后，在图8所示的步骤S17中进行模塑固化。即，所形成的密封部件10在预定温度下被加热并固化。
然后，在图8所示的步骤S18中，提供焊料球并安装和清洗焊料球。在图10所示的焊料球焊接步骤中，用作外部端子的焊料球11，例如按栅格状设置方式，被设置于布线板7的背表面7b上，并且通过助焊剂清洗等进行清洗。
然后，在图8所示的步骤S19中进行激光打标，由此把与所需的信息相关的标记放在，例如，密封部件10的表面等上。
之后，在图8所示的步骤S20中，进行切片(piece cutting)。在图10所示的切片步骤中，密封部件10和布线板7被切成封装件(package)。
然后，通过在图8所示的步骤S21中的分选处理，将封装体的合格品与不合格品分开。另外，通过步骤S22中的外观检查处理，检查每个封装件的外观。
之后，在步骤S23中，进行平整性和装运出货检查，在步骤S24中进行烘干，在步骤S25中进行包装，最终在步骤S26中将产品交货。
下面，将说明第一实施方式的修改例。
图15为横截面视图，表示了在本发明第一实施方式的第一修改例中，沿半导体器件的上层的存储器芯片的布线环方向观察的结构。图16为横截面视图，表示了沿图15所示的下层的存储器芯片的布线环方向观察的结构。图17为俯视图，表示了图15所示半导体器件中所包含的衬底结构的示例。图18为俯视图，表示了第一实施方式的第二修改例中半导体器件中所包含的衬底结构的示例。
图15和16所示第一修改例的半导体器件为具有三层芯片层叠结构的SIP 14，其包括倒装片键合到布线板7的微型计算机芯片1、层叠于微型计算机芯片1上的第一存储器芯片2、和层叠于第一存储器芯片2上的第二存储器芯片3。
在第一层的微型计算机芯片1的倒装片结构和第二层的第一存储器芯片2的引线焊接结构方面，SIP 14的结构与SIP 8相同。SIP 14还包括引线键合结构被层叠于SIP 8第二层上的第一存储器芯片2的第二存储器芯片3。
这样，在SIP 14中，第一层的微型计算机芯片1被面朝下倒装片键合到布线板7的表面7a之上。第二层的第一存储器芯片2被面朝上安装于微型计算机芯片1上，并被引线键合到布线板7。另外，第三层上的第二存储器芯片3被面朝上安装于第一存储器芯片2上，并被引线键合到布线板7。即，第二层上的第一存储器芯片2的主表面2a被耦接到第三层上的第二存储器芯片3的背表面3b，并且第二存储器芯片3的主表面3a面朝上。这样，形成于主表面3a上的焊盘3c朝上暴露着。因此，第二存储器芯片3也具有能够被引线键合的结构。
第二层的第一存储器芯片2和第三层的第二存储器芯片3被分别安装，使得第一存储器芯片2的引线键合部分处的布线环的方向与第二存储器芯片3的相差90度。即，如图17所示，在布线板7中，在表面7a上所提供的用于对第二层的第一存储器芯片2引线键合的一列端子7d，和用于对第三层第二存储器芯片3引线键合的一列端子7t，沿着布线板的相互成90度的侧边设置。在图17中，由阴影线所包含的区域是被阻焊剂膜7f所覆盖的区域。
这样，可以进行引线键合，使得引线键合中，第二层的第一存储器芯片2的布线环方向与引线焊接中第三层上的第二存储器芯片3的布线环方向相差90度。第二层的第一存储器芯片2和第三层的第二存储器芯片3两者都能被引线键合。
使SIP 14的布线板7表面7a上的阻焊剂膜7f的第二开口部分7i的角部靠近第一层的微型计算机芯片1。这样，当在组装SIP 14的过程中注入底部填充材料时，通过使排气侧的第二开口部分7i变窄，从喷嘴12滴落的底部填充材料4易于沿微型计算机芯片1的侧壁润湿和扩展。
这样，可以减少引线在第二开口部分7i处的暴露，由此像SIP 8那样改善SIP 14的可靠性。
在图18所示的第二修改例中，用于识别的目标标记7s被形成于布线板7中阻焊剂膜7f的开口7g外侧。标记7s被形成于矩形环状开口7g的三个角部外侧。任意两个或更多的标记可以被形成于开口7g外侧。在图18中，由阴影线所表示的区域是由阻焊剂膜7f所覆盖的区域。
在开口7g外侧形成目标标记7s可以使开口7g变窄以使开口7g的一些角部靠近微型计算机芯片1(见图1)。图18的第二修改例中，在布线板7的阻焊剂膜7f的与微型计算机芯片1的四个角部相对应的开口7g的四个部分之中，除了底部填充材料注入侧的第一开口部分7h以外，开口7g的其它三个部分中每个部分的角部到微型计算机芯片1的相应角部的距离比从第一开口部分7h的角部到芯片1的相应角部的距离更短。
即，在形成为矩形环形状的开口7g的四个部分之中，使开口7g的三个部分(第二开口部分7i，第三开口部分7j，和第四开口部分7k)中的每个部分的角部形成得小，以靠近微型计算机芯片1的相应的角部，这可以改善开口7g的每个角部处的底部填充材料4的润湿性和扩展。
这样，可以减少引线在开口7g的三个部分(第二开口部分7i，第三开口部分7j，和第四开口部分7k)处的暴露，这可以进一步改善半导体器件的可靠性。
[第二实施方式]
图19为横截面视图，表示了根据本发明第二实施方式所述的半导体器件的结构的示例。图20为流程图，表示了图19所示半导体器件的组装过程的示例。图21为工艺流程图，表示了图20所示组装过程中的主要步骤的示例。
图19所示的第二实施方式的半导体器件包括被倒装片键合于布线板7的微型计算机芯片1，像第一实施方式中所述的SIP 8那样。半导体器件是被称为“层叠封装(POP；package on package)15”的系统级封装型半导体器件，其中具有存储器芯片的另一个封装被安装在第一封装16上，第一封装16具有在其上倒装片键合有微型计算机芯片1的布线板7。
以下说明POP 15的详细结构。POP 15包括下层的第一封装16和上层的多芯片封装17，其中，第一封装16具有倒装片键合在布线板7上的微型计算机芯片1，多芯片封装17被安装在第一封装16上并具有第一存储器芯片2和层叠在第一存储器芯片2上的第二存储器芯片3。
第一封装16包括：布线板7；微型计算机芯片1，其通过金凸起5被倒装片键合到布线板7的表面7a；底部填充材料4，其被用来填充布线板7和芯片1之间的倒装片键合部分；以及焊料球11，其被用作POP 15的外部端子并被设置在布线板7的背表面7b上。
另一方面，多芯片封装17包括：封装衬底18，其由膜基体(filmbase)等制成；第一存储器芯片2，其面朝上安装在封装衬底18的表面18a上；第二存储器芯片3，其面朝上安装在第一存储器芯片2上；布线9，其用于将第一和第二存储器芯片2和3电耦接到封装衬底18；以及密封部件10，其用于将各个存储器芯片和布线9用树脂密封起来。另外，在封装衬底18的背表面18b上设置MCP球电极19作为的多芯片封装17的外部端子。MCP球电极19也被电耦接到下层的第一封装16的布线板7。
即，MCP球电极19每个都作为上层的多芯片封装17的外部端子，也作为用于将下层的第一封装16电耦接到上层的多芯片封装17的端子。
在POP 15中，第一封装16和多芯片封装17被各自独立组装，并将封装体的合格品与不合格品分开。这些相应的封装体的合格品被组合到一起，这能够有利地改善POP 15的成品率。
另外，在POP 15的下层的第一封装16的布线板7中，使阻焊剂膜7f的第二开口部分7i的角部靠近微型计算机芯片1，就像图1所示的第一实施方式的SIP 8的布线板7那样，由此使排气侧的第二开口部分7i的开口程度变窄。这样，在第二开口部分7i处的底部填充材料4的润湿性和扩展性可以得到改善，从而减少引线在第二开口部分7i处的暴露。
其结果，可以改善POP 15的可靠性。
接下来，在下文中参照图20中的流程图说明第二实施方式的半导体器件(POP 15)的组装过程。
首先，在图20所示的步骤S31中，涂敷焊料涂层以形成下层的第一封装16的布线板7。在第一封装16的布线板7中，像图1所示的布线板7那样，要被暴露于表面7a的阻焊剂膜7f的开口7g中的用于倒装片键合的键合引线7c需要以小节距按交错方式设置，并分别被形成为悬臂引线形式。另外，厚焊料层7r需要被形成于键合引线7c上，如图7所示。这样，粘性液体涂层被形成于用于形成键合引线7c的铜材料之上，并在其上涂敷焊料粉(焊料颗粒)。然后，对焊料粉施加助焊剂，并进行回流焊接以将焊料粉熔化，从而在键合引线7c上形成焊料层(焊料预涂层)7r。该方法被优选地使用。
因此，在布线板7中，因为如图1所示的各个用于倒装片键合的键合引线7c以悬臂引线形式被设置于阻焊剂膜7f的开口7g中，所以阻焊剂膜7f的开口7g被宽阔地形成以具有大宽度。在阻焊剂膜7f中，沿着所安装的微型计算机芯片1的外围形状，形成矩形环状的开口7g。如图4所示，用于倒装片键合的键合引线7c以小节距按交错方式并以悬臂引线形式被设置于开口7g中。在与所安装的微型计算机芯片1的四个角部相对应的阻焊剂膜7f的开口7g中，通过让第二开口部分7i的角部比底部填充材料注入侧的第一开口部分7h更靠近微型计算机芯片1，使与微型计算机芯片1的排气侧的角部相对应的阻焊剂膜7f的第二开口部分7i更窄。
换句话说，在沿着所安装的微型计算机芯片1的外围形状形成的阻焊剂膜7f的开口7g中，只有在角部处的在底部填充材料注入侧的第一开口部分7h相比其它开口部分要形成得更宽。即，如图4所示，在其内设置有键合引线7c的区域中，阻焊剂膜7f的开口7g被形成为在四个侧边具有特定的宽度。即，如果其内设置有键合引线7c的开口7g的区域相比其它区域被形成得更宽阔，键合引线7c上的焊料涂层的量在形成焊料层7r的过程中就变得不均匀。为此，使其内设置有键合引线7c的开口7g区域的宽度恒定。因此，使其内设置有键合引线7c的开口7g区域的宽度恒定，这能够向各个键合引线7c提供特定量的焊料。
在焊料涂敷工艺之后，在图20所示的步骤S32中，进行等离子体清洗以清洗布线板7。
另一方面，提供用于微型计算机芯片的晶片，并在步骤S33中进行背面研磨以形成微型计算机芯片1。即，晶片的背面被抛光直至晶片具有预定厚度。之后，在步骤S34中进行切割以获得微型计算机芯片1。
另外，还提供芯片托盘，并在步骤S35中进行使用芯片托盘的设置处理。此时，通过切割处理所获得的微型计算机芯片1被容纳于芯片托盘中。
然后，在步骤S36中，提供Au线以进行Au柱状凸起键合。此时，使用Au线在每个微型计算机芯片1的主表面1a上的焊盘1c上形成Au凸起5。
之后，通过图21所示的衬底制备步骤，制备具有与图4所示同样结构的布线板7，由此组装SIP 15。
首先，如图20所示，在步骤S37中，进行倒装片键合。即，如图21所示，进行倒装片键合底部填充材料填充步骤。像第一实施方式那样，如图11所示，布线板7的键合引线7c通过金凸起5被耦接到微型计算机芯片1，使得微型计算机芯片1被倒装片键合到布线板7。此时，微型计算机芯片1之上的金凸起5与布线板7的键合引线7c上的焊料层7r通过热压焊接被相互耦接。因为在键合引线7c上形成厚的焊料层7r，所以可以确保金凸起5和焊料之间的耦接强度。
在完成倒装片键合之后，微型计算机芯片1以背表面1b朝上的方式被安装在布线板7的表面7a之上，如图11所示。
然后，在图20所示的步骤S38中，执行底部填充工艺。底部填充材料4被滴到与微型计算机芯片1的角部相对应的底部填充材料4注入侧的第一开口部分7h中，并用底部填充材料4填充布线板7和微型计算机芯片1之间的间隙。即，如图14所示，底部填充材料4被从上方通过喷嘴12滴到与微型计算机芯片1的角部相对应的底部填充材料4注入侧的第一开口部分7h中。这样，底部填充材料4从与微型计算机芯片1的第一开口部分7h相对应的一个角部渗透到微型计算机芯片1和布线板7之间的间隙。即，底部填充材料4不是从微型计算机芯片1的多个角部渗透，而是只从其一个角部渗透，这能够使得难以形成孔隙。
于是，底部填充材料4以与第一实施方式中的相同方式被填充。
这样，布线板7与微型计算机芯片1之间的间隙可以用底部填充材料4填充，并且抑制孔隙的发生，如图21以及图12中的倒装片键合和底部填充材料填充步骤中所示那样。
根据由第二实施方式所述的半导体器件的组装，像第一实施方式那样，在注入底部填充材料的过程中，在排气侧，在与微型计算机芯片1的角部相对应的布线板7的阻焊剂膜7f的第二开口部分7i中，使阻焊剂膜7f的第二开口部分7i的角部靠近微型计算机芯片1。这样，在与微型计算机芯片1的角部相对应的第二开口部分7i处，底部填充材料4的润湿性和扩展性可以得到改善。
即，使阻焊剂膜7f的第二开口部分7i的角部靠近微型计算机芯片1，通过让排气侧的第二开口部分7i变窄，有助于从喷嘴12沿着微型计算机芯片1的侧边滴落的底部填充材料的润湿性和扩展性。
这样，可以减少引线在第二开口部分7i处的暴露，这可以改善下层的第一封装16的可靠性，以及POP 15的可靠性。
在用底部填充材料4填充之后，在图20所示的步骤S39中，将底部填充材料固化。即，在预定温度下将所填充的底部填充材料4加热并固化。
然后，在图20所示的步骤S40中，提供焊料球，并安装和清洗焊料球。在图21所示的焊料球键合步骤中，用作外部端子的焊料球11例如按栅格状设置方式被设置于布线板7的背表面7b上，并且通过助焊剂清洗等进行清洗。
然后，在图20所示的步骤S41中进行激光打标，由此将，例如，与所需信息相关的标记放在布线板7的表面等上。
然后，在图20所示的步骤S42中进行切片。在图21所示的切片步骤中，布线板7被切成封装体。
之后，通过在图20所示的步骤S43中的分选处理，将第一封装16的合格品与不合格品分开。
然后，在图20所示的步骤S44中，提供要安装在上层的多芯片封装17的合格品，并进行预堆叠。即，在图21所示的预堆叠步骤中，多芯片封装17的合格品被安装在选中的第一封装16的合格品上，以完成POP 15。
然后，在图20所示的步骤S45中的分选处理中，将POP 15的合格品与不合格品分开。另外，通过步骤S46中的外观检查处理，检查POP 15的外观。
之后，在步骤S47中进行平整性和出货检查，在步骤S48中进行烘干，在步骤S49中进行包装，最终在步骤S50中将产品交货。
尽管以上基于示例性实施方式就发明者所做的发明进行了具体的说明，但是本领域中技术人员能够理解的是，发明并不限与此，而可以在不偏离本发明的精神和范围的前提下做出各种修改。
比如，在第一实施方式的说明中，当在布线板7中，关于从开口7g的四个角部到微型计算机芯片1的相应的角部的距离，用M表示离第一开口部分7h的距离，用L表示离第二开口部分7i的距离，用N表示离第三开口部分7j的距离，以及用N表示离第四开口部分7k的距离时，满足下列关系：L＜N＜M(离第一开口部分7h的距离＝M，离第二开口部分7i的距离＝L，并且离第三开口部分7j的距离＝N，离第四开口部分7k的距离＝N)。排气侧的第二开口部分7i的形状可以与第三开口部分7j或第四开口部分7k的形状相同。即，可以满足下列关系：离第二开口部分7i的距离＝N，离第二开口部分7i的距离＝离第三开口部分7j的距离＝离第四开口部分7k的距离＝N＜离第一开口部分7h的距离＝M。同样，在此情况下，该设置可以改善在排气侧的第二开口部分7i处的底部填充材料4的润湿性和扩展性。
本发明适合用于采用底部填充材料的电子装置中。

Claims (14)

1、一种半导体器件，包括：
衬底，其包括多个键合引线，并具有形成在其表面之上的绝缘膜，所述键合引线被暴露于所述绝缘膜的开口；
半导体芯片，其具有矩形平面形状，并包括主表面和背表面，在该主表面上形成有多个焊盘，所述背表面与所述主表面相对置，所述半导体芯片以所述主表面对着所述衬底的表面的方式通过形成于所述焊盘之上的突出电极而被安装于所述衬底的表面之上；
底部填充材料，用于填充所述衬底与所述半导体芯片之间的间隙；以及
多个外部端子，其被设置于所述衬底的背表面以用于与外部部分耦接，
其中，沿着所述半导体芯片的外围形状形成所述衬底的所述绝缘膜的开口，该开口包括与所述半导体芯片的角部相对应的第一开口部分、以及与第一开口部分对置的第二开口部分，
在所述开口的外侧设置有要与外部端子耦接的多个通孔，
所述键合引线包括从所述通孔引出到所述开口中的引线布线、和安装部分，所述突出电极安装在该安装部分上，
在从所述衬底的侧边的外侧到所述开口中的方向上引出的所述键合引线、和在从所述半导体芯片的中心到所述开口中的方向上引出的所述键合引线，在所述开口中被交替地设置，
所述衬底的开口被形成为具有四个角部的平面形状的矩形形状，
其中第一开口部分具有四个角部中的第一角部，第二开口部分具有四个角部中的第二角部，以及
所述第二角部和与之相邻的所述半导体芯片的角部之间的距离比所述第一角部和与之相邻的所述半导体芯片的角部之间的距离短。
2、根据权利要求1所述的半导体器件，其中，
所述开口具有第一侧边和第二侧边，以及
所述第二角部是位于所述第一侧边与所述芯片的外缘之间并通向所述第一侧边的第三侧边、与位于所述第二侧边与所述芯片的外缘之间并通向所述第二侧边的第四侧边的交叉点。
3、根据权利要求2所述的半导体器件，其中，所述第二角部沿着连接所述半导体芯片的中心与所述半导体芯片的相应的角部的对角线放置。
4、根据权利要求1所述的半导体器件，其中，在衬底的与所述半导体芯片的一个侧边相对应的键合引线列的两个端部处都设置有未耦接到通孔的虚设引线。
5、根据权利要求1所述的半导体器件，其中，在所述衬底的所述绝缘膜的所述开口中形成有用于识别的多个目标标记。
6、一种半导体器件的制造方法，包含以下步骤：
a、制备衬底，该衬底包括多个键合引线，并具有形成于其表面之上的绝缘膜，所述键合引线被暴露于所述绝缘膜的开口；
b、将具有矩形平面形状并包括主表面和背表面的半导体芯片以所述主表面对着所述衬底的表面的方式，通过形成于多个焊盘之上的突出电极而被安装于所述衬底的所述键合引线之上，其中在所述主表面上形成有所述焊盘，所述背表面与所述主表面相对置；
c、用底部填充材料填充所述衬底与所述半导体芯片之间的间隙；以及
d、在所述衬底的所述背表面上设置用于与外部部分耦接的多个外部端子，
其中，沿着所述半导体芯片的外围形状形成所述衬底的所述绝缘膜的所述开口，所述开口包括与所述半导体芯片的角部相对应的第一开口部分、以及与所述第一开口部分对置的第二开口部分，
在所述开口的外侧设置要与外部端子耦接的多个通孔，
所述键合引线包括从所述通孔引出到所述开口中的引线布线、和安装部分，所述突出电极安装在该安装部分上，
在从所述衬底的侧边的外侧到所述开口中的方向上引出的所述键合引线、和在从所述半导体芯片的中心到所述开口中的方向上引出的所述键合引线，在所述开口中被交替地设置，
所述衬底的所述开口被形成为具有四个角部的平面形状的矩形形状，
其中，第一开口部分具有四个角部中的第一角部，而第二开口部分具有四个角部中的第二角部，
所述第二角部和与之相邻的所述半导体芯片的角部之间的距离比所述第一角部和与之相邻的所述半导体芯片的角部之间的距离短，以及
在步骤c中，所述底部填充材料从所述第一开口部分被滴入，使得所述衬底和所述半导体芯片之间的间隙被所述底部填充材料所填充。
7、根据权利要求6所述的半导体器件的制造方法，其中，
所述开口具有第一侧边和第二侧边，
所述第二角部是位于所述第一侧边与所述芯片的外缘之间并通向所述第一侧边的第三侧边、与位于所述第二侧边与所述芯片的外缘之间并通向所述第二侧边的第四侧边的交叉点。
8、根据权利要求7所述的半导体器件的制造方法，其中，所述第二角部沿着连接所述半导体芯片的中心与所述半导体芯片的相应的角部的对角线设置。
9、根据权利要求6所述的半导体器件的制造方法，其中，在步骤c中，所述底部填充材料被从所述第一开口部分滴下，同时将喷嘴沿着所述半导体芯片的侧边移动，并且在所述底部填充材料到达所述半导体芯片的同一侧边的角部之前，停止所述底部填充材料的滴下。
10、根据权利要求6所述的半导体器件的制造方法，其中，与沿着所述半导体芯片的外围形状而形成的所述绝缘膜的所述开口中的任何其它的部分相比，所述第一开口部分形成得更宽阔。
11、根据权利要求6所述的半导体器件的制造方法，其中，在衬底的与所述半导体芯片的一个侧边相对应的键合引线列的两个端部处都设置有未耦接到通孔的虚设引线。
12、根据权利要求6所述的半导体器件的制造方法，其中，在所述衬底的所述绝缘膜的所述开口中形成有用于识别的多个目标标记。
13、根据权利要求6所述的半导体器件的制造方法，其中，在所述衬底的所述绝缘膜的所述开口外形成有用于识别的多个目标标记。
14、根据权利要求6所述的半导体器件的制造方法，其中所述衬底的所述第一角部和与之相邻的所述半导体芯片的角部之间的距离比所述衬底其它三个角部中的每个和与之相邻的所述半导体芯片的角部之间的距离长。
CN2009101456487A 2008-05-29 2009-05-27 半导体器件及其制造方法 Active CN101593735B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310298717.4A CN103367176B (zh) 2008-05-29 2009-05-27 半导体器件的制造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008141285A JP5378707B2 (ja) 2008-05-29 2008-05-29 半導体装置及びその製造方法
JP2008-141285 2008-05-29
JP2008141285 2008-05-29

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201310298717.4A Division CN103367176B (zh) 2008-05-29 2009-05-27 半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN101593735A true CN101593735A (zh) 2009-12-02
CN101593735B CN101593735B (zh) 2013-07-17

Family

ID=41378785

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2009101456487A Active CN101593735B (zh) 2008-05-29 2009-05-27 半导体器件及其制造方法
CN201310298717.4A Active CN103367176B (zh) 2008-05-29 2009-05-27 半导体器件的制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201310298717.4A Active CN103367176B (zh) 2008-05-29 2009-05-27 半导体器件的制造方法

Country Status (4)

Country Link
US (2) US8021932B2 (zh)
JP (1) JP5378707B2 (zh)
CN (2) CN101593735B (zh)
TW (1) TWI435420B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103903995A (zh) * 2012-12-27 2014-07-02 瑞萨电子株式会社 半导体装置的制造方法及半导体装置
CN104681560A (zh) * 2013-11-28 2015-06-03 株式会社东芝 半导体装置及非易失性半导体存储装置
CN105265028B (zh) * 2013-07-02 2016-08-24 捷锐士阿希迈公司(以奥林巴斯美国外科技术名义) 混合互连
CN113271713A (zh) * 2020-02-17 2021-08-17 颀邦科技股份有限公司 芯片封装构造及其电路板

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194143A (ja) * 2008-02-14 2009-08-27 Elpida Memory Inc 半導体装置
JP5117371B2 (ja) * 2008-12-24 2013-01-16 新光電気工業株式会社 半導体装置およびその製造方法
US8519535B2 (en) * 2011-05-11 2013-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for controlling package warpage
US8633588B2 (en) * 2011-12-21 2014-01-21 Mediatek Inc. Semiconductor package
US9659893B2 (en) 2011-12-21 2017-05-23 Mediatek Inc. Semiconductor package
CN102982647B (zh) * 2012-12-06 2016-03-30 无锡华润矽科微电子有限公司 一种感烟报警装置的控制芯片设计的布线方法
US9510739B2 (en) 2013-07-12 2016-12-06 Gyrus Acmi, Inc. Endoscope small imaging system
KR102190390B1 (ko) * 2013-11-07 2020-12-11 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
CN103996684B (zh) * 2014-05-20 2017-06-20 格科微电子（上海）有限公司 图像传感器结构及其封装方法
JP6215784B2 (ja) * 2014-06-27 2017-10-18 京セラ株式会社 配線基板
KR102214512B1 (ko) 2014-07-04 2021-02-09 삼성전자 주식회사 인쇄회로기판 및 이를 이용한 반도체 패키지
JP2016122802A (ja) 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6374338B2 (ja) * 2015-03-24 2018-08-15 京セラ株式会社 配線基板
US9721906B2 (en) * 2015-08-31 2017-08-01 Intel Corporation Electronic package with corner supports
JP6105773B2 (ja) * 2016-02-19 2017-03-29 ルネサスエレクトロニクス株式会社 半導体装置
CN105702635B (zh) * 2016-03-07 2018-12-21 三星半导体(中国)研究开发有限公司 半导体封装件
KR102349884B1 (ko) * 2016-03-17 2022-01-12 도쿄엘렉트론가부시키가이샤 액체를 사용해서 기판에 대한 칩 부품의 얼라인먼트를 행하는 방법
US11282717B2 (en) 2018-03-30 2022-03-22 Intel Corporation Micro-electronic package with substrate protrusion to facilitate dispense of underfill between a narrow die-to-die gap
US20220028704A1 (en) * 2018-12-18 2022-01-27 Octavo Systems Llc Molded packages in a molded device
JP2020145351A (ja) * 2019-03-07 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
KR20210047458A (ko) 2019-10-22 2021-04-30 삼성전자주식회사 패키지 기판 및 그의 제조 방법, 및 패키지 기판을 포함하는 반도체 패키지 및 그의 제조 방법
JP2021125643A (ja) 2020-02-07 2021-08-30 キオクシア株式会社 半導体装置およびその製造方法
CN112382618B (zh) * 2020-11-09 2023-10-27 成都海光集成电路设计有限公司 一种封装结构及封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6700208B1 (en) * 1999-10-28 2004-03-02 Shinko Electric Industries Co., Ltd. Surface mounting substrate having bonding pads in staggered arrangement
JP2005175113A (ja) * 2003-12-10 2005-06-30 Fdk Corp フリップチップ実装用プリント配線基板
CN1921101A (zh) * 2005-08-24 2007-02-28 新光电气工业株式会社 半导体器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05327195A (ja) * 1992-05-26 1993-12-10 Matsushita Electric Ind Co Ltd プリント基板
JP3795600B2 (ja) * 1996-12-24 2006-07-12 イビデン株式会社 プリント配線板
JP2997232B2 (ja) * 1997-11-11 2000-01-11 富士通株式会社 フリップチップ実装用基板及びフリップチップ実装検査方法
JP3367886B2 (ja) * 1998-01-20 2003-01-20 株式会社村田製作所 電子回路装置
JP3623407B2 (ja) * 1999-09-14 2005-02-23 三菱電機株式会社 配線基板
US7732904B2 (en) * 2003-10-10 2010-06-08 Interconnect Portfolio Llc Multi-surface contact IC packaging structures and assemblies
JP2005150179A (ja) * 2003-11-12 2005-06-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP4477966B2 (ja) * 2004-08-03 2010-06-09 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4441545B2 (ja) * 2007-03-30 2010-03-31 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP5162226B2 (ja) * 2007-12-12 2013-03-13 新光電気工業株式会社 配線基板及び半導体装置
JP4971243B2 (ja) * 2008-05-15 2012-07-11 新光電気工業株式会社 配線基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6700208B1 (en) * 1999-10-28 2004-03-02 Shinko Electric Industries Co., Ltd. Surface mounting substrate having bonding pads in staggered arrangement
JP2005175113A (ja) * 2003-12-10 2005-06-30 Fdk Corp フリップチップ実装用プリント配線基板
CN1921101A (zh) * 2005-08-24 2007-02-28 新光电气工业株式会社 半导体器件

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103903995A (zh) * 2012-12-27 2014-07-02 瑞萨电子株式会社 半导体装置的制造方法及半导体装置
CN105265028B (zh) * 2013-07-02 2016-08-24 捷锐士阿希迈公司(以奥林巴斯美国外科技术名义) 混合互连
CN104681560A (zh) * 2013-11-28 2015-06-03 株式会社东芝 半导体装置及非易失性半导体存储装置
CN104681560B (zh) * 2013-11-28 2018-01-19 东芝存储器株式会社 半导体装置及非易失性半导体存储装置
CN113271713A (zh) * 2020-02-17 2021-08-17 颀邦科技股份有限公司 芯片封装构造及其电路板

Also Published As

Publication number Publication date
US8021932B2 (en) 2011-09-20
CN103367176A (zh) 2013-10-23
JP5378707B2 (ja) 2013-12-25
CN101593735B (zh) 2013-07-17
US8222738B2 (en) 2012-07-17
JP2009289999A (ja) 2009-12-10
TW201010020A (en) 2010-03-01
CN103367176B (zh) 2016-03-16
TWI435420B (zh) 2014-04-21
US20090294978A1 (en) 2009-12-03
US20110300672A1 (en) 2011-12-08

Similar Documents

Publication Publication Date Title
CN101593735B (zh) 半导体器件及其制造方法
US6046077A (en) Semiconductor device assembly method and semiconductor device produced by the method
KR100384260B1 (ko) 반도체장치 및 그 제조방법
US5805422A (en) Semiconductor package with flexible board and method of fabricating the same
US7049692B2 (en) Stacked semiconductor device
CN101312162B (zh) 一种制造半导体器件的方法
US8272120B2 (en) Apparatus for applying solder to semiconductor chips using decals with aperatures present therein
US8994134B2 (en) Electronic device and method of manufacturing the same
US11062982B2 (en) Packaged semiconductor device with a particle roughened surface
CN100444373C (zh) 无空隙电路板和具有该电路板的半导体封装
US11437333B2 (en) Packaged semiconductor device with a reflow wall
JP2002270638A (ja) 半導体装置および樹脂封止方法および樹脂封止装置
US7663254B2 (en) Semiconductor apparatus and method of manufacturing the same
JP2003007902A (ja) 電子部品の実装基板及び実装構造
US20120020041A1 (en) Device and manufacturing method of the same
KR20120062434A (ko) 반도체 패키지 및 그 제조방법
US20070013066A1 (en) Semiconductor package and fabrication method thereof
US20180301406A1 (en) Semiconductor package and method for manufacturing the same
JPH11274235A (ja) 半導体装置およびその製造方法
JP2007081127A (ja) 半導体装置及び半導体装置の製造方法
JPH1098077A (ja) 半導体装置の製造方法
US20100323479A1 (en) Semiconductor Component with Surface Mountable Devices and Method for Producing the Same
JP2000349185A (ja) 半導体装置と接続用はんだボール基部補強方法
JPH1174402A (ja) Ｂｇａ型半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC CORP.

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100812

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: TOKYO, JAPAN TO: KANAGAWA, JAPAN

TA01 Transfer of patent application right

Effective date of registration: 20100812

Address after: Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: Renesas Technology Corp.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder