CN101533769B - Soi衬底的制造方法 - Google Patents

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Abstract

本发明的要旨为如下：准备单晶半导体衬底和由绝缘体构成的基底衬底，在单晶半导体衬底上形成Si类的第一绝缘膜，通过在距单晶半导体衬底表面有预定深度的位置中引入离子来形成剥离层，通过对基底衬底施加偏压进行等离子体处理来使基底衬底表面平坦化，采用溅射法在被平坦化的基底衬底上形成包含铝的第二绝缘膜，使单晶半导体衬底的表面和基底衬底的表面相对，粘合第一绝缘膜的表面和第二绝缘膜的表面，通过以剥离层为境界进行分离来在基底衬底上隔着第二绝缘膜及第一绝缘膜设置单晶半导体膜。

Description

SOI衬底的制造方法
技术领域
本发明涉及一种SOI(Silicon on Insulator；绝缘体上硅)衬底及其制造方法、和利用该SOI衬底的半导体装置及其制造方法。 
背景技术
近年开发出利用在绝缘表面上存在有较薄的单晶半导体膜的SOI(Silicon on Insulator；绝缘体上硅)衬底而代替大块状硅片的集成电路。通过使用SOI衬底，可以减少晶体管的漏极与衬底之间的寄生电容，为此SOI衬底因可以提高半导体集成图2A-1至2A-3、2B-1至2B-3、2C和2D是示出本发明的SOI衬底的制造方法的一个例子的图； 
图3A至3F是示出本发明的SOI衬底的制剥离用衬底的硅片进行氢离子注入，在距表面有预定深度的位置中形成离子注入层。接下来，中间夹着氧化硅膜，将注入有氢离子的硅片与其它的硅片粘合(接合)。之后，通过进行热处理，该离子注入层成为劈开面，且注入有氢离子的剥离用硅片剥离成薄膜状，从而可以在被剥离用硅片上形成单晶硅膜。智能切割法有时被称为氢离子注入剥离法。 
此外，还提出有一种利用这种智能切割法将单晶硅膜形成在由玻璃构成的支撑衬底上的方法(例如，参照专利文献1)。 
[专利文献1] 
日本专利申请公开2004-87606号公报 
与硅片相比，玻璃衬底可以实现大面积化且为廉价的衬底，所以主要用于各种电子设备诸如液晶显示装置等的显示装置的制造。通过将玻璃衬底用作基底衬底，可以制造大面积且廉价的SOI衬底。 
但是，在基底衬底的表面不平坦的情况下，当贴合基底衬底和单晶硅衬底之际产生粘合不良，并且在基底衬底上产生不形成单晶 硅膜的区域(缺陷)。在使用这种具有缺陷的SOI衬底形成半导体元件如晶体管等的情况下，会产生工作不良。特别是，随着基底衬底的大型化，这种问题变得明显。 
此外，在使用耐热性低的材料如玻璃等作为基底衬底的情况下，需要进行低温工序。但是，在以低温工序粘合半导体衬底和基底衬底的情况下，即使粘合形成在半导体衬底一侧的绝缘膜(氧化硅膜等的Si类绝缘膜)和基底衬底的表面(Si类绝缘膜)也不能获得充分的紧密性而会产生贴合不良。 
发明内容
鉴于上述问题，本发明的目的之一为如下：在以低温工序贴合半导体衬底和基底衬底的情况下也提高半导体衬底和基底衬底的紧密性而减少贴合不良。 
本发明包括如下步骤：在半导体衬底一侧的贴合面上设置Si类的第一绝缘膜，在基底衬底一侧的贴合面上设置包含铝的第二绝缘膜，粘合Si类的第一绝缘膜和包含铝的第二绝缘膜。此外，在将包含铝的第二绝缘膜形成在基底衬底上之前，对基底衬底进行平坦化处理。下面，对于本发明的具体结构进行说明。 
本发明的SOI衬底的制造方法之一包括如下步骤：准备单晶半导体衬底和由绝缘体构成的基底衬底；在单晶半导体衬底上形成Si类的第一绝缘膜；通过从单晶半导体衬底的表面添加离子，在单晶半导体衬底中形成剥离层；对基底衬底进行平坦化处理；在受到平坦化处理的基底衬底上形成具有氧化铝的第二绝缘膜；使单晶半导体衬底和基底衬底相对，且粘合第一绝缘膜的表面和第二绝缘膜的表面；以及通过在剥离层中进行分离，在基底衬底上隔着第二绝缘膜及第一绝缘膜形成单晶半导体膜。 
此外，本发明的SOI衬底的制造方法之一包括如下步骤：准备多个单晶半导体衬底和由绝缘体构成的基底衬底；在多个单晶半导体衬底上分别形成Si类的第一绝缘膜；通过从多个单晶半导体衬底的表面 引入离子，在多个单晶半导体衬底中分别形成剥离层；对基底衬底进行平坦化处理；在受到平坦化处理的基底衬底上形成具有氧化铝的第二绝缘膜；使多个单晶半导体衬底的每一个和基底衬底相对，且粘合第一绝缘膜的表面和第二绝缘膜的表面；以及通过在剥离层中进行分离，在设置在基底衬底上的第二绝缘膜上设置由第一绝缘膜和单晶半导体膜构成的多个叠层体。 
本说明书中的“单晶”是指晶面、晶轴一致的结晶，且是指构成其的原子或分子在空间有规则地排列的结晶。不过，虽然单晶是由原子有规则地排列而构成的，但是也包括其一部分具有该排列混乱的晶格缺陷的结晶以及故意地或非故意地具有晶格畸变的结晶。 
Si类的绝缘膜是指氧化硅膜、氧氮化硅膜、氮化硅膜、氮氧化硅膜。注意，除此之外，还包括以Si为主要成分的绝缘膜如碳化硅(SiC)膜等。 
注意，在本说明书中，表面的平均面粗糙度(Ra)是将JIS B0601中定义的中心线平均粗糙度扩大为三维以使其能够应用于测定面，可以将它表示为“将从基准面到指定面的偏差的绝对值平均而得的值”，以如下数式(1)定义。 
[数式1] 
R a = 1 S 0 ∫ y 1 y 2 ∫ x 1 x 2 | f ( x , y ) - Z 0 | dxdy
注意，在数式(1)中，S0是指测定面(用坐标(x1，y1)(x1，y2)(x2，y1)(X2，Y2)表示的四个点所围绕的长方形的区域)的面积，Z0是指测定面的平均高度。 
最大高低差(P-V)是指在测定面中最高的标高Zmax和最低的标高Zmin的差。 
在本说明书中，半导体装置是指通过利用半导体特性而能够发挥其功能的所有装置，并且电光装置、半导体电路及电子设备都被包括在半导体装置的范畴内。 
在本说明书中显示装置包括发光装置、液晶显示装置。发光装置包括发光元件，并且液晶显示装置包括液晶元件。其亮度由电流或电压控制的元件都被包括在发光元件的范畴内，具体地包括无机EL(电致发光)、有机EL等。
根据本发明，在通过以低温工序贴合半导体衬底和基底衬底来制造SOI衬底的情况下，也可以提高半导体衬底和基底衬底的紧密性并减少贴合不良。 
附图说明
图1A-1和1A-2、1B-1至IB-3、1C和1D是示出本发明的SOI衬底的制造方法的一个例子的图； 
图2A-1至2D是示出本发明的SOI衬底的制造方法的一个例子的图； 
图3A至3F是示出本发明的SOI衬底的制造方法的一个例子的图； 
图4A至4D、4E-1至4E-4、4F-1和4F-2是示出本发明的SOI衬底的制造方法的一个例子的图； 
图5A-1和5A-2、5B至5D是示出本发明的SOI衬底的制造方法的一个例子的图； 
图6是示出从圆形的单晶半导体衬底切割预定的外形尺寸的转置用半导体衬底的方式的图； 
图7是示出从圆形的单晶半导体衬底切割预定的外形尺寸的转置用半导体衬底之后的方式的图； 
图8A和8B示出转置用半导体衬底的结构：图8A是角部的放大图；图8B是周边端部的截面形状的图； 
图9是示出从圆形的单晶半导体衬底切割预定的外形尺寸的转置用半导体衬底的方式的图； 
图10是示出从圆形的单晶半导体衬底切割预定的外形尺寸的转置用半导体衬底之后的方式的图； 
图11A和11B是示出从直径为450mm的硅片切割转置用半导体衬底并进行600mm×720mm的基底衬底的转置的方式的图； 
图12A和12B是示出从直径为200mm至300mm的硅片切割转置用半导体衬底并进行600mm×720mm的基底衬底的转置的方式的图； 
图13A和13B是示出从直径为450mm的硅片切割转置用半导体衬底并进行620mm×750mm的基底衬底的转置的方式的图； 
图14A和14B是示出从直径为300mm的硅片切割转置用半导体衬底并进行620mm×750mm的基底衬底的转置的方式的图； 
图15A和15B是示出从直径为450mm的硅片切割转置用半导体衬底并进行730mm×920mm的基底衬底的转置的方式的图； 
图16A和16B是示出从直径为300mm的硅片切割转置用半导体衬底并进行730mm×920mm的基底衬底的转置的方式的图； 
图17是示出当将单晶半导体膜设置在基底衬底上时的配置方式的一个例子的图； 
图18是示出将单晶半导体膜设置在基底衬底上时的配置方式的一个例子的图； 
图19是示出使用设置在基底衬底上的单晶半导体膜形成显示面板的例子的图； 
图20是示出用于显示面板的像素的一个例子的图，该像素包括被输入数据信号的第一晶体管和连接到像素电极的第二晶体管； 
图21A和21B是示出使用单晶半导体膜的显示面板的制图步骤的截面图； 
图22A和22B是示出使用单晶半导体膜的显示面板的制图步骤的截面图； 
图23A和23B是示出使用单晶半导体膜的显示面板的制图步骤的截面图； 
图24是对应于图20的像素的截面图； 
图25是示出由单晶半导体膜形成像素晶体管的液晶显示装置的像素的一个例子的图； 
图26A至26H是示出电子设备的一个例子的图； 
图27A至27C是示出电子设备的一个例子的图； 
图28A-1和28A-2、28B-1至28B-3、28C和28D是示出本发明的SOI衬底的制造方法的一个例子的图； 
图29A和29B是示出平坦化处理之前后的玻璃衬底表面的AFM图像的图； 
图30是示出平坦化处理之前后的包含在玻璃衬底中的Ce浓度及玻璃衬底表面的P-V的图； 
图31A至31D是说明在实施例2中制造的样品的图； 
图32是说明刮刀法的图； 
图33是示出实施例2所示的样品A至样品D的粘合界面的表面能量的测量结果的图； 
图34A和34B是说明氧化铝膜中的钠的热处理之前后的扩散性的图。 
具体实施方式
下面，关于本发明的实施方式参照附图进行说明。但是，所属技术领域的普通技术人员可以很容易地理解一个事实，就是本发明可以以多个不同形式来实施，其方式和详细内容可以被变换而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。注意，在用来说明实施方式的所有附图中，使用相同的附图标记来表示相同的部分或具有相同功能的部分，而省略其重复说明。 
实施方式1 
在本实施方式中，关于本发明的SOI衬底的制造方法的一个例子，参照附图进行说明。具体而言，说明如下方法：在半导体衬底一侧形成Si类的绝缘膜，在基底衬底一侧形成包含铝的绝缘膜，并且粘合半导体衬底和基底衬底。 
首先，准备半导体衬底100(参照图1A-1)。 
作为半导体衬底100可以使用市场上销售的半导体衬底，例如可以使用单晶硅衬底、锗衬底、镓砷或铟磷等化合物半导体衬底。市场上销售的硅衬底的典型例子是直径为5英寸(125mm)、直径为6英寸(150mm)、直径为8英寸(200mm)、直径为12英寸(300mm)的圆形衬底。注意，其形状不局限于圆形，还可以使用被加工成矩形等的硅衬底。在以下说明中，示出使用单晶硅衬底作为半导体衬底100的情况。 
接着，在距半导体衬底100的表面有预定深度的位置中设置剥离层104，并在半导体衬底100的表面上设置第一绝缘膜102(参照图1A-2)。 
利用Si类的绝缘膜设置第一绝缘膜102即可，例如可以使用氧化硅膜、氧氮化硅膜、氮化硅膜、氮氧化硅膜等的单层、或者这些膜的叠层。通过热氧化法、CVD法或溅射法等，可以形成这些膜。此外，在通过CVD法形成第一绝缘膜102的情况下，作为第一绝缘膜102，可以使用氧化硅膜，该氧化硅膜是使用四乙氧基硅烷(缩写；TEOS：化学式为Si(OC2H5)4)等的有机硅烷通过化学气相淀积法来制造的。此外，还可以使用以Si为主要成分的绝缘膜如碳化硅(SiC)膜等。 
注意，氧氮化硅膜指的是在其组成上氧含量多于氮含量的物质，其包含氧、氮、Si及氢，其浓度范围为如下：55原子％至65原子％的氧；1原子％至20原子％的氮；25原子％至35原子％的Si；以及0.1原子％至10原子％的氢。另一方面，氮氧化硅膜指的是在其组成上氮含量多于氧含量的物质，其包含氧、氮、Si及氢，其浓度范围为如下：15原子％至30原子％的氧；20原子％至35原子％的氮；25原子％至35原子％的Si；以及15原子％至25原子％的氢。在以下说明中，示出使用氧化硅膜作为第一绝缘膜102的情况。 
剥离层104可以通过将离子添加到距半导体衬底100的表面有预定深度的区域中来形成。 
形成剥离层104的区域的深度可以根据被添加的离子的加速能量和入射角调节。加速能量可以根据加速电压、剂量等调节。剥离层104形成在具有与离子的平均侵入深度大致相同的深度的区域中。在后面的步骤中从半导体衬底100分离的半导体膜的厚度取决于添加离子的深度。形成剥离层104的深度为10nm以上且500nm以下，优选为50nm 以上且200nm以下。 
作为当添加离子之际使用的气体，有氢气体、稀有气体等。但是在本实施方式中优选使用氢气体。在将氢气体用于离子掺杂法的情况下，所生成的离子种为H+、H2 +及H3 +，并且优选以H3 +最多的比例进行添加。H3 +的离子添加效率比H+、H2 +的离子添加效率高，从而可以实现添加时间的缩短。此外，在后面的工序中，容易产生剥离层的裂缝。 
接着，准备基底衬底120(参照图1B-1)。 
作为基底衬底120，使用由绝缘体构成的衬底。具体而言，作为基底衬底120，使用用于电子工业的玻璃衬底如铝硅酸盐玻璃、铝硼硅酸盐玻璃、钡硼硅酸盐玻璃。通过使用可实现大面积化并廉价的玻璃衬底作为基底衬底120，与使用硅片的情况相比，可以实现低成本化。 
接着，对基底衬底120的表面进行采用等离子体处理的平坦化处理(参照图1B-2)。 
在此，将惰性气体(例如，氩(Ar)气体)及/或反应性气体(例如，氧(O2)气体、氮(N2)气体)引入到真空状态的处理室中，并对被处理面(在此为基底衬底120的表面)施加偏压来使其成为等离子体状态而进行。在等离子体中存在电子和Ar的阳离子，并且Ar的阳离子在阴极方向(基底衬底120一侧)上被加速。通过加速了的Ar的阳离子碰撞到基底衬底120的表面，基底衬底120的表面受到溅射蚀刻。此时，从基底衬底120的表面的凸部优先地进行溅射蚀刻，因此可以提高该基底衬底120的表面的平坦性。在引入反应性气体的情况下，可以修复因基底衬底120的表面受到溅射蚀刻而产生的缺损。 
通过进行采用等离子体处理的平坦化处理，将基底衬底120的表面的平均粗糙度(Ra)优选设定为0.5nm以下，更优选设定为0.3nm以下，并且将最大高低差(P-V)优选设定为6nm以下，更优选设定为3nm以下。 
具体条件为如下即可：处理电力为100W至1000W(RF)，压力为0.1Pa至2.0Pa，气体流量为5sccm至150sccm，并且对衬底施加200V至600V的偏压。 
此外，当进行上述等离子体处理之际，通过对处理室进行预涂处理，可以防止构成处理室的金属(铁(Fe)、镍(Ni)、铬(Cr)等)附着到基底衬底120的表面作为杂质。例如，通过使用绝缘膜如氧化硅膜、硅膜、氧化铝膜、碳化硅(SiC)膜等覆盖处理室的内壁，可以减少平坦化处理所引起的基底衬底120的表面污染。 
像这样，通过进行平坦化处理，可以提高基底衬底120的表面的平坦性。即使使用通过化学机械抛光(CMP；Chemical MechanicalPolishing)等受到抛光的衬底作为基底衬底120，也可以去除残留在基底衬底120上的抛光粒子(CeO2等)，并使表面平坦化。结果，可以提高形成在基底衬底120上的膜的平坦性。 
注意，也可以在对基底衬底120进行平坦化处理之前对基底衬底120进行清洗。优选使用盐酸和过氧化氢以及纯水的混合液(HPM)、硫酸和过氧化氢以及纯水的混合液(SPM)、氨水和过氧化氢以及纯水的混合液(APM)、氟酸和纯水的混合液，也叫做稀释的氢氟酸(DHF)等对基底衬底120进行超声波清洗。通过进行这种清洗处理，可以实现基底衬底120的表面的平坦化并以一定的程度去除残留的抛光粒子。 
接着，在基底衬底120上形成Si类的绝缘膜以外的第二绝缘膜122(参照图1B-3)。作为第二绝缘膜122，可以使用包含选自铝、镁、锶、钛、钽、锆、钇中之一种或多种元素的氧化膜或氮化膜。 
在本实施方式中，作为第二绝缘膜122，使用具有氧化铝的绝缘膜。具有氧化铝的绝缘膜也可以包含铝以外的金属氧化膜，例如可以应用除了氧化铝之外还包括氧化镁和氧化锶的一方或双方的绝缘膜。此外，也可以使用包含氮的氧化铝作为第二绝缘膜122。 
可以通过溅射法形成第二绝缘膜122。作为用于溅射法的靶子，例如可以使用包含铝(Al)的金属或氧化铝等的金属氧化物。注意，作为靶子的材料，根据要形成的膜而适当地选择，即可。 
此外，优选以不暴露于大气的方式连续进行上述平坦化处理和通过溅射法的第二绝缘膜122的形成。通过连续地进行处理，可以实现提高处理量。另外，在通过等离子体处理使基底衬底120的表面平坦 化之后，基底衬底120的表面激活，因此有机物等的杂质容易附着。但是，通过连续地进行处理，可以减少杂质附着到基底衬底120。 
当将金属用作溅射靶子时，通过在引入反应气体(例如为氧)的同时进行溅射(反应性溅射法)，形成第二绝缘膜122。作为金属，可以使用铝、镁(Mg)、包含铝和镁的合金、包含铝和锶(Sr)的合金、或包含铝、镁、锶的合金。在此情况下，利用直流(DC)电源或高频(RF)电源进行溅射，即可。 
例如，可以以如下条件进行溅射：将铝用作靶子，气体流量为氩：0sccm至100sccm，氧：5sccm至100sccm，成膜压力为0.1Pa至2.0Pa，成膜电力为0.5kW至4kW(DC或RF)，T-S间距离(靶子和衬底之间的距离)为50mm至185mm。注意，通过在形成第二绝缘膜122之前使用惰性气体(例如为氩)来进行溅射，或通过预先在假衬底上进行成膜，可以减少当在基底衬底120上形成第二绝缘膜122时产生的灰尘。 
在将金属氧化物用作靶子的情况下，通过利用高频(RF)电源进行溅射(RF溅射法)，形成第二绝缘膜122。作为金属氧化物，可以使用氧化铝、氧化镁、氧化锶、包含铝和镁的氧化物、包含铝和锶的氧化物、或包含铝、镁、锶的氧化物。 
例如，可以以如下条件进行溅射：将氧化铝用作靶子，气体流量为氩：0sccm至100sccm，氧：5sccm至100sccm，成膜压力为0.1Pa至2.0Pa，成膜电力为0.5kW至4kW，T-S间距离(靶子和衬底之间的距离)为50mm至185mm。 
此外，也可以采用偏压溅射法形成第二绝缘膜122。在偏压溅射法中，对被处理面(在此为基底衬底120)施加偏压并对该被处理面入射离子，因此在从靶子进行堆积的同时，进行对于被处理面的蚀刻和重新附着。蚀刻从基底衬底120表面的凸部优先进行，所以可以在使基底衬底120表面平坦化的同时堆积第二绝缘膜122。由此，在应用偏压溅射法的情况下，也可以省略在形成第二绝缘膜122之前对基底衬底120进行的平坦化处理。 
在采用偏压溅射法的情况下，可以以如下条件进行：将铝用作靶子，气体流量为氩：0sccm至100sccm，氧：5sccm至100sccm，成膜压力为0.1Pa至2.0Pa，成膜电力为0.5kW至4kW(DC)，T-S间距离(靶子和衬底之间的距离)为50mm至185mm，并且对被处理衬底一侧施加50W至300W的高频电力。
通过采用上述方法中之任何一种来在基底衬底120上设置具有氧化铝的绝缘膜，可以防止包括在基底衬底120中的可动离子及水分等的杂质扩散到后面要形成在该基底衬底120上的单晶半导体膜中。 
接着，使半导体衬底100和基底衬底120相对并粘合第一绝缘膜102的表面和第二绝缘膜122的表面(参照图1C)。使形成在半导体衬底100上的第一绝缘膜102和形成在基底衬底120上的第二绝缘膜122的表面密贴来形成粘合。该粘合是范德瓦耳斯力作用而实现的，并且通过使半导体衬底100和基底衬底120密贴，可以以Si-OH、Al-OH等形成由氢键构成的粘合。 
在此，由于在半导体衬底100一侧的贴合面上设置作为Si类绝缘膜的氧化硅膜，并将具有氧化铝的绝缘膜用于基底衬底120一侧的贴合面，因此半导体衬底100和基底衬底120的粘合成为Si类绝缘膜和Si类以外的绝缘膜的粘合(异质粘合)。通过使用这种材料进行粘合，可以提高半导体衬底100和基底衬底120的紧密性。 
注意，优选地是，在粘合半导体衬底100和基底衬底120之前对形成在基底衬底120上的第二绝缘膜122进行表面处理。作为表面处理，可以进行臭氧处理(例如为臭氧水清洗)、或兆声清洗及臭氧水清洗。此外，还可以反复臭氧水清洗和利用氟酸的清洗多次。通过进行这种表面处理，可以去除第二绝缘膜122的表面上的有机物等的灰尘，并使第二绝缘膜122的表面亲水化。当然，也可以对形成在半导体衬底100上的第一绝缘膜102进行表面处理。 
接着，通过加热处理在剥离层104中进行分离(劈开)，在基底衬底120上隔着第二绝缘膜122及第一绝缘膜102形成单晶半导体膜124(参照图1D)。在此，通过进行400℃至650℃的加热处理，在包括于剥离层104中的离子(例如为氢离子)中产生微小空洞的体积变化，从而可以沿着剥离层104进行分离。结果，半导体衬底100的一部分(单晶半导体膜124)被设置在基底衬底120上。 
注意，作为在粘合半导体衬底100和基底衬底120之后进行的加热处理，优选使用RTA(Rapid Thermal Anneal；快速热退火)装置等的能够急速加热的装置。通过使用这种装置，可以实现热处理时间的缩短化。此外，可以利用比基底衬底120的应变点高的温度。注意，作为RTA装置，可以采用使用高温气体进行加热处理的GRTA(Gas RapidThermal Anneal；气体快速热退火)装置、或利用灯光进行热处理的LRTA(Lamp Rapid Thermal Anneal；灯快速热退火)装置。 
通过上述步骤，可以制造一种SOI衬底，其中在基底衬底120上隔着具有氧化铝的第二绝缘膜122及第一绝缘膜102设置有单晶半导体膜124。 
通过在基底衬底120和单晶半导体膜124之间设置氧化铝膜，可以防止包括在基底衬底120中的可动离子及水分等的杂质扩散到单晶半导体膜124。此外，通过将形成在基底衬底120上的第二绝缘膜122用作与形成在半导体衬底100上的第一绝缘膜102粘合的膜，可以提高半导体衬底100和基底衬底120的紧密性，从而可以减少半导体衬底100和基底衬底120的贴合不良。 
注意，在上述步骤中，也可以对所获得的SOI衬底的表面进行平坦化处理。通过进行平坦化处理，即使在剥离之后设置在基底衬底120上的单晶半导体膜124的表面上产生凹凸，也可以使SOI衬底的表面平坦化。 
作为平坦化处理，可以利用CMP、蚀刻处理、激光照射等来进行。例如，通过在进行干蚀刻及湿蚀刻之一方、或组合双方的蚀刻处理(回蚀刻处理)之后照射激光，可以进行单晶半导体膜124的重新晶化和表面的平坦化。 
通过从单晶半导体膜的上表面一侧照射激光，可以使单晶半导体膜的上表面熔化。在熔化之后，单晶半导体膜冷却并固化，从而可以获得其上表面的平坦性提高了的单晶半导体膜。通过使用激光，基底 衬底120不被直接加热，因此可以抑制该基底衬底120的温度升高。由此，即使将像玻璃衬底那样的耐热性低的衬底用于基底衬底120，也可以使单晶半导体膜熔化并平坦化。 
注意，利用激光照射的单晶半导体膜的熔化优选为部分熔化。这是因为如下缘故：在进行完全熔化的情况下，在成为液相之后无秩序地产生核而进行微晶化且晶性降低的可能性高。另一方面，通过进行部分熔化，从不被熔化的固相部分进行结晶生长。由此，可以减少半导体膜中的缺陷。在此，完全熔化是指单晶半导体膜熔化到下部界面附近而变成液体状态的情况。另一方面，在此情况下，部分熔化是指单晶半导体膜的上部熔化而变成液相，但下部不熔化而是固相状态的情况。 
当进行上述激光照射时，优选使用脉冲振荡激光器。这是因为如下缘故：脉冲振荡激光器可以瞬间地振荡能量高的脉冲激光，从而可以容易实现熔化状态。振荡频率优选大致为1Hz以上且10MHz以下。 
也可以在如上所述那样照射激光之后，进行薄膜化工序以减少单晶半导体膜的厚度。为了进行单晶半导体膜的薄膜化，应用干蚀刻及湿蚀刻的一方或组合双方的蚀刻处理(回蚀刻处理)即可。例如，当单晶半导体膜是由硅材料构成的层时，可以将SF6和O2用作工序气体进行干蚀刻来使单晶半导体膜减薄。 
注意，既可以对SOI衬底进行平坦化处理，又可以对分离之后的半导体衬底100进行平坦化处理。通过使分离之后的半导体衬底100的表面平坦化，可以在SOI衬底的制造步骤中再次利用该半导体衬底100。 
此外，虽然本实施方式示出将一个半导体衬底100贴合到一个基底衬底120的情况，但是不局限于此。也可以将多个半导体衬底贴合到一个基底衬底120。参照图28A-1至28D说明将多个半导体衬底100a至100c贴合到一个基底衬底120的情况。 
首先，准备多个半导体衬底。在此，说明使用半导体衬底100a、 半导体衬底100b以及半导体衬底100c的情况(参照图28A-1)。 
接着，在距半导体衬底100a的表面有预定深度的位置中设置剥离层104a，并且在半导体衬底100a的表面上设置第一绝缘膜102a(参照图28A-2)。此外，与半导体衬底100a同样地，在距半导体衬底100b、100c的表面有预定深度的位置中分别设置剥离层104b、104c，且在其表面上分别设置第一绝缘膜102b、102c。注意，使用Si类绝缘膜设置第一绝缘膜102a至102c。 
接着，在准备基底衬底120(参照图28B-1)并对该基底衬底120的表面进行利用等离子体处理的平坦化处理之后(参照图28B-2)，形成Si类绝缘膜之外的第二绝缘膜122(参照图28B-3)。 
接着，使多个半导体衬底100a至100c和基底衬底120相对，并将第一绝缘膜102a至102c的表面和第二绝缘膜122的表面分别粘合(参照图28C)。通过使分别形成在半导体衬底100a至100c上的第一绝缘膜102a至102c和形成在基底衬底120上的第二绝缘膜122的表面密贴，形成粘合。该粘合是范德瓦耳斯力作用而实现的，并且通过使半导体衬底100a至100c和基底衬底120密贴，可以以Si-OH、Al-OH等为结合键形成由氢键构成的粘合。 
接着，通过进行加热处理并在剥离层104a至104c中进行分离(劈开)，在设置于基底衬底120上的第二绝缘膜122上形成第一绝缘膜102a和单晶半导体膜124a的叠层体。此外，同样地，将第一绝缘膜102b和单晶半导体膜124b的叠层体以及第一绝缘膜102c和单晶半导体膜124c的叠层体彼此相离地形成在第二绝缘膜122上(参照图28D)。在此，通过进行400℃至650℃的加热处理，在包括于剥离层104a至104c的离子(例如，氢离子)中产生微小空洞的体积变化，从而可以沿着剥离层104a至104c进行分离。结果，将半导体衬底100a至100c的一部分(单晶半导体膜124a至124c)分别隔着第二绝缘膜122及第一绝缘膜102a至102c并彼此相离地设置在基底衬底120上。 
通过上述步骤，可以制造一种SOI衬底，其中在设置在基底衬底 120上的具有氧化铝的第二绝缘膜122上分别隔着第一绝缘膜102a至102c设置有单晶半导体膜124a至124c。 
注意，本实施方式所示的SOI衬底的制造方法可以与本说明书中的其他实施方式所示的制造方法适当地组合而实施。 
实施方式2 
在本实施方式中，参照附图说明与上述实施方式不同的SOI衬底的制造方法。具体而言，说明通过热氧化处理制造形成在半导体衬底上的Si类绝缘膜的情况。 
首先，准备半导体衬底100(参照图2A-1)。注意，优选适当地使用硫酸和过氧化氢以及纯水的混合液(SPM)、氨水和过氧化氢以及纯水的混合液(APM)、盐酸和过氧化氢以及纯水的混合液(HPM)、氟酸和纯水的混合液，也叫做稀释的氢氟酸(DHF)等对该半导体衬底100进行清洗。 
接着，通过对半导体衬底100进行热氧化处理形成氧化膜106(参照图2A-2)。 
也可以以干法氧化进行热氧化处理，但是优选将卤素添加到氧化气氛中来进行热氧化处理。例如，在添加有氯(Cl)的氧化气氛中，对半导体衬底100进行热氧化处理形成被氯氧化的氧化膜106。作为这种热氧化处理的一个例子，优选以如下条件进行，即在相对于氧包含0.5体积％至10体积％的比率的氯化氢(HCl)(优选为3体积％)的气氛中，以900℃至1150℃的温度(典型为1000℃)来进行。处理时间为0.1个小时至6个小时，优选为0.5个小时至1个小时，即可。所形成的氧化膜的厚度为10nm至1000nm(优选为50nm至200nm)，例如为100nm。 
通过在这种温度范围内进行热处理，可以获得由卤素元素带来的对于半导体衬底100的吸杂效果。作为吸杂效果，可以获得去除金属杂质的效果。也就是，因氯的作用而金属等的杂质成为挥发性氯化物脱离到气相中，然后被去除。这对其表面受到化学机械抛光(CMP)处理的半导体衬底100有效。此外，氢发挥补偿半导体衬底100和氧化 层106的界面的缺陷并降低界面的定域能级密度的作用。 
注意，作为应用于热氧化处理的气体，不局限于HCl，而还可以应用选自HF、NF3、HBr、Cl2、ClF3、BCl3、F2、Br2等中的一种或多种。 
通过使氧化膜106包含卤素，发挥俘获外来的杂质的重金属而防止单晶半导体膜被污染的效果。作为这种重金属，有Fe、Cr、Ni、Mo等。这种重金属在掺杂不被进行质量分离的离子形成剥离层的过程中被引入到单晶半导体膜中。也就是，通过利用HCl氧化等使氧化膜106包含卤素，可以对给单晶半导体膜带来不良影响的重金属等的杂质进行吸杂。例如，通过在形成氧化膜106之后进行热处理，作为包含在单晶半导体膜中的杂质的金属析出在氧化膜106中，然后与卤素(例如为氯)起反应而被俘获。由此，可以固定俘获在氧化膜106中的该杂质来防止半导体衬底100的污染。也就是，氧化膜106可以通过俘获成为半导体的寿命扼杀剂的金属元素而不使该金属元素重新扩散，实现晶体管的高性能化。 
此外，通过将包含在氧化膜106中的卤素浓度设定为1×1017atoms/cm3至5×1020atoms/cm3，可以呈现作为保护膜的功能，即俘获金属等的杂质来防止半导体衬底100的污染。 
接着，引入氢或卤素等的离子形成剥离层104(参照图2A-3)。剥离层104是通过将由电场加速的离子添加到从半导体衬底100的表面有预定深度的位置中来形成的。 
可以根据离子的加速能量和入射角调节形成剥离层104的区域的深度。可以根据加速电压、剂量等调节加速能量。在具有与离子的平均侵入深度大致相同的深度的区域中形成剥离层104。在后面的步骤中从半导体衬底100分离的半导体膜的厚度取决于添加离子的深度。形成剥离层104的深度为10nm以上且500nm以下，优选为50nm以上且200nm以下。 
作为用于离子添加的气体，有氢气体、稀有气体等。在本实施方式中，优选使用氢气体。在将氢气体用于离子掺杂法的情况下，所生成的离子种为H+、H2 +及H3 +，优选以H3 +最多的比例进行添加。H3 +的离子 添加效率比H+、H2 +的离子添加效率高，从而可以实现添加时间的缩短。此外，在后面的工序中，容易在剥离层中产生裂缝。 
在采用离子掺杂法的情况下，因为离子掺杂装置不进行质量分离地添加离子，所以有时除了氢离子之外，金属离子也同时被添加到半导体衬底100中。由于金属离子的质量数大，因此它主要分布在离子被添加的一侧的最表面。在本方式中，在半导体衬底100的表面形成有氧化膜106。通过将该氧化膜106的厚度形成得厚于金属离子被添加的深度，可以将该金属的分布抑制在氧化膜106中。通过利用HCl氧化等使氧化膜106包含卤素，氧化膜106发挥对给半导体衬底100带来不良影响的重金属等的杂质进行吸杂的作用。由此，固定俘获在氧化膜106中的该杂质来可以防止半导体衬底100的污染。 
接着，在准备基底衬底120(参照图2B-1)并对该基底衬底120的表面进行利用等离子体处理的平坦化处理之后(参照图2B-2)，形成Si类绝缘膜之外的第二绝缘膜122(参照图2B-3)。 
接着，通过在使半导体衬底100和基底衬底120相对并粘合氧化膜106和第二绝缘膜122之后(参照图2C)，进行加热处理并在剥离层104中进行分离，可以在基底衬底120上隔着第二绝缘膜122及氧化膜106形成单晶半导体膜124(参照图2D)。 
此外，在粘合半导体衬底100和基底衬底120之前，优选对形成在基底衬底120上的第二绝缘膜122和形成在半导体衬底100上的氧化膜106进行表面处理。作为表面处理，可以进行臭氧处理(例如为臭氧水清洗)、或兆声清洗及臭氧水清洗。通过进行这种表面处理，可以去除第二绝缘膜122、氧化膜106的表面的有机物等的尘灰并使第二绝缘膜122、氧化膜106的表面亲水化。 
注意，图2B-1至B-3、2C、2D的步骤可以与上述图1B-1至B-3、1C、1D同样地进行，所以省略详细说明。 
通过上述步骤，可以制造一种SOI衬底，其中在基底衬底120上隔着具有氧化铝的第二绝缘膜122及氧化膜106设置有单晶半导体膜124。 
通过在基底衬底120和单晶半导体膜124之间设置氧化铝膜，可以防止包含在基底衬底120中的可动离子及水分等的杂质扩散到单晶半导体膜124中。此外，通过使用本实施方式的制造工序，不需要利用CVD法的成膜步骤，所以可以防止因CVD法而产生的灰尘，以抑制半导体衬底和基底衬底的贴合不良。 
此外，虽然本实施方式示出将一个半导体衬底100贴合到一个基底衬底120的情况，但是不局限于此。还可以将多个半导体衬底贴合到一个基底衬底120。 
注意，本实施方式所示的SOI衬底的制造方法可以与本说明书中的其他实施方式所示的制造方法适当地组合而实施。 
实施方式3 
在本实施方式中，参照附图说明在SOI衬底的制造方法中反复利用(再次利用)半导体衬底的情况。此外，在本实施方式中，还说明使用其角(端部)带有圆度(具有塌边(ERO：Edge Roll Off)部分)的半导体衬底100的情况。 
首先，进行步骤A，其中准备在表面上设置有第一绝缘膜102并形成距表面有预定深度的位置上形成有剥离层104的半导体衬底100(在此为单晶硅衬底)(参照图3A、图4A)。在步骤A中，进行对于半导体衬底100的清洗、第一绝缘膜102的形成、对半导体衬底100的离子添加、对于第一绝缘膜102的表面处理等。当进行这种处理时采用上述图1A-1和A-2或图2A-1至A-3所示的方法，即可。由此，省略详细说明。 
在本实施方式中，如图4A所示，半导体衬底100的端部不是平坦的而是带有圆度的，因此第一绝缘膜102沿着该端部的表面形成。 
接着，进行步骤B，其中准备其表面上设置有第二绝缘膜122的基底衬底120(在此为玻璃衬底)(参照图3B、图4B)。在步骤B中，进行对于基底衬底120的清洗、对于基底衬底120的平坦化处理、第二绝缘膜122的形成、对于第二绝缘膜122的表面处理等。当进行这种处理时采用上述图1B-1至B-3或图2B-1至B-3所示的方法，即可。 由此，省略详细说明。 
接着，进行步骤C，其中使半导体衬底100的表面和基底衬底120的表面相对并粘合第一绝缘膜102和第二绝缘膜122(参照图3C、图4C)。 
接着，进行步骤D，其中通过进行加热处理在剥离层104中进行分离，在基底衬底120上隔着第二绝缘膜122及第一绝缘膜102形成单晶半导体膜124(参照图3D、图4D)。 
通过步骤A至步骤D可以制造SOI衬底(参照图4F-1)。注意，在SOI衬底的表面具有凹凸的情况下，优选在使用该SOI衬底形成器件之前进行表面的平坦化处理(参照图3F、图4F-2)。可以如上述实施方式1所示那样地照射激光进行平坦化处理。 
接着，说明反复利用分离了的半导体衬底100的步骤E(半导体衬底的再生处理)(参照图3E)。在步骤E中，进行残渣部去除、氧化膜形成、氧化膜去除、CMP处理等的处理。 
首先，取出分离了的半导体衬底100(参照图4E-1)。因塌边的影响而有时在半导体衬底100的端部和基底衬底120的贴合不充分。结果，如图4E-1所示，半导体衬底100的端部在剥离层104中不分离，因此第一绝缘膜102等会残留。 
接着，去除半导体衬底100的端部中的残渣部分126(参照图4E-2)。可以通过湿蚀刻处理去除残渣部分126。具体而言，将包含氟化氢酸、氟化铵及界面活性剂的混合溶液(例如为Stella Chemifa公司制造、商品名：LAL500)用作蚀刻剂进行湿蚀刻。 
此外，通过使用以TMAH(Tetra Methyl Ammonium Hydroxide；四甲基氢氧化铵)为典型的有机碱类水溶液进行湿蚀刻，可以去除添加有氢离子的剥离层104。根据这种处理，缓和半导体衬底100的端部中的因残渣物而产生的台阶。 
接着，通过在卤素气氛中使半导体衬底100氧化，形成氧化膜128(参照图4E-3)，然后去除该氧化膜。可以使用HCl作为卤素。像这样，通过在进行热氧化处理形成氧化膜128之后去除该氧化膜128，可以获 得由卤素元素带来的吸杂效果。作为吸杂效果，可以获得去除金属杂质的效果。也就是，因氯的作用而金属等的杂质成为挥发性氯化物并脱离到气相中，然后被去除。 
接着，对半导体衬底100进行CMP处理。结果，可以去除半导体衬底100的端部中的台阶来使半导体衬底100的表面成为平坦(参照图4E-4)。然后，在步骤A中再次利用所获得的半导体衬底100。 
如本实施方式所示，通过采用半导体衬底的再生处理步骤反复利用半导体衬底，可以实现低成本化。此外，通过采用本实施方式所示的半导体衬底的再生处理步骤，即使反复利用半导体衬底也可以充分地使半导体衬底的表面平坦化。因此，可以提高半导体衬底和基底衬底的紧密性来减少贴合不良。 
此外，在本实施方式中，示出将一个半导体衬底100贴合到一个基底衬底120的情况，但不局限于此。可以采用如下结构，即将多个半导体衬底贴合到一个基底衬底120来再次利用该多个半导体衬底。 
注意，本实施方式所示的SOI衬底的制造方法可以与本说明书中的其他实施方式所示的制造方法适当地组合而实施。 
实施方式4 
本实施方式示出在上述实施方式3中利用半导体衬底100在基底衬底120上分别形成单晶半导体膜124的其他方法。注意，在本实施方式中，对于将多个半导体衬底100a、100b贴合到基底衬底120的情况进行说明。 
首先，准备半导体衬底100a和半导体衬底100b，在该半导体衬底100a的表面上设置有第一绝缘膜102a并在距其表面有预定深度的位置中形成有剥离层104a，而在该半导体衬底100b的表面上设置有第一绝缘膜102b并在距其表面有预定深度的位置中形成有剥离层104b的半导体衬底100b(参照图5A-1)。 
接着，将半导体衬底100a、100b的周边部蚀刻为深于剥离层104a、104b而去除(参照图5A-2)。通过这样去除半导体衬底100a、100b的周边部，可以使形成在半导体衬底100a、半导体衬底100b上的粘合面 (在此为第一绝缘膜102a、第一绝缘膜102b的表面)成为平坦。 
接着，准备其表面上设置有第二绝缘膜122的基底衬底120(在此为玻璃衬底)(参照图5B)。 
接着，在使半导体衬底100a、100b的表面和基底衬底120的表面相对并分别粘合第一绝缘膜102a、102b和第二绝缘膜122之后(参照图5C)，进行加热处理在剥离层104a、104b中进行分离，从而可以在设置于基底衬底120上的第二绝缘膜122上分别隔着第一绝缘膜102a、102b形成单晶半导体膜124a、124b(参照图5D)。 
注意，也可以对分离了的半导体衬底100a、100b如上述图3A至图4F-2所示那样进行再生处理。注意，在本实施方式中，在分离了的半导体衬底100a、100b的端部中不产生残渣，因此可以在半导体衬底的再生处理步骤中省略周边残渣的去除步骤。 
注意，本实施方式所示的S0I衬底的制造方法可以与本说明书的其他实施方式所示的制造方法适当地组合而实施。 
实施方式5 
本实施方式示出如下一个方式：从圆形的半导体衬底例如硅片切割大致四边形的半导体区域并将它粘合到设置有包含铝的绝缘膜的基底衬底，以形成由单晶半导体构成像素区域等的有源元件的显示面板。 
单晶半导体衬底的加工方法1 
图6示出从某个尺寸的单晶半导体衬底200，典型地是硅片，切割预定的外形尺寸的转置用半导体衬底201的方式。转置用半导体衬底201可以以各个顶点与单晶半导体衬底200内接的尺寸最大化。但是不需要是正方形。这是因为如下缘故：显示面板的屏幕的纵横比以4比3或16比9为规格，从而显示面板的外形尺寸也以该纵横比为标准。硅片的尺寸优选为直径为300mm以上，例如可以应用直径为400mm或直径为450mm的硅片(18英寸的硅片)。 
如图7所示，在作为四边形，使转置用半导体衬底201的顶点内接于单晶半导体衬底200的外形，并沿着截断线202和截断线203切割的情况下，附图中的虚线的圆形所示的角部204的顶点的角度 大致为90°。此外，将转置用半导体衬底201从单晶半导体衬底200的内侧切割的情况也同样。 
在此情况下，优选对角部204进行曲面加工以不使它成为锐端部。图8A是角部204的放大图，通过这种曲面加工可以防止转置用半导体衬底201的损坏。优选地是，如图8B所示，也对转置用半导体衬底201的周边端部的截面形状进行倒角加工以除掉棱角，并且加工为曲面形状或具有多样台阶角的形状(a shape with amultiple-step angle)。由此防止衬底的损坏，从而可以减少硅资源的浪费。注意，切割之后的剩下的材料可以熔化而再生。另外，还可以当形成小的单晶半导体膜时利用该端部材料。 
单晶半导体衬底的加工方法2 
图9示出从某个尺寸的单晶半导体衬底200，典型地是硅片，切割预定的外形尺寸的转置用半导体衬底201的方式。可以使转置用半导体衬底201以各个顶点与单晶半导体衬底200内接的尺寸最大化。但是不需要是正方形。这是因为如下缘故：显示面板的屏幕的纵横比以4比3或16比9为规格，从而显示面板的外形尺寸也以该纵横比为标准。硅片的尺寸优选为直径为300mm以上，例如可以应用直径为400mm或直径为450mm的硅片(18英寸的硅片)。 
如图10所示，以对边的间隔比内接的矩形区域长的方式切割。也就是，通过沿着截断线202和截断线203截断，可以以矩形的顶点不成为90度的方式切割。通过进行这种加工，可以边在转置用半导体衬底201中确保显示面板制造所需要的面积，边制造角部不成为90度或锐角的衬底。转置用半导体衬底201的角部不成为大致直角，从而可以防止处理衬底时的损坏。优选地是，如图8B所说明，也对转置用半导体衬底201的周边端部进行倒角加工以除掉棱角，并且加工为曲面形状或具有多样台阶角的形状(a shape with amultiple-step angle)。由此防止衬底的损坏，从而可以减少硅资源的浪费。注意，可以使切割之后的剩下的材料熔化而再生。另外，还可以当形成小的单晶半导体膜时利用该剩下的材料。 
单晶半导体衬底的利用效率 
为了有效利用近似圆形的单晶半导体衬底200，典型地是硅片，应该考虑该硅片的外形尺寸和从该硅片切割的转置用半导体衬底201的尺寸。即便使用大型玻璃衬底，也若转置用半导体衬底201的尺寸不合适于显示面板的外形尺寸则不能使获取的面板数量最大化。 
显示面板的外形尺寸取决于屏幕尺寸、以及附带其的周边区域(也称为边框区域)。附带的周边区域包括为形成信号的输入输出端子而需要的面积、为形成驱动电路而需要的面积等。 
根据显示面板的生产线的规格，用于显示面板的制造的玻璃衬底有各种尺寸，即第三代(550mm×650mm)、第三.五代(600mm×720mm或620mm×750mm)、第四代(680mm×880mm或730mm×920mm)、第五代(1100mm×1300mm)、第六代(1500mm×1850mm)、第七代(1870mm×2200mm)、第八代(2200mm×2400mm)、第九代(2400mm×2800mm、2450mm×3050mm)、第十代(2950mm×3400mm)。 
在此，将在使用第三.五代至第四代的玻璃衬底的情况下的显示面板的尺寸和硅片的利用效率的关系示出于表1。注意，晶片利用效率是指以百分率表示的转置用半导体衬底的面积除以硅片的面积而求得的值。 
[表1] 
Figure G2008101897358D00241
↑  ↑ 
※2 ※3 
A玻璃衬底(nm) 
B转置用半导体衬底(nm) 
C晶片的获取数量 
D晶片的利用效率 
E瓷砖的数量 
※1晶片的尺寸为φ450mm。 
※2左栏表示从转置用半导体衬底获取的面板的数量 
※3右栏表示从玻璃衬底获取的面板的数量 
在表1中，<1>行示出在使用600mm×720mm的玻璃衬底时，从直径为450mm的硅片(18英寸的硅片)可获取的转置用半导体衬底的尺寸和晶片利用效率的关系。表1中的右边示出在屏幕尺寸为15英寸、11.5英寸、7英寸、3.7英寸、2.4英寸的各情况下获取的显示面板的数量。此外，<2>行示出使用620mm×750mm的玻璃衬底的情况，而<3>行示出使用730mm×920mm的玻璃衬底的情况。 
表1示出根据转置用半导体衬底的尺寸，各种显示面板的获取数量和晶片利用效率互不相同的情况。此时，显示面板的获取量多且晶片有效利用效率高的情况成为生产性良好且有效地利用资源的指标。 
在此引人注目的事实，就是通过采用直径为450mm的硅片，可以利用使用单晶硅的晶体管形成15英寸的显示面板。例如，通过对于600mm×720mm的玻璃衬底使用直径为450mm的硅片，可以贴合4个280mm×350mm的转置用半导体衬底。由此，可以从1个玻璃衬底获取4个15英寸的显示面板。当将这个情况代替为11.5英寸的面板时，可以从1个玻璃衬底获取8个面板。此时的晶片利用效率可以实现60％以上。 
此外，在采用730mm×920mm的玻璃衬底的情况下，可以贴合6个335mm×300mm的转置用半导体衬底，还可以获取6个15英寸的显示面板。当将这个情况代替为11.5英寸的面板时，可以从1个玻璃衬底获取12个面板。此时的晶片利用效率实现63％以上。 
像这样，通过使用大口径硅片，可以边有效地利用硅片，边生产性良好地制造可利用于计算机等的监视器及便携式电视等的中型面板。 
另一方面，至于屏幕尺寸为10英寸以下的小型面板，通过将4 个280mm×350mm的转置用半导体衬底贴合到600mm×720mm的玻璃衬底，当换算成7英寸的显示面板时可以生产16个面板，当换算成3.7英寸的显示面板时可以生产64个面板，当换算成2.4英寸的显示面板时可以生产144个面板。也就是，可以获取10个以上的具有2英寸以上且7英寸以下的屏幕尺寸的显示面板。当然，通过使用单晶硅实现微小化，并且还可以在10英寸以下的显示面板中实现像素的高密度化并显示高精细的图像。 
从表1的结果中可以确认到如下事实，即在使用600mm×720mm的玻璃衬底的情况下，当15英寸至2.4英寸的所谓中小型面板的生产时可以以60％以上的晶片利用效率使面板的获取数量最大化。此外，在使用620mm×750mm的玻璃衬底的情况下，可以以55％以上的晶片利用效率使面板的获取数量最大化。另外，在使用730mm×920mm的玻璃衬底的情况下，以52％以上的硅片利用效率使面板的获取数量最大化。 
可转移附着到基底衬底的单晶半导体膜的数量 
如上述方式所示，当从近似圆形的单晶半导体衬底切割转置用半导体衬底并将单晶半导体膜转置到母体玻璃衬底时，若是转置用半导体衬底201的尺寸不合适于显示面板的外形尺寸，则不能使面板的获取数量最大化。在本方式中，例示转置用半导体衬底和母体玻璃衬底的关系。 
在图11A中，可以从直径为450mm的硅片获取1个280mm×350mm的转置用半导体衬底201，并可以将4个转置用半导体衬底201贴合到600mm×720mm的基底衬底205(例如为玻璃衬底)。在图11B中，可以从直径为450mm的硅片获取1个290mm×344mm的转置用半导体衬底201，并可以将4个转置用半导体衬底201贴合到600mm×720mm的基底衬底205。可以在280mm×350mm及290mm×344mm的转置用半导体衬底201中制造1个屏幕尺寸为15英寸的显示面板。 
在图12A中，可以从直径为300mm的硅片获取1个195mm×225mm的转置用半导体衬底201，并可以将9个转置用半导体衬底201贴 合到600mm×720mm的基底衬底205(例如为玻璃衬底)。在图12B中，可以从直径为200mm的硅片获取1个141mm×141mm的转置用半导体衬底201，并将20个转置用半导体衬底201贴合到600mm×720mm的基底衬底205。可以在195mm×225mm的转置用半导体衬底201中制造2个屏幕尺寸为7英寸的显示面板、6个屏幕尺寸为3.7英寸的显示面板、12个屏幕尺寸为2.4英寸的显示面板，并可以在基底衬底205中制造18个屏幕尺寸为7英寸的显示面板、54个屏幕尺寸为3.7英寸的显示面板、108个屏幕尺寸为2.4英寸的显示面板。 
在图13A中，可以从直径为450mm的硅片获取1个280mm×350mm的转置用半导体衬底201，并可以将4个转置用半导体衬底201贴合到620mm×750mm的基底衬底205(例如为玻璃衬底)。在图13B中，可以从直径为450mm的硅片获取1个310mm×250mm的转置用半导体衬底201，并将6个转置用半导体衬底201贴合到620mm×750mm的基底衬底205。可以在280mm×350mm的转置用半导体衬底201中制造1个屏幕尺寸为15英寸的显示面板，并在基底衬底205中制造4个屏幕尺寸为15英寸的显示面板。还可以在310mm×250mm的转置用半导体衬底201中制造1个屏幕尺寸为15英寸的显示面板，并在基底衬底205中制造6个屏幕尺寸为15英寸的显示面板。 
在图14A中，可以从直径为300mm的硅片获取1个205mm×219mm的转置用半导体衬底201，并可以将9个转置用半导体衬底201贴合到620mm×750mm的基底衬底205(例如为玻璃衬底)。在图14B中，可以从直径为300mm的硅片获取1个200mm×223mm的转置用半导体衬底201，并将9个转置用半导体衬底201贴合到620mm×750mm的基底衬底205。可以在205mm×219mm及200mm×223mm的转置用半导体衬底201中制造2个屏幕尺寸为7英寸的显示面板、6个屏幕尺寸为3.7英寸的显示面板、15个屏幕尺寸为2.4英寸的显示面板，并可以在基底衬底205中制造18个屏幕尺寸为7英寸的显示面板、54个屏幕尺寸为3.7英寸的显示面板、135个屏幕尺寸为2.4 英寸的显示面板。 
在图15A中，可以从直径为450mm的硅片获取1个280mm×350mm的转置用半导体衬底201，并可以将6个转置用半导体衬底201贴合到730mm×920mm的基底衬底205(例如为玻璃衬底)。在图15B中，可以从直径为450mm的硅片获取1个365mm×230mm的转置用半导体衬底201，并将8个转置用半导体衬底201贴合到730mm×920mm的基底衬底205。可以在280mm×350mm的转置用半导体衬底201中制造1个屏幕尺寸为15英寸的显示面板，并在基底衬底205中制造6个屏幕尺寸为15英寸的显示面板。可以在280mm×350mm的转置用半导体衬底201中制造36个屏幕尺寸为2.4英寸的显示面板，并在基底衬底205中制造216个屏幕尺寸为2.4英寸的显示面板。还可以在365mm×230mm的转置用半导体衬底201中制造30个屏幕尺寸为2.4英寸的显示面板，并在基底衬底205中制造240个屏幕尺寸为2.4英寸的显示面板。 
在图16A中，可以从直径为300mm的硅片获取1个212mm×212mm的转置用半导体衬底201，并可以将12个转置用半导体衬底201贴合到730mm×920mm的基底衬底205(例如为玻璃衬底)。在图16B中，可以从直径为300mm的硅片获取1个182mm×230mm的转置用半导体衬底201，并将16个转置用半导体衬底201贴合到730mm×920mm的基底衬底205。可以在212mm×212mm的转置用半导体衬底201中制造6个屏幕尺寸为3.7英寸的显示面板、12个屏幕尺寸为2.4英寸的显示面板，并在基底衬底205中制造72个屏幕尺寸为3.7英寸的显示面板、144个屏幕尺寸为2.4英寸的显示面板。还可以在182mm×230mm的转置用半导体衬底201中制造6个屏幕尺寸为3.7英寸的显示面板、15个屏幕尺寸为2.4英寸的显示面板，并在基底衬底205中制造96个屏幕尺寸为3.7英寸的显示面板、240个屏幕尺寸为2.4英寸的显示面板。 
像这样，通过使用直径为300mm以上的单晶半导体衬底(硅片)制造预定的尺寸的转置用半导体衬底，且在一边为500mm以上的基 底衬底(玻璃衬底)上排列多个转置用半导体衬底形成单晶半导体膜，可以生产性良好地制造屏幕尺寸为15英寸的中型面板至2.4英寸的小型面板。 
基底衬底上的单晶半导体膜的配置 
图17示出在基底衬底120上设置单晶半导体膜124时的一个配置例子。单晶半导体膜124以尺寸为a1×b1且顶部的角度大于90度的方式从圆形的半导体衬底被切割。将单晶半导体膜124的内侧的a2×b2的区域用作面板有效利用区域206。通过光刻技术将显示面板的各个图案转写在面板有效利用区域206中。通过在单晶半导体膜124的内侧假定地设置面板有效利用区域206，可以减少制造成品率。这是因为如下缘故：即使单晶半导体膜124的端部具有缺损，也不影响到面板有效利用区域206。 
在图17中，以使彼此相邻的单晶半导体膜124的间隔，即相邻间隔c和相邻间隔d为互不相同的方式配置。以使在基底衬底120上排列的单晶半导体膜124的短边方向的相邻间隔c为大于长边方向的相邻间隔d及作为至基底衬底120的端部的间隔的端部间隔e的方式配置该单晶半导体膜124。 
根据这种配置，在利用长于单晶半导体膜124的a1且短于基底衬底120的短边的长边长度为L1的线状激光束进行对于单晶半导体膜124的表面处理或再单晶化处理的情况下，以使该线状激光束的端部位于相邻间隔c之间的方式进行照射。由此，不使线状激光束端部重复地照射到相邻的单晶半导体膜124，且可以防止质量的不均匀。 
图18示出在一个基底衬底120上设置有四个单晶半导体膜124的情况的其他方式。在图18中，使彼此相邻的单晶半导体膜124间隔，即相邻间隔c和相邻间隔d以相同或大致相同的间隔配置，并且基底衬底120的端部和单晶半导体膜124端部之间的端部间隔e比相邻间隔c及相邻间隔d宽。这种单晶半导体膜124的配置是在如下情况下有效的：线状激光束的长边长度L2与基底衬底120 的一边的长度大致相同，即是能够对被排列的多个单晶半导体膜124同时进行处理的长度。 
实施方式6 
在本实施方式中，对使用设置在基底衬底上的单晶半导体膜形成显示面板的情况进行说明。 
图19示出使用设置在基底衬底120上的单晶半导体膜124形成显示面板213的例子。屏幕区域214由像素217构成。在像素217中，利用单晶半导体膜124形成有晶体管218。通过使用单晶半导体，可以缩小晶体管的尺寸并提高像素的开口率。此外，通过使用单晶半导体形成晶体管，可以容易制造以120MHz以上的帧频率工作的液晶显示面板。通过使用单晶半导体膜124，在显示面板213中除了屏幕区域214之外还可以形成数据驱动器电路215、栅极驱动器电路216。再者，可以将像素处理器、存储器等组装在同一个衬底上。 
接着，示出显示面板的制造步骤的一个例子。显示面板可以通过利用单晶半导体制造晶体管来将用来控制显示媒体的像素的晶体管和驱动电路的晶体管制造在同一个衬底上。 
图20示出具备被输入数据信号的第一晶体管和连接到像素电极的第二晶体管的用于显示面板的像素的一个例子。在像素中，设置有n沟道型晶体管247、p沟道型晶体管248、电容元件249。在下面的说明中，对于该像素的晶体管和可同时制造的驱动电路的晶体管的制造步骤的一个例子进行说明。 
准备在基底衬底120上形成有第二绝缘膜122、第一绝缘膜102及单晶半导体膜124的SOI衬底(图21A)。作为单晶半导体膜124，使用如下单晶半导体膜：n型；电阻率为10Ωcm以上；结晶面为(100)或(110)。单晶半导体膜124的厚度为30nm至100nm，例如为50nm。作为第二绝缘膜122，可以使用具有氧化铝的绝缘膜。 
根据晶体管的配置将单晶半导体膜124蚀刻为所希望的形状，来形成分割为岛状的单晶半导体膜221、222、223、224(图21B)。 单晶半导体膜221、222、223、224以外的区域的半导体膜被去除，但是因形成有第二绝缘膜122而不使基底衬底120露出。也就是，通过设置有第二绝缘膜122，可以防止碱金属等的杂质从基底衬底120扩散而污染半导体膜。 
由于单晶半导体膜221、222、223、224是n型，因此将掩模225附着到形成p沟道型晶体管的单晶半导体膜222、224并将p型杂质添加到单晶半导体膜221、223中。使用硼作为p型杂质，并以5×1016atoms/cm3至1×1018atoms/cm3的浓度添加硼。 
接着，使用光致抗蚀剂形成保护单晶半导体膜221、223的沟道区域的掩模226和保护单晶半导体膜222、224的整体的掩模227。然后将作为赋予n型的杂质的磷或砷添加到单晶半导体膜221、223中(图22A)。该杂质的浓度为1×1016atoms/cm3至5×1019atoms/cm3。由此，在单晶半导体膜221、223中形成第一杂质区域228。第一杂质区域228用作n沟道型晶体管的低浓度漏极。 
去除掩模226、227形成栅极绝缘膜229。例如通过等离子体CVD法或溅射等使用氧化硅、氧氮化硅以10nm以上且150nm以下的厚度形成栅极绝缘膜229。 
此外，作为栅极绝缘膜229，也可以对单晶半导体膜221、222、223、224利用由微波激发的等离子体进行处理来形成绝缘膜。例如，使用Ar将氧化亚氮(N2O)稀释为1倍至3倍(流量比)，并对半导体膜的表面以10Pa至30Pa的压力施加3kW至5kW的微波(2.45GHz)电力并使它氧化或氮化。通过这种处理，形成1nm至10nm(优选为2nm至6nm)的绝缘膜。再者，引入氧化亚氮(N2O)和硅烷(SiH4)，以10Pa至30Pa的压力施加3kW至5kW的微波(2.45GHz)电力，并采用气相成长法形成氧氮化硅膜，来形成栅极绝缘膜。通过组合固相反应和气相成长法所引起的反应，可以形成界面态密度低且绝缘耐压性高的栅极绝缘膜。 
在栅极绝缘膜229上与单晶半导体膜221、222、223、224对应地形成栅电极230、231、232、233(图22B)。在单晶半导体膜223上 形成电容电极234。栅电极的侧面优选具有倾斜角，其角度为30度至75度，优选为35度至60度，以提高钝化膜的覆盖性。栅电极及电容电极是使用选自钽、钨、钛、钼、铝、铜、铬、钕等中的元素或以上述元素为主要成分的合金材料或化合物材料等形成的。此外，优选地是，在栅极绝缘膜229一侧形成上述金属的氮化物层来实现提高栅电极的紧密性。例如，从栅极绝缘膜一侧使用氮化钽和钨的叠层体形成栅电极。单晶半导体膜221上的栅电极230以与第一杂质区域228重叠的方式形成。由此，形成与栅电极重叠的低浓度漏极。不使单晶半导体膜223的第一杂质区域228与栅电极232重叠。 
接着，将赋予p型或n型的杂质添加到半导体膜，以形成晶体管的源区域及漏区域(图23A)。对单晶半导体膜221、223以栅电极230、232为掩模形成第二杂质区域235。第二杂质区域235是n型，且以1×1017atoms/cm3至5×1019atoms/cm3的浓度添加磷或砷形成。对单晶半导体膜222、224以栅电极231、233为掩模形成第三杂质区域236。第三杂质区域236是p型，且以1×1017atoms/cm3至5×1019atoms/cm3的浓度添加硼形成。 
而且，在栅电极上形成钝化层237、层间绝缘膜238，并还形成接触孔，然后形成布线239(图23B)。优选使用氮化硅形成钝化层237。使用无机绝缘材料如氧化硅、氧氮化硅等、或有机绝缘材料如聚酰亚胺、丙烯等形成层间绝缘膜238。使用铝、铝钕(Al-Nd)、镁银(Mg-Ag)等的金属层和夹着该金属层的钽、钛、钼、钨、铬的金属层的叠层体形成布线239。 
在图20所示的像素中，形成数据线240、电源线241、像素内布线242、像素电极连接布线243作为布线239。再者，以与像素电极连接布线243电连接的方式形成像素电极244。 
使用如下材料形成像素电极244：氧化铟锡(ITO)；将氧化锌混合到氧化铟中的IZO(氧化铟锌)；将氧化硅混合到氧化铟的导电材料；有机铟；有机锡；包含氧化钨的氧化铟；包含氧化钨的氧化铟锌；包含氧化钛的氧化铟；包含氧化钛的氧化铟锡；钨、钼、锆、 铪、钒、铌、钽、铬、钴、镍、钛、铂、铝、铜、银等的金属；上述金属的合金；或上述金属的金属氮化物。 
此外，作为像素电极244，还可以使用包含导电高分子(也称为导电聚合物)的导电组成物。在薄膜中，导电组成物的薄层电阻优选为10000Ω/sq.以下。另外，在作为具有透光性的像素电极层形成薄膜的情况下，波长为550nm时的透光率优选为70％以上。此外，所包含的导电高分子的电阻率优选为0.1Ω·cm以下。 
作为上述导电高分子，可以使用所谓的π电子共轭类导电高分子。例如，可举出聚苯胺及其衍生物、聚吡咯及其衍生物、聚噻吩及其衍生物、或这种物质的共聚物等。 
通过上述步骤，可以在基底衬底120上使用单晶半导体膜形成构成驱动电路或其他逻辑电路的n沟道型晶体管245、p沟道型晶体管246、以及像素中的n沟道型晶体管247、p沟道型晶体管248、电容元件249。根据本方式，通过使用单晶半导体制造像素及驱动电路区域的晶体管，可以提高工作速度。由此，在显示面板中可以提高帧频率和显示特性。此外，通过使用单晶半导体形成像素的晶体管，因特性的不均匀少而可以显示没有显示斑点的图像。 
接着，作为由显示面板制造的显示装置，示出电致发光显示面板的像素部的一个例子。 
图24是对应于图20的像素的截面图。在像素中具备有n沟道型晶体管247、p沟道型晶体管248、电容元件249。该显示装置具有如下结构：在像素中设置将包含电致发光材料形成的层(EL层)夹在电极之间的发光元件。像素电极244连接到p沟道型晶体管248。像素电极244的周边被分隔壁绝缘膜250围绕。在像素电极244上形成有EL层251。在EL层251上形成像素电极244相对的电极252。在像素部中填充有密封层253，并设置有密封板254作为加强板。 
通过将这种像素排列为矩阵状构成本方式的电致发光显示装置的显示屏幕。在此情况下，像素的晶体管的沟道部由单晶半导体膜 形成，因此具有如下优点：在各个晶体管之间不产生特性不均匀；以及每个像素的发光亮度没有斑点。因此，变容易利用电流控制发光元件的明亮度而驱动，并不需要校正晶体管特性的不均匀的校正电路。从而可以减少驱动电路的负担。 
图25示出由单晶半导体膜形成n沟道型晶体管247的液晶显示装置的像素的一个例子。在使数据线240及像素电极连接布线243连接的接触孔中产生凹形台阶，所以以填充该台阶的方式设置有隔离物255。在密封板254上形成相对电极259，并设置有夹着液晶层257的取向膜256。根据本方式，通过由单晶半导体膜形成像素的晶体管，可以缩小晶体管的尺寸并提高像素的开口率。此外，通过利用单晶半导体形成晶体管，可以容易制造以120MHz以上的帧频率工作的液晶显示面板。 
实施方式7 
在本实施方式中，对于使用上述显示装置的电子设备，参照图26A至27C进行说明。 
在本方式中，作为电子设备例示影像拍摄装置如摄像机及数字照相机等、护目镜型显示器(头戴式显示器)、导航系统、音频再现装置(汽车音响组件等)、计算机、游戏机、便携式信息终端(移动计算机、移动电话、便携式游戏机或电子书等)、具有记录媒体的图像再现装置(具体地是再现记录媒体如数字通用光盘(DVD)等并具有能够显示其图像的显示器的装置)。 
图26A是电视接收机或个人计算机的监视器，包括框体301、支架302、显示部303、扬声器部304、视频输入端子305等。通过由利用单晶半导体形成的晶体管构成显示部303，可以设置高可靠性且高性能的电视接收机或个人计算机的监视器。 
图26B是数字照相机。主体311的正面部分设置有图像接收部313。主体313的顶面部分设置有快门按钮316。此外，主体311的背面部分设置有显示部312、操作键314及外部连接端口315。通过由利用单晶半导体形成的晶体管构成显示部312，可以设置高可靠性且高性能的数 字照相机。 
图26C是笔记本型个人计算机。在主体321中，设置有键盘324、外部连接端口325、定位装置326。此外，在主体321中，安装有具有显示部323的框体322。通过利用由单晶半导体而成的晶体管构成显示部323，可以设置高可靠性且高性能的笔记本型个人计算机。 
图26D是移动计算机，包括主体331、显示部332、开关333、操作键334、红外线端口335等。在显示部332中，设置有有源矩阵型显示装置。通过由利用单晶半导体形成的晶体管构成显示部332，可以设置高可靠性且高性能的移动计算机。 
图26E是图像再现装置。在主体341中，设置有显示部B344、记录媒体读取部345及操作键346。此外，在主体341中，安装有具有扬声器部347及显示部A343的框体342。通过由利用单晶半导体形成的晶体管构成显示部A343及显示部B344，可以设置高可靠性且高性能的图像再现装置。 
图26F是电子书。在主体351中，设置有操作键353。此外，在主体351中，安装有多个显示部352。通过由利用单晶半导体形成的晶体管构成显示部352，可以设置高可靠性且高性能的电子书。 
图266是摄像机。在主体361中，设置有外部连接端口364、遥控接收部365、图像接收部366、电池367、声音输入部368、操作键369。此外，在主体361中，安装有具有显示部362的框体363。通过由利用单晶半导体形成的晶体管构成显示部362，可以设置高可靠性且高性能的摄像机。 
图26H是移动电话，包括主体371、框体372、显示部373、声音输入部374、声音输出部375、操作键376、外部连接端口377、天线378等。通过由利用单晶半导体形成的晶体管构成显示部373，可以设置高可靠性且高性能的移动电话。 
图27A至27C是具有电话功能和信息终端功能的便携式电子设备400的结构的一个例子。在此，图27A是正面图，图27B是背面图，而图27C是展开图。便携式电子设备400具有电话和信息终端双方的功 能，并且它除了进行声音通话之外还可以处理各种各样的数据，即是所谓的智能手机(Smartphone)。 
便携式电子设备400由框体401及框体402构成。框体401具备显示部411、扬声器412、麦克风413、操作键414、定位装置415、影像拍摄装置用透镜416、外部连接端子417等。框体402具备有键盘421、外部存储插槽422、影像拍摄装置用透镜423、灯424、耳机端子425等。此外，天线安装在框体401中。除了上述结构之外，还可以安装有非接触IC芯片、小型记录装置等。 
显示部411由利用单晶半导体形成的晶体管构成。显示于显示部411的影像(以及其显示方向)根据便携式电子设备400的使用方式改变为各种各样的方式。此外，由于在与显示部411相同的面上具备有拍摄装置用透镜416，因此可以进行带着影像的声音通话(所谓的电视电话)。注意，扬声器412及麦克风413不局限于声音对话，还可以使用于录音、再现等。在使用拍摄装置用透镜423(以及灯424)进行静态图像及动态图像的摄影的情况下，显示部411被用作取景器。操作键414可以被用于打/接电话、电子邮件等的简单的信息输入、屏幕的卷动、光标移动等。 
彼此重叠的框体401和框体402(图27A)滑动，如图27C那样地展开，而可以将其用作信息终端。在此情况下，可以使用键盘421、定位装置415顺利地工作。外部连接端子417可以与AC适配器和USB电缆等的各种电缆连接，从而可以进行充电以及与计算机等的数据通信。另外，将记录媒体插入到外部存储插槽422中来可以对应更大容量的数据储存及移动。除了上述功能之外，还可以具有使用红外线等的电磁波的无线通信功能及电视接收功能等。 
实施例1 
在本实施例中，对于使用形成在单晶硅衬底上的氧化硅膜和形成在成为基底衬底的玻璃衬底上的氧化铝膜来贴合单晶硅衬底和基底衬底之际的紧密性进行说明。注意，勿须置言，本发明不受到本实施例的限制，而受到权利要求书的特定。 
首先，在单晶硅衬底上通过热处理形成大约为100nm的氧化硅膜。此外，在玻璃衬底表面上形成氧化铝。 
氧化硅膜通过如下条件形成：在以相对于氧3体积％的比例包含氯化氢(HCl)的氧化气氛中，对单晶硅衬底以950℃的温度进行200分的热处理。 
采用溅射法以多个不同条件形成氧化铝。具体而言，以如下条件形成氧化铝：将铝(Al)用作溅射靶子且在引入氩和氧的同时使用高频电源的情况(条件1)；将氧化铝用作溅射靶子且在引入氩和氧的同时使用高频电源的情况(条件2)；将铝(Al)用作溅射靶子且在引入氩和氧的同时使用直流电源并施加偏压的情况(条件3)。注意，成膜率为如下：条件1为0.51nm/分，条件2为1.74nm/分，条件3为0.98nm/分。此外，作为共同条件，气体流量为氩：30sccm，氧：10sccm，成膜压力为0.4Pa。另外，成膜电力为如下：条件1为800W(13.56MHz)，条件2为1kW(13.56MHz)，条件3为1kW(DC)。再者，在条件3中，通过对衬底一侧施加200W(13.56MHz)的高频电力产生偏压。 
接着，对于以各个条件形成的氧化铝膜的表面，使用原子力显微镜(AFM：Atomic Force Microscopy)进行测量。然后，使用以各个条件形成的氧化铝膜粘合单晶硅衬底和玻璃衬底观察紧密性。在此，在开始粘合之后，测量直到形成在单晶硅衬底上的氧化硅膜和形成在玻璃衬底上的氧化铝膜的整个表面彼此密接的速度来进行比较。 
注意，作为单晶硅衬底和玻璃衬底，使用每边为5英寸的正方形衬底。作为玻璃衬底，使用日本旭硝子株式会社制造的玻璃衬底(商品名为AN100)。 
此外，作为比较例子，还示出使用不形成氧化铝的玻璃衬底的情况。对于比较例子，测量直到形成在单晶硅衬底上的氧化硅膜和玻璃衬底的表面密接的速度。 
表2示出以各个条件形成的氧化铝膜表面上的AFM的测定结果及紧密性。 
[表2] 
Figure G2008101897358D00381
如表2所示，确认到了形成在玻璃衬底上的氧化铝表面的平均面粗糙度(Ra)在任何条件下也为0.3nm以下，而与成膜条件无关。此外，可以确认到如下事实：通过将氧化铝用作贴合面，与将玻璃衬底表面用作贴合面并与单晶硅衬底粘合的情况相比，直到密接的速度快且紧密性高。 
实施例2 
在本实施例中，关于使用形成在单晶硅衬底上的氧化硅膜和形成在成为基底衬底的玻璃衬底上的氧化铝膜来贴合单晶硅衬底和基底衬底之际的紧密性，说明测量表面能量而得出的结果。 
首先，如图31A至31D所示，准备样品A至样品D。 
作为样品A，在玻璃衬底上形成氧化铝膜a，并粘合该氧化铝膜a的表面和形成在单晶硅衬底上的氧化硅膜a的表面。 
作为样品B，在玻璃衬底上形成氧化铝膜b，并粘合该氧化铝膜b的表面和形成在单晶硅衬底上的氧化硅膜a的表面。 
作为样品C，不在玻璃衬底上形成绝缘膜，并粘合该玻璃衬底的表面和形成在单晶硅衬底上的氧化硅膜a的表面。 
作为样品D，在玻璃衬底上形成氧化硅膜b，并粘合该氧化硅膜b的表面和形成在单晶硅衬底上的氧化硅膜a的表面。 
氧化铝膜a是将氧化铝用作溅射靶子，并在引入氩的同时使用高频电源形成的。氩的流量为30sccm。 
氧化铝膜b是将氧化铝用作溅射靶子，并在引入氩和氧的同时使用高频电源形成的。气体流量为氩：30sccm，氧：10sccm。 
注意，作为在形成氧化铝膜a及氧化铝膜b时的共同条件，将成膜压力设定为0.4Pa，并将成膜电力设定为1kW(13.56MHz)。 
以如下条件形成氧化硅膜a：在以相对于氧3体积％的比例包含氯化氢(HCl)的氧化气氛中，对单晶硅衬底以950℃的温度进行200分的热处理。 
以如下条件形成氧化硅膜b：将四乙氧基硅烷(TEOS)和氧用作成膜气体，气体流量为TEOS：15sccm，氧：750sccm，成膜压力为100Pa，成膜电力为300W(27.12MHz)，并且使用等离子体CVD。 
在准备样品A至样品D之后，测量该样品A至样品D的粘合界面的表面能量。注意，使用刮刀法测量表面能量。 
刮刀法指的是一种方法，其中在彼此粘合的第一衬底和第二衬底之间插入刮刀，并根据插入刮刀的端部和所产生的Crack(裂缝)的境界之间的距离L利用下述数式求得粘合界面上的表面能量(γ)。 
[数式2] 
&gamma; = 3 t b 2 E 1 t w 1 3 E 2 t w 2 3 16 L 4 ( E 1 t w 1 3 + E 2 t w 2 3 )
注意，在上述数式中，tb相当于刮刀的厚度，E1相当于第一衬底的杨氏模量，E2相当于第二衬底的杨氏模量，tw1相当于第一衬底的厚度，tw2相当于第二衬底的厚度，L相当于刮刀的端部和Crack(裂缝)境界之间的距离(参照图32)。 
图33示出样品A至样品D的粘合界面上的表面能量(mJ/m2)的测量结果。 
根据图33的结果确认到如下事实，即与在对于玻璃衬底本身或玻璃衬底上形成氧化硅膜进行粘合时相比，在玻璃衬底上形成氧化铝进 行粘合时的粘合界面上的表面能量大。也就是，可以认为通过使用氧化铝来可以提高粘合强度。 
实施例3 
在本实施例中，对于对成为基底衬底的玻璃衬底进行平坦化处理时的表面状态进行说明。 
首先，准备受到CMP抛光处理的玻璃衬底。接着，对玻璃衬底进行平坦化处理，并对于平坦化处理前后的玻璃衬底的表面状态使用原子力显微镜(AFM：Atomic Force Microscopy)进行测量。此外，在平坦化处理的前后，测量包含在玻璃中的抛光残留物的Ce浓度进行比较。注意，采用二次离子质谱分析法(SIMS：Secondary Ion MassSpectrometry)测量包含在玻璃中的Ce浓度。 
以如下条件对玻璃衬底进行平坦化处理：处理电力为200W(13.56MHz)，压力为0.6Pa，氩的流量为50sccm，并且对衬底施加500V的偏压。 
图29A和29B示出平坦化处理之前后的玻璃衬底表面的AFM图像，而图30示出包含在玻璃衬底中的Ce浓度和玻璃衬底表面的最大高低差(P-V)。注意，在本实施例中，AFM的测量范围为1μm×1μm。 
在平坦化处理之前的玻璃表面上观察到附着到玻璃衬底表面的抛光粒子的残留物的氧化铈(CeO2)(参照图29A)，但是可确认到在平坦化处理之后的玻璃衬底表面上CeO2被去除(参照图29B)。此外，在平坦化处理之前后，包含在玻璃衬底中的铈(Ce)浓度从4.1×1011atoms/cm3减少到6.7×1010atoms/cm3(参照图30)，从而可以确认到通过平坦化处理减少包含在玻璃衬底中的铈。此外，在平坦化处理之前后，玻璃衬底的表面的表面粗糙度(Ra)从0.34nm减少到0.22nm，并且P-V从9.4nm减少到3.0nm，从而可以确认到通过采用等离子体处理进行平坦化处理，可以提高玻璃衬底表面的平坦性。 
实施例4 
在本实施例中，说明包含在通过溅射法形成的氧化铝膜中的钠(Na)的扩散性。 
首先，在单晶硅衬底上通过溅射法形成氧化铝膜。 
将铝用作溅射靶子，引入氩和氧并使用高频电源来进行成膜。气体流量为氩：30sccm，氧：10sccm，成膜压力为0.4Pa，成膜电力为800W(13.56MHz)。 
接下来，在将钠(Na)添加到氧化铝膜中之后，测量包含在氧化铝膜中的钠，然后在进行热处理之后再次测量包含在氧化铝膜中的钠。注意，在热处理之前后分别采用二次离子质谱分析法(SIMS：SecondaryIon Mass Spectrometry)测量包含在氧化铝膜中的钠浓度。此外，在本实施例中，因为对于包含在氧化铝膜中的钠的扩散进行研究，所以在单晶硅衬底上直接形成氧化铝膜进行测量。 
此外，作为比较例子，在单晶硅衬底上形成氮氧化硅膜，然后添加钠，测量热处理之前后的包含在氮氧化硅膜中的钠。通过等离子体CVD法形成氮氧化硅膜。 
对氧化铝的钠添加是以如下步骤进行的：通过离子掺杂法，在施加电压为25kV且剂量为1.7×1014ions/cm2的条件下添加钠离子。此外，对氮氧化硅的钠添加是以如下步骤进行的：通过离子掺杂法，在施加电压为20kV且剂量为1.7×1014ions/cm2的条件下添加钠离子。 
另外，在氮气氛中以600℃进行4个小时的热处理。 
图34A示出对于热处理之前后的包含在氧化铝膜中的钠浓度的测量结果。此外，图34B示出对于热处理之前后的包含在氮氧化硅膜中的钠浓度的测量结果。 
如图34A和34B所示，包含在氧化铝膜中的钠元素的浓度的热处理之前后的变化少，从而可以说即使进行热处理也包含在氧化铝膜中的钠不容易扩散。由此，可确认到如下事实，即通过在玻璃衬底和单晶硅层之间设置氧化铝膜，可以抑制包含在玻璃衬底中的钠等的杂质扩散到单晶硅层中。 
本说明书根据2007年12月28日在日本专利局受理的日本专利申请编号2007-338907以及2007年12月28日在日本专利局受理的 日本专利申请编号2007-339378而制作，所述申请内容包括在本说明书中。 

Claims (34)

1.一种SOI衬底的制造方法，包括如下步骤：
在单晶半导体衬底上形成包含硅的第一绝缘膜；
通过经过所述单晶半导体衬底的表面引入离子，在所述单晶半导体衬底中形成剥离层；
对由绝缘体构成的基底衬底进行平坦化处理；
在受到所述平坦化处理的所述基底衬底上形成包含氧化铝的第二绝缘膜；
通过使所述单晶半导体衬底和所述基底衬底彼此相对，将所述第一绝缘膜的表面粘合到所述第二绝缘膜的表面；以及
通过在所述剥离层进行分离，在所述基底衬底上隔着所述第二绝缘膜和所述第一绝缘膜形成单晶半导体膜，
其中，以不暴露于大气的方式连续进行所述平坦化处理和所述包含氧化铝的第二绝缘膜的形成。
2.根据权利要求1所述的SOI衬底的制造方法，其中通过作为所述平坦化处理施加偏压，对所述基底衬底进行等离子体处理。
3.根据权利要求2所述的SOI衬底的制造方法，其中使用氩气体进行所述等离子体处理。
4.根据权利要求1所述的SOI衬底的制造方法，其中通过溅射法形成所述第二绝缘膜。
5.根据权利要求4所述的SOI衬底的制造方法，其中将铝、包含铝和镁的合金、包含铝和锶的合金或包含铝、镁及锶的合金用作靶子并引入氧来进行所述溅射法。
6.根据权利要求4所述的SOI衬底的制造方法，其中将氧化铝、包含铝和镁的氧化物、包含铝和锶的氧化物或包含铝、镁及锶的氧化物用作靶子并使用高频电源来进行所述溅射法。
7.根据权利要求1所述的SOI衬底的制造方法，其中通过在添加有卤素的氧化气氛中进行热氧化处理形成所述第一绝缘膜。
8.根据权利要求1所述的SOI衬底的制造方法，其中将玻璃衬底用作所述基底衬底。
9.一种SOI衬底的制造方法，包括如下步骤：
在单晶半导体衬底上形成包含硅的第一绝缘膜；
通过经过所述单晶半导体衬底的表面引入离子，在所述单晶半导体衬底中形成剥离层；
对由绝缘体构成的基底衬底进行平坦化处理；
在受到所述平坦化处理的所述基底衬底上形成包含氧化铝的第二绝缘膜；
在使所述第一绝缘膜的表面和所述第二绝缘膜的表面彼此粘合之前，对所述第一绝缘膜的表面和所述第二绝缘膜的表面的一方或双方进行表面处理；
通过使所述单晶半导体衬底和所述基底衬底彼此相对，将所述第一绝缘膜的表面粘合到所述第二绝缘膜的表面；以及
通过在所述剥离层进行分离，在所述基底衬底上隔着所述第二绝缘膜和所述第一绝缘膜形成单晶半导体膜，
其中，以不暴露于大气的方式连续进行所述平坦化处理和所述包含氧化铝的第二绝缘膜的形成。
10.根据权利要求9所述的SOI衬底的制造方法，其中通过作为所述平坦化处理施加偏压，对所述基底衬底进行等离子体处理。
11.根据权利要求10所述的SOI衬底的制造方法，其中使用氩气体进行所述等离子体处理。
12.根据权利要求9所述的SOI衬底的制造方法，其中通过溅射法形成所述第二绝缘膜。
13.根据权利要求12所述的SOI衬底的制造方法，其中将铝、包含铝和镁的合金、包含铝和锶的合金或包含铝、镁及锶的合金用作靶子并引入氧来进行所述溅射法。
14.根据权利要求12所述的SOI衬底的制造方法，其中将氧化铝、包含铝和镁的氧化物、包含铝和锶的氧化物或包含铝、镁及锶的氧化物用作靶子并使用高频电源来进行所述溅射法。
15.根据权利要求9所述的SOI衬底的制造方法，其中使用臭氧水进行所述表面处理。
16.根据权利要求9所述的SOI衬底的制造方法，其中通过在添加有卤素的氧化气氛中进行热氧化处理形成所述第一绝缘膜。
17.根据权利要求9所述的SOI衬底的制造方法，其中将玻璃衬底用作所述基底衬底。
18.一种SOI衬底的制造方法，包括如下步骤：
在多个单晶半导体衬底上分别形成包含硅的第一绝缘膜；
通过经过所述多个单晶半导体衬底的每个表面引入离子，在所述多个单晶半导体衬底中分别形成剥离层；
对由绝缘体构成的基底衬底进行平坦化处理；
在受到所述平坦化处理的所述基底衬底上形成包含氧化铝的第二绝缘膜；
通过使所述多个单晶半导体衬底的每一个和所述基底衬底彼此相对，将所述第一绝缘膜的表面粘合到所述第二绝缘膜的表面；以及
通过在所述剥离层进行分离，在设置于所述基底衬底上的所述第二绝缘膜上形成多个包括所述第一绝缘膜和单晶半导体膜的叠层体，
其中，以不暴露于大气的方式连续进行所述平坦化处理和所述包含氧化铝的第二绝缘膜的形成。
19.根据权利要求18所述的SOI衬底的制造方法，其中通过作为所述平坦化处理施加偏压，对所述基底衬底进行等离子体处理。
20.根据权利要求19所述的SOI衬底的制造方法，其中使用氩气体进行所述等离子体处理。
21.根据权利要求18所述的SOI衬底的制造方法，其中通过溅射法形成所述第二绝缘膜。
22.根据权利要求21所述的SOI衬底的制造方法，其中将铝、包含铝和镁的合金、包含铝和锶的合金或包含铝、镁及锶的合金用作靶子并引入氧来进行所述溅射法。
23.根据权利要求21所述的SOI衬底的制造方法，其中将氧化铝、包含铝和镁的氧化物、包含铝和锶的氧化物或包含铝、镁及锶的氧化物用作靶子并使用高频电源来进行所述溅射法。
24.根据权利要求18所述的SOI衬底的制造方法，其中通过在添加有卤素的氧化气氛中进行热氧化处理形成所述第一绝缘膜。
25.根据权利要求18所述的SOI衬底的制造方法，其中将玻璃衬底用作所述基底衬底。
26.一种SOI衬底的制造方法，包括如下步骤：
在多个单晶半导体衬底上分别形成包含硅的第一绝缘膜；
通过经过所述多个单晶半导体衬底的每个表面引入离子，在所述多个单晶半导体衬底中分别形成剥离层；
对由绝缘体构成的基底衬底进行平坦化处理；
在受到所述平坦化处理的所述基底衬底上形成包含氧化铝的第二绝缘膜；
在使所述第一绝缘膜的表面和所述第二绝缘膜的表面彼此粘合之前，对所述第一绝缘膜的表面和所述第二绝缘膜的表面的一方或双方进行表面处理；
通过使所述多个单晶半导体衬底的每一个和所述基底衬底彼此相对，将所述第一绝缘膜的表面粘合到所述第二绝缘膜的表面；以及
通过在所述剥离层进行分离，在设置于所述基底衬底上的所述第二绝缘膜上形成多个包括所述第一绝缘膜和单晶半导体膜的叠层体，
其中，以不暴露于大气的方式连续进行所述平坦化处理和所述包含氧化铝的第二绝缘膜的形成。
27.根据权利要求26所述的SOI衬底的制造方法，其中通过作为所述平坦化处理施加偏压，对所述基底衬底进行等离子体处理。
28.根据权利要求27所述的SOI衬底的制造方法，其中使用氩气体进行所述等离子体处理。
29.根据权利要求26所述的SOI衬底的制造方法，其中通过溅射法形成所述第二绝缘膜。
30.根据权利要求29所述的SOI衬底的制造方法，其中将铝、包含铝和镁的合金、包含铝和锶的合金或包含铝、镁及锶的合金用作靶子并引入氧来进行所述溅射法。
31.根据权利要求29所述的SOI衬底的制造方法，其中将氧化铝、包含铝和镁的氧化物、包含铝和锶的氧化物或包含铝、镁及锶的氧化物用作靶子并使用高频电源来进行所述溅射法。
32.根据权利要求26所述的SOI衬底的制造方法，其中使用臭氧水进行所述表面处理。
33.根据权利要求26所述的SOI衬底的制造方法，其中通过在添加有卤素的氧化气氛中进行热氧化处理形成所述第一绝缘膜。
34.根据权利要求26所述的SOI衬底的制造方法，其中将玻璃衬底用作所述基底衬底。
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Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5663150B2 (ja) * 2008-07-22 2015-02-04 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP2010087345A (ja) * 2008-10-01 2010-04-15 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法
SG163481A1 (en) 2009-01-21 2010-08-30 Semiconductor Energy Lab Method for manufacturing soi substrate and semiconductor device
US8513090B2 (en) * 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device
EP2282332B1 (en) * 2009-08-04 2012-06-27 S.O.I. TEC Silicon Method for fabricating a semiconductor substrate
KR101752901B1 (ko) 2009-08-25 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 방법, 재생 반도체 기판의 제작 방법, 및 ｓｏｉ 기판의 제작 방법
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
JP2011077504A (ja) * 2009-09-02 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
WO2011043178A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Reprocessing method of semiconductor substrate, manufacturing method of reprocessed semiconductor substrate, and manufacturing method of soi substrate
JP5634210B2 (ja) * 2009-10-27 2014-12-03 株式会社半導体エネルギー研究所 半導体基板の作製方法
FR2955697B1 (fr) * 2010-01-25 2012-09-28 Soitec Silicon Insulator Technologies Procede de recuit d'une structure
US8377799B2 (en) 2010-03-31 2013-02-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate
US9023684B2 (en) * 2011-03-04 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI624878B (zh) 2011-03-11 2018-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI521612B (zh) 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
US8541266B2 (en) 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8709922B2 (en) 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8901554B2 (en) 2011-06-17 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including channel formation region including oxide semiconductor
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
JP5417399B2 (ja) 2011-09-15 2014-02-12 信越化学工業株式会社 複合ウェーハの製造方法
JP5659118B2 (ja) * 2011-09-20 2015-01-28 株式会社東芝 半導体装置及びその製造方法
FR2980917B1 (fr) * 2011-09-30 2013-09-27 St Microelectronics Crolles 2 Procede de realisation d'une liaison traversante electriquement conductrice
FR2985371A1 (fr) * 2011-12-29 2013-07-05 Commissariat Energie Atomique Procede de fabrication d'une structure multicouche sur un support
FR2985601B1 (fr) * 2012-01-06 2016-06-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat et structure semiconducteur
JP5884585B2 (ja) * 2012-03-21 2016-03-15 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6236753B2 (ja) * 2012-06-28 2017-11-29 株式会社豊田自動織機 半導体基板の製造方法
KR101531033B1 (ko) * 2012-09-10 2015-06-23 전자부품연구원 기판 가공 방법
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
US9575018B2 (en) * 2013-09-16 2017-02-21 Cerium Laboratories, Llc System and method for testing ceramic coatings
CN104078336B (zh) * 2014-07-02 2018-01-09 上海朕芯微电子科技有限公司 无衬底结构的功率器件制造工艺
KR102582523B1 (ko) 2015-03-19 2023-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US20180033609A1 (en) * 2016-07-28 2018-02-01 QMAT, Inc. Removal of non-cleaved/non-transferred material from donor substrate
CN107611261A (zh) * 2017-08-14 2018-01-19 信利半导体有限公司 一种柔性oled基板的制作方法
US10553474B1 (en) 2018-08-29 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a semiconductor-on-insulator (SOI) substrate
CN111508820B (zh) * 2020-03-25 2021-07-16 长江存储科技有限责任公司 清洗方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19936941A1 (de) * 1998-11-11 2000-05-18 Bosch Gmbh Robert Verfahren zur Herstellung dünner Schichten, insbesondere Dünnschichtsolarzellen, auf einem Trägersubstrat

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0254532A (ja) * 1988-08-17 1990-02-23 Sony Corp Ｓｏｉ基板の製造方法
JPH0547726A (ja) * 1991-08-20 1993-02-26 Fujitsu Ltd 半導体装置の製造方法
JPH09162088A (ja) 1995-12-13 1997-06-20 Asahi Chem Ind Co Ltd 半導体基板とその製造方法
JP2000138360A (ja) * 1997-10-30 2000-05-16 Komatsu Electronic Metals Co Ltd Ｓｏｉ基板の製造方法
US6555443B1 (en) 1998-11-11 2003-04-29 Robert Bosch Gmbh Method for production of a thin film and a thin-film solar cell, in particular, on a carrier substrate
KR100401655B1 (ko) 2001-01-18 2003-10-17 주식회사 컴텍스 ALE를 이용한 알루미나(Al₂O₃) 유전체 층 형성에 의한 스마트 공정을 이용한 유니본드형 SOI 웨이퍼의 제조방법
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4772258B2 (ja) 2002-08-23 2011-09-14 シャープ株式会社 Ｓｏｉ基板の製造方法
JP2004134675A (ja) * 2002-10-11 2004-04-30 Sharp Corp Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
JP4801579B2 (ja) * 2003-01-15 2011-10-26 株式会社半導体エネルギー研究所 発光装置の作製方法
JP4522088B2 (ja) * 2003-12-22 2010-08-11 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4989854B2 (ja) * 2004-02-06 2012-08-01 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6995064B2 (en) * 2004-03-30 2006-02-07 Taiwan Semiconductor Manufacturing Co., Ltd Halogen gettering method for forming field effect transistor (FET) device
JP2006210899A (ja) * 2004-12-28 2006-08-10 Shin Etsu Chem Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウェーハ
JP4912604B2 (ja) * 2005-03-30 2012-04-11 住友電工デバイス・イノベーション株式会社 窒化物半導体ｈｅｍｔおよびその製造方法。
TW200707799A (en) * 2005-04-21 2007-02-16 Aonex Technologies Inc Bonded intermediate substrate and method of making same
US7462552B2 (en) * 2005-05-23 2008-12-09 Ziptronix, Inc. Method of detachable direct bonding at low temperatures
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
KR20080033341A (ko) * 2005-08-03 2008-04-16 엠이엠씨 일렉트로닉 머티리얼즈, 인크. 스트레인드 실리콘 층 내에 개선된 결정화도를 갖는스트레인드 실리콘 온 인슐레이터 구조
JP4977999B2 (ja) * 2005-11-21 2012-07-18 株式会社Ｓｕｍｃｏ 貼合せ基板の製造方法及びその方法で製造された貼合せ基板
FR2896618B1 (fr) 2006-01-23 2008-05-23 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite
JP5041714B2 (ja) * 2006-03-13 2012-10-03 信越化学工業株式会社 マイクロチップ及びマイクロチップ製造用ｓｏｉ基板
EP2095406A1 (en) * 2006-12-26 2009-09-02 S.O.I.Tec Silicon on Insulator Technologies Method for producing a semiconductor-on-insulator structure
US7755113B2 (en) 2007-03-16 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor display device, and manufacturing method of semiconductor device
EP1978554A3 (en) 2007-04-06 2011-10-12 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate comprising implantation and separation steps

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19936941A1 (de) * 1998-11-11 2000-05-18 Bosch Gmbh Robert Verfahren zur Herstellung dünner Schichten, insbesondere Dünnschichtsolarzellen, auf einem Trägersubstrat

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