CN101436595B - 集成存储装置、集成存储芯片和制造集成存储装置的方法 - Google Patents
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Abstract
本发明涉及存储装置、存储器和处理该存储器的方法。本发明的实施例涉及集成存储装置、集成存储芯片和用于制造集成存储装置的方法，包括至少一个具有漏极端子、源极端子、浮栅、选择栅极端子和控制栅极端子的集成存储装置，其中漏极端子和源极端子之间的导电性能够通过控制栅极端子被独立控制。
Description
技术领域
本发明一般涉及集成存储装置、集成存储芯片和制造集成存储装置的方法，并且，特别涉及，用于UCP(Uniform Channel Program，统一沟道编程)快闪存储装置的新型结构。
背景技术
目前，集成存储装置设计、存储芯片设计和集成存储器电路设计不断发展为更高存储密度和更高读写速度，同时保持存储装置和存储芯片的能量消耗在合理的水平。
尽管该领域的创新已经在用于制造这种存储芯片的各个半导体技术领域取得更大进展，但是很少涉及已知标准存储装置的基本结构。
以下，出于简明的考虑，将集成存储装置和集成存储芯片简称为存储装置和存储芯片。
UCP快闪存储装置典型地使用富雷一诺特海姆式隧穿(Fowler-Nordheimtunneling)以在浮栅(floating gate)上进行读写操作。在UCP快闪存储装置的通常的基本结构的情况下，存储的数字信息通过UCP快闪存储装置的浮栅上的电荷存储来保存。
典型地，这样的存储装置的浮栅经由存储装置的(传统的、连接的)选择栅极分配给字线WL。
设置字线WL(也就是相应的集成存储装置的选择栅极)的水平为低，使得这些存储装置取消用于读写操作的选择。
如果，在当存储装置被选择时，该选择的存储装置(其浮栅被代表高水平的存储电荷所占据)被读出的情况下，静态读电流通过其漏极端子和其源极端子之间形成的沟道流动。
然而，选择的存储装置读出后，其浮栅由表现为低水平的存储电荷占据，沟道没有充分地形成在其漏极端子和其源极端子之间，并且因此在所述端子之 间没有或只有少量静态读电流流动。
在现有技术中，配置在多个相应于位线的存储装置列中的一组存储装置中的选择的存储装置的读出受到连接每个存储装置列(分别平行于每个存储装置列的两个分离的相应位线)中存储装置的源极端子和漏极端子的影响。
通过使用接触-连接，两个位线可以被设置到预定的电压。与其中连接到不同存储装置列的存储装置的源极端子(也就是源极线)的位线可以被设置为公共电压的其它存储装置原理相对照，在标准UCP快闪存储装置原理的情况下这是不可能的。
因此，作为结果的静态读电流流动在连接到通过字线在存储装置列中选择的存储装置的两个相应的位线上。该出现的静态读电流的大小表示存储装置列中选择的存储装置的存储器占有率的逻辑水平。
此外，从以上可以明显地看到，两个位线(用于漏极和源极端子)对于相应于现有技术的存储装置是必需的，以读出现有技术UCP快闪存储装置的存储器占用率。
因此，根据现有技术的存储装置在其最小维数方面沿字线的方向受限于两倍的所用半导体工艺的导体间距要求(例如，Infineon的C9FLR2-UCP、C120FL和C11FL/A技术)。例如在1TUCP快闪存储装置的情况下，存储装置间距(pitch)被限制为金属2和金属3的最小间距的两倍。作为结果，目前由导体间距对位线间距的限制导致1T UCP存储装置的相对大尺寸的存储装置区域。
在不同配线平面上对位线进行布线无助于克服间距限制，因此，在理论上，用于连接不同配线平面的互连和接触孔(通路)之间的间隔要求一般与两个互连之间的间隔要求大小相同。
相应地，取代用于位线的一个在另一个上的金属层的方法并不适于降低装置的大小。其原因之一是用于堆叠通路的设计规则证明它们需要比一个接近另一个的用于金属层的设计规则窄得多的容限。
由于这种情况下预期的相关产量较低，因此成功地节省空间是相当不可能的。
平行于位线，存储装置间隔维度典型地已经以对应于现有技术的最小方式来配置。因此，目前UCP存储器的原理特别利用积极的(aggressive)互连设计规则，以令存储单元尺寸尽可能地小。另外，如果实现了要求的接触-连接以施 加必需的电压到两个位线，则存储单元的设计方面的关键情况将增加。
相应地，标准UCP存储装置与其它装置原理相比较仍存在竞争劣势，特别是在大型和超大型存储器的情况下。
因为这些或其它原因，需要本发明。
发明内容
提供一种集成存储装置，其至少包括漏极端子，源极端子，浮栅，选择栅极端子和控制栅极端子，其中漏极端子和源极端子之间的导电性能够通过控制栅极端子独立控制。
根据本发明的进一步实施例，提供一种集成UCP快闪存储装置，其包括漏极端子区，源极端子区，相应于第一栅极的浮栅层-即浮栅，相应于第二栅极的选择栅层-即选择栅极，相应于第三栅极的控制栅层-即控制栅极，其以自对准方式被限定在至少浮栅层和源极端子区之间。
本发明的进一步实施例涉及集成存储装置，其包括漏极端子区和源极端子区，配置在漏极端子区和源极端子区之间的沟道区，配置在沟道区上的隧道氧化物层，配置在隧道氧化物层的第一部分上的浮栅层，配置在浮栅层上的第一绝缘层，配置在第一绝缘层上的选择栅极层，配置在选择栅极层上的第二绝缘层，相应于控制栅极并至少配置在隧道氧化物层的第二部分上的控制栅极层；和被配置以使控制栅极层与浮栅层和选择栅极层隔离的侧壁隔离。
根据本发明的进一步实施例，提供一种集成存储芯片，其包括至少一个根据上述提及的实施例的集成存储装置。
本发明的进一步实施例涉及一种用于制造集成存储装置的方法，该方法包括至少形成漏极端子区，源极端子区，浮栅层，选择栅极层和控制栅极层，其中控制栅极层至少部分地形成在配置于漏极端子区和源极端子区之间的隧道氧化物层上。
根据本发明的进一步实施例，提供一种用于制造集成存储装置的方法，该方法包括形成漏极端子区和源极端子区，在漏极端子区和源极端子区之间形成隧道氧化物层，在隧道氧化物层的第一部分上形成浮栅层，在浮栅层上形成第一绝缘层，在第一绝缘层上形成选择栅极层，在选择栅极层上形成第二绝缘层，形成至少相邻于面向所述源极端子区的所述浮栅层、所述第一绝缘层、所述选 择栅极层和所述第二绝缘层的边缘的侧壁隔离，至少在隧道氧化物层的第二部分上形成控制栅极层。
本发明的进一步特征和优点将通过以下的本发明的详细描述及参考附图而变得清晰。
附图说明
所包括的附图提供了对本发明的进一步理解并且合并、构成为说明书的一部分。附图图解了本发明的实施例并且连同文字说明解释了本发明的原理。本发明的其它实施例和许多优点将被容易认识到，因为通过参考以下的详细说明它们将变得更好理解。
图1示出根据本发明的实施例的集成存储装置的层堆叠的示意性示例性截面。
图2示出根据实施例的集成存储装置的示意性布局顶视图，其配置在共用公共源极的两个存储装置的两个存储装置列中。
具体实施方式
在以下具体实施方式中，将参考附图，其在此形成为具体实施方式的一部分，并且其中通过实施本发明的示例性的具体实施例示出。应当理解也可以利用其它的实施例并且在不脱离本发明的范围的情况下可以进行结构或其它改变。因此以下的详细说明并不作为限制，并且本发明的范围由所附权利要求限定。
图1示出根据本发明的实施例的集成存储装置12的层堆叠的示意性示例性截面。
根据本发明的实施例，集成存储装置12配置在单独的半导体芯片上。
在可选的实施例中(未图示)，存储装置也可连同其它集成电路(例如，微控制器、微处理器或任何常规电路)一起配置在单个芯片上。
根据图1的实施例的集成存储装置12包括形成在半导体本体中的漏极端子区1和源极端子区2。配置在漏极端子区1和源极端子区2之间的半导体区可用作在漏极端子区1和源极端子区2之间传导电荷载流子的沟道区3。进一步，在根据图1的实施例的集成存储装置12中，隧道氧化物层4配置在沟道区3上， 并且稍微交叠于漏极端子区1的右端和源极端子区2的左端。
在图1中，通过源极端子区2的虚垂直线表示对称轴，与存储装置12排齐的另一存储装置可落入该对称轴的右侧。该另一存储装置(然而未图示在图1中)可包括存储装置12的镜对称结构，也就是其源极端子区配置成相邻于存储装置12的源极端子区2。此外，所述另一存储装置可以与集成存储装置12的源极端子区2共用其源极端子区，作为相应于公共源极的公共源极端子区。在这种情况下，隧道氧化物层4可以与两个存储装置的整个公共源极端子区2重叠。
进一步参考图1中的集成存储装置12的实施例，包括导电材料的浮栅层5配置在相邻于漏极端子区1的隧道氧化物层4的第一、较大部分上。浮栅层5可包括多晶硅作为导电材料。可选地，浮栅层5可包括诸如铝、铜的金属或其它能够沉积在集成半导体结构上的金属。关于图1中的实施例，浮栅层5配置在隧道氧化物层4上以覆盖相邻于漏极端子区1的沟道区3的第一、较大部分。
在根据图1的实施例的集成存储装置12中，为了在隧道氧化物层4和第一绝缘层6之间隔离浮栅层5，第一绝缘层6配置在浮栅层5上。第一绝缘层6可包括氧化硅、氮化硅或典型地使用在集成半导体装置制造过程中的任何其它绝缘材料。
仍然关于图1中的集成存储装置12的实施例，导电的选择栅极层7配置在第一绝缘层6上。类似于浮栅层5，选择栅极层7可包括多晶硅。可选地，选择栅极层7可包括诸如铝、铜的金属或能够沉积在集成半导体结构上的其它金属。
在图1中的集成存储装置12的实施例中的选择栅极层7之上，配置第二绝缘层8。第二绝缘层8可包括氧化硅、氮化硅或典型地使用在集成半导体装置制造过程中以隔离导电层的任何其它绝缘材料。第二绝缘层8可使用硬掩模(HM)图案化来被图案化。
在图1中的集成存储装置12的实施例中，侧壁隔离9配置为相邻于面向源极端子区2的层堆叠的侧，所述层堆叠包括浮栅层5、第一绝缘层6、选择栅极层7和第二绝缘层8。
进一步参考图1中的集成存储装置12的实施例，包括导电材料的(第三)控制栅极层10配置在相邻于源极端子区2的沟道区3的第二、较小部分上方的隧道氧化物层4上。然而，在集成存储装置的可选实施例中，分别由浮栅层5和控制栅极10间接覆盖的沟道区3的第一和第二部分的比率可被不同地选择。
在图1中的集成存储装置12的实施例中，面向漏极端子区1的控制栅极层10的边缘与面向源极端子区2的层堆叠的顶部边缘相重叠，该层重叠包括侧壁隔离9、第二绝缘层8、选择栅极层7、第一绝缘层6和浮栅层5。该重叠使得控制栅极层10覆盖第二绝缘层8的顶部的约三分之二。然而，在集成存储装置的可选实施例中，由控制栅极层10覆盖的第二绝缘层8的顶部的比率可被不同地选择。
在进一步的可选实施例中，面向漏极端子区1的控制栅极层10的边缘可基本上与面向源极端子区2的侧壁隔离9的侧对准。
在图1中的集成存储装置12的实施例中，类似于浮栅层5和选择栅极层7，控制栅极层10可包括多晶硅。可选地，控制栅极层10可包括诸如铝、铜的金属或能够沉积在集成半导体结构上的其它金属。
进一步参考图1中的集成存储装置12的实施例，隧道氧化物层4与漏极1和源极端子2的区域的厚度相比是相对薄的层，其允许电子从沟道区3富雷一诺特海姆式隧穿到浮栅层5上。
在图1中的集成存储装置12的实施例中，第一绝缘层6与漏极1和源极端子2的区域的厚度相比是相对薄的层，以使选择栅极层7和浮栅层5之间的相对强的电编程场不会削弱太多，该电编程场是电子从沟道区3富雷一诺特海姆式隧穿到浮栅层5上所需的。
仍然关于图1中的集成存储装置12的实施例，第二绝缘层8与隧道氧化物层4的厚度相比是相对厚的层，以便可以避免选择栅极层7和控制栅极层10之间的耦合，特别是在这些层和存储装置12的相应端子之间的高动态电容耦合。
原则上，图1中的集成存储装置12的实施例基于UCP快闪存储装置，其包括作为第一栅极的浮栅和作为第二栅极的选择栅极，该存储装置另外还装配有控制栅极，其是相应于控制栅极层10的第三栅极。该控制栅极以自对准的方式、以分裂栅的形式被限定为与源极端子区2相邻。
在图1中的集成存储装置12的实施例中，控制栅极的有源部分被限定在面向源极端子区2的侧壁隔离9的下边缘和面向漏极端子区1的源极端子区2的上边缘之间。
上文提到的另一镜对称存储装置(图1中虚线的右边，然而未图示)可与图1中的存储装置12共用控制栅极层10。
因此，在图1所示的实施例中，控制栅极层10的结构仅仅需要第二绝缘层8上控制栅极层10的边缘定位，该第二绝缘层将控制栅极层10与选择栅极层7隔离。也就是，关于第二绝缘层8的控制栅极层10的未对准不影响存储装置12的电特性。在存储单元的应用中，选择栅极层7对应于存储装置12的字线WL。
在如以上描述的共用控制栅极层的相邻存储装置的实施例中，源极端子区2也可在这些存储装置中被共用。该公共源极端子区2可由掺杂剂扩散形成并可作为公共源极。在多个相邻存储装置列的情况下，所述公共源极可一起连接在不同存储装置列的相邻装置之间，并可周期地连接到可被设置为预定电压的导电层。
与已知的UCP快闪存储装置类似，相应于存储装置12的浮栅FG的浮栅层5位于相应于选择栅极G的选择栅极层7和相应于所述分裂栅的第一部分的沟道区3的第一部分之间。因为浮栅层5通过隧道氧化物层4、第一绝缘层6和侧壁隔离9与周围电隔离，所以任何置于浮栅层5上的电子被俘获在绝缘层之间，并且在典型条件下，将许多年不会放电。
当浮栅FG保存电荷时，其屏蔽，也就是部分地取消来自栅极G的电场，其修改了存储装置12的阈值电压VT。为了读出，存储装置12通过施加电压到选择栅极G并通过连接到其选择栅极G的字线WL而被选择。结果，沟道区3将变得导电或保持绝缘，取决于存储装置12的阈值电压VT，其又受控于浮栅FG上的电荷。通过沟道区3的电流的存在或不存在或数量可由经过漏极接触11连接到存储装置12的漏极D的位线BL感测，并可形成二进制或更高阶代码，表示存储的数据。
如上所述，图1中的集成存储装置12的实施例类似UCP快闪存储装置，除了其包括三个栅极而不是两个。第三有源控制栅极CG通过配置在隧道氧化物层4上的控制栅极层10的一部分而形成为所述分裂栅的所述第二部分，并且覆盖侧壁隔离9和面向漏极端子区1的源极端子区2的边缘之间的沟道区3的一部分。因为存储装置12的分裂栅结构，漏极端子区1和源极端子区2之间的导电性可通过相应于控制栅极CG的存储装置12的控制栅极端子被独立控制。
为编程存储装置12，连接到相同字线WL作为例如存储装置12的一组存储装置可通过设置连接到选择的存储装置的选择栅极G的字线WL为高的正电压(例如14V)而被选择。为通过设置相应的字线WL的电压为0V而编程，可 以取消选择其它存储装置。在编程存储装置12的情况下，存储装置12的控制栅极CG的功能是隔离例如存储装置12的所选位线BL与通过字线WL选择的该组存储装置的另一存储装置的未选择的位线BL。
为了这一目的，控制栅极CG设置为适当的负电压，例如在编程为-3V的情况下，以禁止或至少影响存储装置12的漏极D和源极S之间的导电沟道的形成。
作为结果，在编程存储装置12时，存储装置12的公共源极2和图1中虚线右边的镜对称存储装置(未图示)保持浮动。因此，不需要单独连接每个存储装置的源极的第二位线。这里，控制栅极CG有效地将镜对称存储装置的位线BL(例如其可未被选择)与存储装置12的位线BL(例如其可被选择)隔离。
这意即，通过引入的第三栅极(即控制栅极CG)的存储装置概念，不再需要第二位线(连接到源极S)。因此，消除了由前面所需的每个存储装置的两个位线之间的间距(也就是由金属间距)对存储芯片中的存储装置的两个相邻列之间的间隔的限制。因此，存储装置和相应的存储芯片能够在字线方向上(也就是在存储装置矩阵的x方向上)向着更小的装置间距/耦合因素缩小。所得到的更小的耦合因素可由UCP偏移的增加的对称性补偿。
在根据图1的实施例的存储装置的编程期间，连接到其漏极D的存储装置的位线BL可通过设置漏极D为适当的负电压(例如-3V)而被选择。在浮栅FG和浮栅FG下的沟道区3的一部分之间所得到的高电场使得电子通过隧道氧化物层4从沟道区3的这一部分隧穿以产生浮栅FG上的负电荷。浮栅FG上的该负电荷禁止或至少影响存储装置12的漏极D和源极S之间的导电沟道的形成，以使得在存储装置12的读出期间所得到的沟道电流能够被用来编码存储的信息。例如在当浮栅上的负电荷完全禁止导电沟道的情况下，基本上等于零的相应沟道电流可被用于编码存储的信息为逻辑“0”。然而，在其它实施例中，基本上等于零的沟道电流可用于编码逻辑“1”。
另一方面，也是在根据图1中的实施例的存储装置的编程期间，存储装置的位线BL可通过设置漏极D为适当的正电压(例如3V)而被取消选择。在该情况下，在浮栅FG和浮栅FG下的沟道区3的一部分之间所得到的电场没有高到足以引起电子从沟道区3的这一部分隧穿通过隧道氧化物层4以在浮栅FG上产生负电荷。作为结果，没有负电荷产生在浮栅FG上，这会影响存储装置12的漏极D和源极S之间的导电沟道的形成。因此，在存储装置12的读出期间所 得到的未被影响的沟道电流能被用于编码存储的信息，例如逻辑“1”。然而，在其它实施例中，未被影响的沟道电流可被用于编码逻辑“0”。
为了擦除存储装置12，作为例如存储装置12的连接到相同字线WL的一组存储装置可以通过设置连接到选择的存储装置的栅极G的字线WL为高的负电压(例如-14V)而被选择。为了擦除，其它存储装置可通过设置相应的字线WL的电压为0V而被取消选择。也是在擦除存储装置12的情况下，存储装置12的控制栅极CG的功能是将例如存储装置12的选择的位线BL与通过字线WL选择的该组存储装置中的另一存储装置的未被选择的位线BL隔离。
为了该目的，控制栅极CG被设置为合适的正电压，例如在擦除到3V的情况下，以禁止或至少影响存储装置12的漏极D和源极S之间的导电沟道的形成。作为结果，当存储装置12被擦除时，存储装置12和图1中虚线右边的镜对称存储装置(未图示)的公共源极2能够保持浮动。此外，控制栅极CG有效地将镜对称存储装置的位线BL(例如，其可未被选择)与存储装置12的位线BL(例如，其可被选择)隔离。
在根据图1中的实施例的存储装置的擦除期间，连接到其漏极D的存储装置的位线BL可通过设置漏极D为适当的正电压(例如3V)而被选择。在浮栅FG和浮栅FG下的沟道区3的一部分之间所得到的高电场使得电子通过隧道氧化物层4从浮栅FG隧穿到浮栅FG下的沟道区3的一部分，以释放之前存储在浮栅FG上的负电荷，这意味着该电荷以及因此存储装置12的信息状态被擦除。
作为结果，没有负电荷留在浮栅FG上以影响存储装置12的漏极D和源极S之间的导电沟道的形成。因此，在擦除之后，在存储装置12的读出期间的沟道电流不受影响，其又能用来编码补充信息为擦除之前存储的信息。
另一方面，也是在根据图1中的实施例的存储装置的擦除期间，存储装置的位线BL可通过设置漏极D为适当的负电压(例如-3V)而被取消选择。在该情况下，在浮栅FG下的沟道区3的一部分和浮栅FG之间所得到的电场没有高到足以使电子通过隧道氧化物层4从浮栅FG隧穿到浮栅FG下的沟道区3的该部分，以释放之前存储在浮栅FG上的负电荷。
作为结果，在其位线BL未被选择的情况下存储装置的浮栅FG的电荷状态在擦除期间保持不变。
为了读出存储装置12，连接到同一字线WL的一组存储装置(例如存储装 置12)可通过设置连接到选择的存储装置的栅极G的字线WL为正电压(例如3.3V)而被选择。为了读出，其它存储装置可通过设置相应的字线WL为0V而被取消选择。
在读出存储装置12的情况下，存储装置12的控制栅极CG的功能是将连接到存储装置12的漏极D的选择的位线BL与存储装置12的源极S相连接，以不影响感测浮栅FG的电荷状态，并因此不影响存储装置12的信息状态。为了不影响感测浮栅FG的电荷状态，控制栅极CG可设置为与连接到存储装置12的选择的字线WL的选择栅极G基本相同的读电压(例如3.3V)。
相应地，为了读出存储装置，为了读出而被选择的连接到存储装置的(例如存储装置12的)漏极D的位线BL被设置为正电压(例如1.2V)，而选择的同一存储装置12的源极S被设置为较低电压(例如0V)，以分别根据浮栅FG的电荷状态以及存储装置12的阈值电压VT引起或不引起沟道电流通过沟道区3。为了读出，其它存储装置可通过将相应位线BL的电压设置为0V而被取消选择。
以上描述的操作模式和根据图1中的实施例的相应的存储装置12的端子电压的例子在后续表格中概括。此外，该表格给出在所示的装置操作期间用于存储装置12的阱的适当电压的例子，所述阱即存储装置形成于其中的半导体本体的一部分。
| 字线 | 字线未选择 | CG | 源极 | 漏极选择 | 漏极未选择 | 阱 | |
| 编程 | 14V | 0V | -3V | 浮动 | -3V | 3V | -3V |
| 擦除 | -14V | 0V | 3V | 浮动 | 3V | -3V | 3V |
| 读取 | 3.3V | 0V | 3.3V | 0V | 1.2V | 0V | 0V |
表格
具有第三栅极的存储装置原理的另一个作用，例如图1中的存储装置12的实施例，是如果使用新的存储装置原理(例如与1T UCP存储装置原理相比较)，在存储芯片上的所有存储装置中“过擦除的(overerased)”存储装置的速率较低，因为每个位线只有一个存储装置对于“过擦除”来说是敏感的。
存储装置的“过擦除”是指以下现象，例如因为重复擦除已经被擦除的存储装置，或由于字线WL上的擦除电压脉冲持续时间太长，来自浮栅的太多负 电荷隧道使得相应的浮栅可能最终甚至承载正电荷。结果，“过擦除的”存储装置可能最终获得低于0V的阈值电压。一般地，具有低于0V擦除的阈值电压的存储装置被称作是“过擦除的”。
如以上所描述的“过擦除”情形是不期望的，因为过擦除的存储装置的编程特性会更快地恶化。特别是，存储装置能够重复编程的次数(称为存储装置的“持久性”)会降低。此外，过擦除的存储装置非常不期望的，因为它们在编程或读出操作期间会产生位线泄漏电流。
例如，在编程或读出期间，典型地，仅有一个字线承载正电压，而其余的字线典型地接地。具有低于0V的阈值电压并且其字线接地(或在0V)的装置将传导位线泄漏电流。由于该位线泄漏电流，在编程期间向位线提供功率的电源可能超载。类似地，读出期间位线泄漏电流可能引起读取错误。
为了阻止“过擦除”情形，包含快闪存储装置的集成电路的制造者典型地必须提供常被称作过擦除算法(OEA)的过擦除校正机制，例如，差动读出过程。
然而，在使用具有分裂栅架构的新存储装置理论的存储装置中，该存储装置的阈值电压像在传统存储装置中那样不能降到0V以下，因为由控制栅极形成的分裂栅部分设置了阈值电压的下限。结果，在使用新的存储装置理论时，不会出现可能产生超载或读取错误的位线泄漏电流。
因此，也是由于下降的过擦除速率，新的存储装置理论可允许节省过擦除算法(OEA)，并且因此允许进一步节省芯片面积和功耗。
在实施例中，其中相邻于选择的存储装置的存储装置共用控制栅极(例如图1中由虚线指示的，而相邻于存储装置12的存储装置实际未示出)，仅仅相邻于选择的存储装置的该存储装置可保持过擦除敏感。
关于图2，示出根据实施例的集成存储装置的示意性布局顶视图，其中集成存储装置12、13、14和15配置在共用公共源极2的两个存储装置的两个存储装置列200、300中。这两个存储装置列200、300对应于两个位线。
因此图2的实施例示出了不同于传统UCP存储装置，采用了新的装置原理具有第三栅极(由多晶硅的控制栅极层10和110实现)的并且属于不同位线列的存储装置，例如存储装置12和14，可具有连接在一起的源极端子区2。由于在图2中的配置中，左边存储装置列的存储装置12和13已经共用它们的源极 端子区2作为公共源极，图2中的所有四个存储装置共用该公共源极。
因此，在根据图2的集成存储装置的配置的实施例中，连接到存储装置12和13或14和15的源极的分离的第二位线可以被除去。因此两个相邻的存储装置列(例如存储装置列200和300)之间的间距w不再受到用于每个存储装置列的两个分离的位线的导电层之间的间距限制的限制。
在根据图2的集成存储装置的配置的实施例中，对应于多晶硅的上方选择栅极层7，将该配置的上方行的存储装置12和14分配给第一字线。
相应地，对应于多晶硅的下方选择栅极层17，将该配置的下方行的存储装置13、15分配给第二字线。
该配置的上方行的存储装置12和14的漏极端子区能经由漏极接触11连接到相应的位线，而该配置的下方行的存储装置13和15的漏极端子区能经由漏极接触111连接到相应的位线。
在根据图2的集成存储装置的配置的实施例中，用于该配置的上方行和下方行的多晶硅控制栅极层10和110朝多晶硅选择栅极层7和17(字线)分别凹进，以使在图2的布局顶视图中，多晶硅选择栅极层7和17与分别用在上方行和下方行的多晶硅控制栅极层10和110之间的第二绝缘层8和18是可见的。
本发明的其它实施例涉及制造集成存储装置的方法，该方法包括至少形成漏极端子区、源极端子区、浮栅层、选择栅极层和控制栅极层的步骤，其中至少部分地在漏极端子区和源极端子区之间的隧道氧化物层上形成控制栅极层。
在用于制造集成存储装置的该方法的特定实施例中，控制栅极层在浮栅层和源极端子区之间以自对准方式限定控制栅极。
在用于制造集成存储装置的该方法的特定实施例中，形成源极端子区包括掺杂剂的扩散。
在上述提及的用于制造集成存储装置的方法的特定实施例中，形成控制栅极层包括去除控制栅极层下面的源极端子区的毛刺。
在用于制造集成存储装置的该方法的替换实施例中，在通过沉积形成控制栅极层后，形成源极端子区包括离子注入，其是通过控制栅极层的布局自对准的，以使源极端子区掩埋在控制栅极层下面。
为了该目的，用于源极端子区的离子注入的能量应当选择为足够高，以使注入离子到达源极端子区中的半导体本体区(衬底区)。然而，同时，注入离子 的能量应当足够低，以使离子被阻挡在至少包括选择栅极层和浮栅层的层堆叠中。
在某些上述提及的用于制造集成存储装置的该方法的替换实施例中，多晶硅CMP(poly CMP)步骤应用于形成源极端子区之后。
在某些上述提及的用于制造集成存储装置的该方法的替换实施例中，在多晶硅CMP步骤之后，应用多晶硅凹进(poly recess)步骤以改善控制栅极层和选择栅极层之间的高电压隔离。
根据以上描述的实施例的特定存储装置和方法可用于嵌入式快闪技术中。
虽然具体实施例已经在此被图示并且描述，本领域普通技术人员应当认识到多种替换和/或等效实施方式可代替所示和描述的具体实施例，而不会脱离本发明的范围。该申请意即覆盖这里述及的具体实施例的任何改变或变型。因此，意即这里本发明仅仅由权利要求和其等同物所限制。
Claims (21)
1.一种集成装置，包括：
包括漏极、源极、对准的层堆叠和控制栅极的第一存储装置，所述对准的层堆叠包括浮栅和选择栅极，其中所述漏极和所述源极之间的导电性能够通过所述控制栅极被独立控制；和
与第一存储装置共享所述控制栅极的第二存储装置，
其中面向所述漏极的所述控制栅极的边缘覆盖包括浮栅和选择栅极的层堆叠的三分之二。
2.一种集成统一沟道编程快闪存储装置，包括：
漏极端子区；
源极端子区；
对准的层堆叠，所述对准的层堆叠包括相应于第一栅极的浮栅层、也就是浮栅和相应于第二栅极的选择栅极层、也就是选择栅极；
相应于第三栅极的控制栅极层，也就是控制栅极，其以自对准方式被至少限定在所述浮栅层和所述源极端子区之间，
其中面向所述漏极端子区的所述控制栅极层的边缘覆盖包括浮栅层和选择栅极层的层堆叠的三分之二。
3.权利要求2的集成统一沟道编程快闪存储装置，其中所述源极端子区包括掩埋在所述控制栅极层下面的扩散区。
4.权利要求2的集成统一沟道编程快闪存储装置，其中所述源极端子区包括通过所述控制栅极层的布局以自对准方式限定的离子注入区。
5.权利要求2的集成统一沟道编程快闪存储装置，其中包括所述浮栅层、所述选择栅极层和所述控制栅极层的层中的至少一层包括多晶硅。
6.一种集成存储装置，包括：
漏极端子区和源极端子区；
配置在所述漏极端子区和所述源极端子区之间的沟道区；
配置在所述沟道区上的隧道氧化物层；
对准的层堆叠，所述对准的层堆叠包括配置在所述隧道氧化物层的第一部分上的浮栅层、配置在所述浮栅层上的第一绝缘层、配置在所述第一绝缘层上的选择栅极层和配置在所述选择栅极层上的第二绝缘层；
相应于控制栅极并至少配置在所述隧道氧化物层的第二部分上的控制栅极层；和
被配置以将控制栅极层从所述浮栅层和所述选择栅极层隔离的侧壁隔离，
其中面向所述漏极端子区的所述控制栅极层的边缘覆盖所述对准的层堆叠的三分之二。
7.权利要求6的集成存储装置，其中所述控制栅极以自对准方式被限定在所述侧壁隔离和所述源极端子区之间。
8.权利要求6的集成存储装置，其中所述源极端子区包括掩埋在所述控制栅极层下面的扩散区。
9.权利要求6的集成存储装置，其中所述源极端子区包括通过所述控制栅极层的布局以自对准方式限定的离子注入区。
10.权利要求6的集成存储装置，其中所述集成存储装置基于统一沟道编程快闪存储装置。
11.一种包括至少一个根据权利要求2的集成统一沟道编程快闪存储装置的集成存储芯片。
12.权利要求11的集成存储芯片，其中至少一对相邻的根据权利要求2的集成统一沟道编程快闪存储装置共用它们的源极端子区作为公共源极。
13.权利要求12的集成存储芯片，其中至少两对集成存储装置被配置成列，以使它们的公共源极连接在一起，并且所连接的公共源极周期性地连接到被设置为预定电势的导电层。
14.用于制造集成存储装置的方法，该方法包括；
至少形成漏极端子区、源极端子区、包括浮栅层和选择栅极层的对准的层堆叠和控制栅极层，
其中所述控制栅极层至少部分地形成在配置在所述漏极端子区和所述源极端子区之间的隧道氧化物层上，
并且其中面向所述漏极端子区的所述控制栅极层的边缘覆盖包括浮栅层和选择栅极层的层堆叠的三分之二。
15.权利要求14的用于制造集成存储装置的方法，其中所述控制栅极层在所述浮栅层和所述源极端子区之间以自对准方式限定控制栅极。
16.权利要求15的用于制造集成存储装置的方法，其中形成所述源极端子区包括掺杂剂的扩散。
17.权利要求16的用于制造集成存储装置的方法，其中形成所述控制栅极层包括去除所述控制栅极层下面的所述源极端子区的毛刺。
18.权利要求14的用于制造集成存储装置的方法，其中在通过沉积形成所述控制栅极层后，形成所述源极端子区包括离子注入，其是通过所述控制栅极层的布局自对准的，以使所述源极端子区掩埋在所述控制栅极层下面。
19.权利要求18的用于制造集成存储装置的方法，其中在形成所述源极端子区之后应用多晶硅CMP步骤。
20.权利要求19的用于制造集成存储装置的方法，其中在所述多晶硅CMP步骤之后，应用多晶硅凹进步骤以改善所述控制栅极层和所述选择栅极层之间的高电压隔离。
21.用于制造集成存储装置的方法，该方法包括：
形成漏极端子区和源极端子区；
在所述漏极端子区和所述源极端子区之间形成隧道氧化物层；
形成对准的层堆叠，其包括在所述隧道氧化物层的第一部分上形成浮栅层、在所述浮栅层上形成第一绝缘层、在所述第一绝缘层上形成选择栅极层以及在所述选择栅极层上形成第二绝缘层；
形成至少相邻于面向所述源极端子区的所述浮栅层、所述第一绝缘层、所述选择栅极层和所述第二绝缘层的边缘的侧壁隔离；
至少在所述隧道氧化物层的第二部分上形成控制栅极层，
其中面向所述漏极端子区的所述控制栅极层的边缘覆盖所述对准的层堆叠的三分之二。
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Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| US20090309149A1 (en) * | 2008-06-12 | 2009-12-17 | Thomas Nirschl | Memory cell arrangements and methods for manufacturing a memory cell arrangement |
| CN106684085B (zh) * | 2015-11-11 | 2021-02-02 | 联华电子股份有限公司 | 半导体元件以及其制作方法 |
| US11605438B2 (en) * | 2020-11-16 | 2023-03-14 | Ememory Technology Inc. | Memory device for improving weak-program or stuck bit |
| CN114823901A (zh) * | 2021-01-28 | 2022-07-29 | 上海华力集成电路制造有限公司 | 一种双控制栅半浮栅晶体管及其制备方法 |
| WO2022191864A1 (en) * | 2021-03-11 | 2022-09-15 | Silicon Storage Technology, Inc. | Split-gate flash memory cell with improved control gate capacitive coupling, and method of making same |
| CN115083912A (zh) | 2021-03-11 | 2022-09-20 | 硅存储技术股份有限公司 | 带改善控制栅电容耦合的分裂栅存储器单元及其制造方法 |
Family Cites Families (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0797608B2 (ja) * | 1988-10-19 | 1995-10-18 | 株式会社東芝 | 不揮発性半導体メモリおよびその製造方法 |
| JPH0748553B2 (ja) * | 1989-03-14 | 1995-05-24 | シャープ株式会社 | 半導体装置 |
| JP2602575B2 (ja) * | 1990-07-06 | 1997-04-23 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US5712180A (en) * | 1992-01-14 | 1998-01-27 | Sundisk Corporation | EEPROM with split gate source side injection |
| US7071060B1 (en) * | 1996-02-28 | 2006-07-04 | Sandisk Corporation | EEPROM with split gate source side infection with sidewall spacers |
| KR0144421B1 (ko) * | 1994-07-18 | 1998-07-01 | 김주용 | 플레쉬 이.이.피.롬의 제조방법 |
| US5691939A (en) | 1995-12-07 | 1997-11-25 | Programmable Microelectronics Corporation | Triple poly PMOS flash memory cell |
| US6057575A (en) * | 1996-03-18 | 2000-05-02 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell, method of manufacturing and operation thereof |
| US5668757A (en) * | 1996-03-18 | 1997-09-16 | Jeng; Ching-Shi | Scalable flash eeprom memory cell and array |
| JPH09321255A (ja) | 1996-05-31 | 1997-12-12 | Ricoh Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| US5768186A (en) * | 1996-10-25 | 1998-06-16 | Ma; Yueh Yale | High density single poly metal-gate non-volatile memory cell |
| JP3264365B2 (ja) * | 1997-03-28 | 2002-03-11 | ローム株式会社 | 不揮発性記憶素子 |
| US6040216A (en) * | 1997-08-11 | 2000-03-21 | Mosel Vitelic, Inc. | Method (and device) for producing tunnel silicon oxynitride layer |
| US6104057A (en) * | 1997-08-25 | 2000-08-15 | Ricoh Company, Ltd. | Electrically alterable non-volatile semiconductor memory device |
| EP0902438B1 (en) * | 1997-09-09 | 2005-10-26 | Interuniversitair Micro-Elektronica Centrum Vzw | Methods of erasing a memory device and a method of programming a memory device for low-voltage and low-power applications |
| US5986941A (en) | 1997-10-09 | 1999-11-16 | Bright Microelectronics, Inc. | Programming current limiter for source-side injection EEPROM cells |
| US5991204A (en) * | 1998-04-15 | 1999-11-23 | Chang; Ming-Bing | Flash eeprom device employing polysilicon sidewall spacer as an erase gate |
| KR19990088517A (ko) * | 1998-05-22 | 1999-12-27 | 마 유에 예일 | 비휘발성메모리셀구조및비휘발성메모리셀을작동시키는방법 |
| US6005807A (en) * | 1998-09-16 | 1999-12-21 | Winbond Electronics Corp. | Method and apparatus for self-aligned memory cells and array using source side injection |
| US6200865B1 (en) * | 1998-12-04 | 2001-03-13 | Advanced Micro Devices, Inc. | Use of sacrificial dielectric structure to form semiconductor device with a self-aligned threshold adjust and overlying low-resistance gate |
| EP1116275A1 (en) * | 1999-07-29 | 2001-07-18 | Koninklijke Philips Electronics N.V. | Non-volatile semiconductor memory device |
| KR100308128B1 (ko) * | 1999-08-24 | 2001-11-01 | 김영환 | 비휘발성 메모리 소자 및 그의 제조 방법 |
| JP2001176990A (ja) * | 1999-12-21 | 2001-06-29 | Nec Corp | 半導体装置とその製造方法 |
| WO2001052326A1 (en) * | 1999-12-21 | 2001-07-19 | Koninklijke Philips Electronics N.V. | Virtual-ground, split-gate flash memory cell arrangements |
| JP2001308205A (ja) * | 2000-04-19 | 2001-11-02 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
| TWI277199B (en) * | 2001-06-28 | 2007-03-21 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
| KR100827920B1 (ko) * | 2001-07-03 | 2008-05-07 | 엔엑스피 비 브이 | 선택 트랜지스터 및 메모리 트랜지스터를 포함하는 메모리셀을 가지는 비휘발성 메모리를 포함하는 반도체 장치제조 방법 |
| TW546840B (en) * | 2001-07-27 | 2003-08-11 | Hitachi Ltd | Non-volatile semiconductor memory device |
| US6621115B2 (en) * | 2001-11-06 | 2003-09-16 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate |
| KR100456541B1 (ko) * | 2002-01-04 | 2004-11-09 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| US6894339B2 (en) * | 2003-01-02 | 2005-05-17 | Actrans System Inc. | Flash memory with trench select gate and fabrication process |
| US6875660B2 (en) * | 2003-02-26 | 2005-04-05 | Powerchip Semiconductor Corp. | Method of manufacturing high coupling ratio flash memory having sidewall spacer floating gate electrode |
| WO2004077448A1 (de) * | 2003-02-27 | 2004-09-10 | Infineon Technologies Ag | Verfahren zum auslesen von uniform-channel-program-flash memory zellen |
| US6635533B1 (en) * | 2003-03-27 | 2003-10-21 | Powerchip Semiconductor Corp. | Method of fabricating flash memory |
| JP2004303918A (ja) * | 2003-03-31 | 2004-10-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| JP2004326864A (ja) * | 2003-04-22 | 2004-11-18 | Toshiba Corp | 不揮発性半導体メモリ |
| US6974739B2 (en) * | 2003-05-16 | 2005-12-13 | Promos Technologies Inc. | Fabrication of dielectric on a gate surface to insulate the gate from another element of an integrated circuit |
| US7009244B2 (en) * | 2003-07-02 | 2006-03-07 | Integrated Memory Technologies, Inc. | Scalable flash EEPROM memory cell with notched floating gate and graded source region |
| TW589720B (en) * | 2003-07-10 | 2004-06-01 | Powerchip Semiconductor Corp | Split gate flash memory and manufacturing method thereof |
| JP2005051227A (ja) * | 2003-07-17 | 2005-02-24 | Nec Electronics Corp | 半導体記憶装置 |
| US7183153B2 (en) * | 2004-03-12 | 2007-02-27 | Sandisk Corporation | Method of manufacturing self aligned non-volatile memory cells |
| JP4427361B2 (ja) * | 2004-03-16 | 2010-03-03 | 株式会社東芝 | 不揮発性半導体メモリ |
| US7020018B2 (en) * | 2004-04-22 | 2006-03-28 | Solid State System Co., Ltd. | Nonvolatile memory device and method for fabricating the same |
| KR100606928B1 (ko) * | 2004-05-06 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| TWI253719B (en) * | 2004-11-15 | 2006-04-21 | Powerchip Semiconductor Corp | Manufacturing method of flash memory |
| US7279740B2 (en) * | 2005-05-12 | 2007-10-09 | Micron Technology, Inc. | Band-engineered multi-gated non-volatile memory device with enhanced attributes |
| JP4912647B2 (ja) * | 2005-09-08 | 2012-04-11 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置およびその製造方法 |
| US20070158734A1 (en) * | 2006-01-09 | 2007-07-12 | Freescale Semiconductor, Inc. | Electronic device with a multi-gated electrode structure and a process for forming the electronic device |
| KR100706804B1 (ko) * | 2006-01-23 | 2007-04-12 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| JP2007213703A (ja) * | 2006-02-09 | 2007-08-23 | Nec Electronics Corp | 半導体記憶装置 |
| JP2007213704A (ja) * | 2006-02-09 | 2007-08-23 | Nec Electronics Corp | 半導体記憶装置 |
| JP4896569B2 (ja) * | 2006-04-10 | 2012-03-14 | 株式会社東芝 | 半導体集積回路装置及びそのダイナミックラッチのリフレッシュ方法 |
| US20080042185A1 (en) * | 2006-08-15 | 2008-02-21 | Atmel Corporation | Eeprom memory array having 5f2 cells |
| JP2008118007A (ja) * | 2006-11-07 | 2008-05-22 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US20080112231A1 (en) * | 2006-11-09 | 2008-05-15 | Danny Pak-Chum Shum | Semiconductor devices and methods of manufacture thereof |
| US7499336B2 (en) * | 2007-05-14 | 2009-03-03 | Skymedi Corporation | Method of programming a nonvolatile memory cell and related memory array |
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