CN101346775A - 通过控制虚拟接地来细分camram库的电路和方法 - Google Patents

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Abstract

通过以下方式在功能上将CAM库划分为两个或两个以上子库而无需复制CAM驱动器电路：停用所述库中的所有匹配线放电电路；以及选择性地启用包括子库的入口中的放电电路。将至少一个选择性地致动的切换电路插入子库的放电电路中的每个放电比较器的虚拟接地节点与电路接地之间。当所述切换电路处于非导电状态时，将所述虚拟接地节点维持在充分高于电路接地的电压电平，以阻止在CAM存取时间内对连接的匹配线进行放电。当所述切换电路被置于导电状态时，所述虚拟接地节点被拉到电路接地且可通过错比较来对所述连接的匹配线进行放电。将可从地址位解码的控制信号分配给所述切换电路，以界定CAM子库。

Description

通过控制虚拟接地来细分CAMRAM库的电路和方法
技术领域
本发明大体上涉及数字电子学领域，且明确地说，涉及一种用于经由虚拟接地来细分CAMRAM(内容可寻址存储器随机存取存储器)库的电路和方法。
背景技术
微处理器执行包含嵌入式应用(例如便携式电子装置)的多种应用中的计算任务。此类装置的不断增长的特征集和增强的功能性要求计算能力更强的处理器，以经由软件提供额外的功能性。便携式电子装置的另一趋势是不断缩小的外形因数。此趋势的主要影响是用于向处理器和装置中的其它电子器件供电的电池的尺寸减小，从而使得功率效率成为日益重要的设计考虑因素。因此，对于特定的便携式电子装置处理器以及一般的处理器来说，需要增加执行速度并减少功率消耗的处理器改进。
大多数现代处理器通过将最近执行的指令和最近存取的数据存储在一个或一个以上高速缓冲存储器中以供指令执行管线就绪存取，来利用大多数程序的空间和时间局部性特性。高速缓冲存储器是包括内容可寻址存储器(Content Addressable Memory，CAM)和对应的随机存取存储器(R”与”om Access Memory，RAM)的高速且通常位于芯片上的存储器结构，被称为CAMRAM。指令或数据驻存在存储在RAM中的高速缓冲存储器“线”中。为了确定特定数据是否驻存在RAM中，将其地址的一部分应用于CAM。
CAM是特定的存储器结构，其中将所应用的比较输入(本文称为密钥)同时与存储在每个CAM入口(本文称为密钥字段)中的数据进行比较，且CAM的输出是哪一密钥字段(如果有的话)匹配所述密钥的指示。在高速缓冲存储器中，密钥和密钥字段是(虚拟或实体)地址的部分，且如果匹配出现(即，高速缓冲存储器中的存取“命中”)，那么所述匹配的位置将所述RAM编入索引，且存取对应的高速缓冲存储器线。
还可在用于快速地址转译的转译后备缓冲器(TLB)使用CAMRAM电路。在此应用中，所应用的虚拟地址为密钥，先前转译的虚拟地址被存储为CAM中的密钥字段，且相关联的RAM位置存储对应的实体地址。还可将CAMRAM部署在其它应用中，例如将写入请求排成队列的存储器板。在此情况下，读取请求的地址可以是密钥，其对照排成队列的写入地址进行搜索。命中指示写入数据比存储在存储器中的数据更加新，必须将所述写入数据用于服务读取请求以确保一致性。一般来说，CAMRAM在多种应用中有用。
图1描绘CAM结构的一个入口的一部分的功能框图，其大体上由数字100指示。CAM入口j包含匹配线102，其横跨第j密钥字段110的所有位位置。通过接通连接匹配线102的传输晶体管104的栅极的PRECHARGE(预充电)信号来将匹配线102拉高以通电。在第jCAM入口的每个位处，放电电路105可选择性地对匹配线102进行放电。图1描绘放电电路105的功能框图，放电电路105包含切换电路106，例如插入匹配线102与电路接地之间的传输晶体管。放电晶体管106的栅极是密钥位112和对应的密钥字段位110的逻辑“异或”108。在每个第i位位置处，如果密钥位112与密钥字段位110相匹配，那么“异或”栅极108的输出为低，且晶体管106并不将来自匹配线102的电荷传导到接地。如果密钥位112与密钥字段位110失配，那么“异或”栅极108的输出为高，从而接通晶体管106且将匹配线102拉为低。
以此方式，如果密钥112的任一位与密钥字段110的任一对应位失配，那么匹配线102被拉为低。相反，只有在密钥112和密钥字段110的每一位都相匹配时，才不会建立到达接地的路径，且匹配线102保持为高。感测电路114在由最坏情况匹配线102放电时间所确定的时间检测第j匹配线102的电平。如果每个密钥字段110是唯一的，这是在正常高速缓冲存储器和TLB操作中的情况，那么应只有一个密钥字段110与密钥112相匹配。在那种情况下，CAM内只有一个匹配线102将保持为高。为了确保情况是这样，每个匹配线感测电路114的输出转到冲突检测电路116，所述冲突检测电路116检测多个匹配，且如果多个匹配出现，那么所述冲突检测电路116产生错误。
高性能处理器可包含(例如)具有512个入口或更多入口的大高速缓冲存储器。将密钥112与所有512个入口进行比较呈现出若干问题。由于大扇出(例如在将密钥位112分配到所有CAM入口100的过程中)而导致的电容性负载降低了操作速度。此外，针对每次存取对至少511个匹配线102进行预充电和放电消耗过多功率。为了解决这些关注问题，可将大高速缓冲存储器的CAMRAM划分为多个库，如图2所示(描绘四个库，尽管可在任何给定应用中实施任何数目的库)。
CAMRAM 120包括多个CAM库122，以及对应的多个RAM库124。在高速缓冲存储器的情况下，可通过对预定地址位进行解码来选择库。每个CAM库包括一组CAM驱动器电路126，其缓冲信号并将其分配给CAM库122内的CAM入口100。CAM驱动器电路126可包含“开销”电路，例如用于密钥字段存储器单元110的时钟驱动器、写入驱动器和控制信号；用于读取密钥字段存储器单元110的读出放大器和缓冲器；以及类似电路(未图示)。图2中所描绘的CAM驱动器电路126的一个组件是用于将密钥位112分配给每个CAM库122内的CAM入口100的密钥驱动器127。在此实例中，密钥驱动器127包括“与”栅极，所述“与”栅极用CAM时钟信号对密钥位112进行选通。
CAM库122可包含(例如)64个CAM入口100。一般来说，可通过减少每一CAM块122的CAM入口100的数目来实现较高性能和较低功率消耗。然而，此要求较大数目的CAM库122、复制CAM驱动器电路126，这浪费了硅面积。因此，一种用于在功能上对CAM库122进行细分以同时激活较少CAM入口100同时不复制CAM驱动器电路126的方法将是有利的。
发明内容
通过停用库中的所有匹配线放电电路且选择性地启用包括子库的入口中的放电电路，来在功能上将CAM库划分为两个或两个以上子库，而无需复制CAM驱动器电路。将至少一个选择性地致动的切换电路插入子库的放电电路中的每个放电比较器的虚拟接地节点与电路接地之间。当切换电路处于非导电状态时，虚拟接地节点维持在充分高于电路接地的电压电平，以阻止在CAM存取时间内对连接的匹配线进行放电。当切换电路被置于导电状态时，虚拟接地节点被拉到电路接地，且可通过错比较来对所述连接的匹配线进行放电。将可从地址位解码的控制信号分配给切换电路以界定CAM子库。
一个实施例涉及一种细分CAM库的方法，所述CAM库包含驱动器电路和少于CAM中入口的数目的多个CAM入口。通过将每个放电电路的虚拟接地升高到高于电路接地，来停用库中的每个CAM入口中连接到匹配线的放电电路。通过将选定入口中的每个放电电路的虚拟接地拉到电路接地，来选择性地启用少于库中入口的数目的多个CAM入口。
另一实施例涉及一种库式CAM，其包含CAM驱动器电路和多个CAM入口。每个CAM入口包含多个放电电路。每个放电电路包含存储密钥字段位的存储器单元。所述库式CAM包含：存储器单元，其存储密钥字段位；以及比较器，其连接到CAM入口匹配线，且操作以将所应用的密钥位与存储器单元中的密钥字段位进行比较，且进一步操作以在所述密钥位与密钥字段位错比较时将匹配线放电到虚拟接地节点。库式CAM进一步包含两个或两个以上选择性地致动的切换电路，其每一者插入一个或一个以上比较器的虚拟接地节点与电路接地之间。每个切换电路是如下运作的切换电路：在打开状态下，通过将连接的比较器的虚拟接地节点维持在高于电路接地的电压电平来抑制一个或一个以上相关联的匹配线的放电，且在闭合状态下，通过将虚拟接地节点拉到电路接地来允许匹配线放电。
另一实施例涉及一种处理器，其包含指令执行单元和存储器控制器。所述处理器还包含库式高速缓冲存储器，所述库式高速缓冲存储器包含库式CAMRAM。每个CAM库包含多个CAM入口和CAM驱动器电路。通过停用库中的每个CAM入口中的所有匹配线放电电路，并选择性地启用少于CAM库中的CAM入口的总数目的多个CAM入口中的匹配线放电电路，来将至少一个CAM库进一步在功能上划分为多个子库，而无需复制CAM驱动器电路。
附图说明
图1是CAM入口的功能框图。
图2是库式CAMRAM的框图。
图3是CAM匹配线放电电路的示意性表示。
图4是处理器的功能框图。
图5是细分CAM库的方法的流程图。
图6是具有减小的漏电流模式的RAM单元的示意性表示。
具体实施方式
根据一个或一个以上实施例，将CAM库122细分为共享CAM驱动器电路126的两个或两个以上子库。通过将电路105放电到的接地电压电平从电路接地升高到高于接地的足以防止匹配线102的放电的电压电平，来停用CAM库122中的所有放电电路105。此经提高的电压电平在本文中被称为虚拟接地。接着可通过将选定CAM入口100中的放电电路105的虚拟接地拉到电路接地，来启用CAM库122中的选定多个CAM入口100。接着选定入口操作，且形成CAM入口100的有效子库。以此方式，可细分CAM块122，而无需复制CAM驱动器电路126。
图3中示意性描绘代表性放电电路105，其大体上对应于图1的虚线放电电路105，且添加了两个信号：写入线(WL)136和子库选择信号134。SRAM单元110保存第jCAM入口的密钥字段的第i位。SRAM单元110是实施两个交叉耦合反相器的常规六晶体管单元，且具有用于真数和问候位值的写入启用栅极。当写入线(WL)136为高时，将用于密钥字段真数(key field true)(KFTi，j)和密钥字段补码(key field complement)(KFCi，j)的新值写入SRAM单元110。
SRAM单元110将密钥字段真数(KFTi)和密钥字段补码(KFCi)的存储值输出到附接到匹配线102的比较器129。比较器129实施图1的“异或”逻辑108和放电切换106功能两者(假定此时切换电路132闭合或处于导电状态)。密钥真数(KTi)和密钥问候(KCi)的第i位也连接到比较器129。
注意，密钥位和密钥字段位的相反读出(opposite sense)连接到比较器129的每个接脚。当密钥位与密钥字段位相匹配时，一者的真数读出将与另一者的问候读出失配。在此情况下，比较器129的任一接脚中的堆叠晶体管中的一者将处于闭合或导电状态，且另一者将为打开或非导电，从而防止匹配线102放电到电路接地。另一方面，在密钥位与密钥字段位失配的情况下，一者的真数读出与另一者的问候相匹配，且比较器129的一个接脚的两个晶体管都将闭合，从而将匹配线102放电到电路接地。
在一个或一个以上实施例中，切换电路132插入子库中的比较器129的虚拟接地(VGND)节点130与电路接地之间。切换电路132的状态受子库选择信号134控制。在所描绘的实施例中，当子库选择信号134为高时，切换电路132处于闭合或导电状态，且比较器129如上文所描述那样操作。
然而，当子库选择信号134为低时，切换电路132处于打开或非导电状态，且比较器129经历节点130处的VGND的接地电压电平。VGND通过切换电路132与电路接地隔离，且处于匹配线102(预充电到供应电平)的电压电平，所述电压电平小于越过两个晶体管的源极到漏极电阻(在导电状态中下)的电压降。VGND太高以致不能在CAM存取循环的时间帧中对匹配线102进行放电，且因此有效地停用了对应的CAM入口100。
可通过对额外地址位进行解码以产生多个子库选择信号134来将CAM块122细分为多个子库。接着将每个子库选择信号134路由到对应子库中的CAM入口100的切换电路132。举例来说，通过对两个额外地址位进行解码，可通过产生和分配四个子库选择信号134，来将64入口CAM块122细分为四个16入口子库。当给定地址激活子库中的一者时，只需要比较16个密钥字段110，且只定限16个匹配线102以确定其中一者是否未放电，从而指示匹配。注意，所有四个子库继续共享CAM块122的CAM驱动器电路126。
如图3所描绘，连接到导体131的一个切换电路132可控制整个子库的VGND节点处的电压。或者，可划分子库的匹配线102，且将其连接到多个切换电路132，如任何给定实施方案中速度、负载和类似物所要求。举例来说，每个匹配线102或甚至匹配线102中的每个比较器129可连接到单独的切换电路132。不管选择性地启用子库所需要的切换电路132的数目是多少，关于复制CAM驱动器电路126的硅面积和功率消耗的节约是显著的。
图4描绘代表性处理器10的功能框图。所述处理器10根据控制逻辑14来在指令执行管线12中执行指令。所述管线包含组织成管级的各种寄存器或锁存器16，以及一个或一个以上算术逻辑单元(ALU)18。通用寄存器(GPR)文件20提供包括最高级别的存储器层级的寄存器。
管线从指令高速缓冲存储器(I高速缓冲存储器)21取出指令，所述指令高速缓冲存储器包含CAM 22和RAM 23。由指令侧转译后备缓冲器(ITLB)24来管理指令存储器寻址和许可。从数据高速缓冲存储器25存取数据，所述数据高速缓冲存储器25包含CAM 26和RAM 27。由主TLB 29管理数据存储器寻址和许可。在各种实施例中，ITLB24可包括TLB 29的一部分的拷贝。或者，可使ITLB 24与TLB 29集成。
在处理器10的各种实施例中，I高速缓冲存储器22与D高速缓冲存储器26可集成或合为一体。I高速缓冲存储器22和D高速缓冲存储器26中的任一者或两者可使用库式CAMRAM电路，其中可通过控制匹配线放电电路105的虚拟接地130电压电平来细分CAM库122。以此方式，I高速缓冲存储器22和/或D高速缓冲存储器26提供经改进的性能和经降低的功率消耗，而无复制CAM驱动器电路126的面积损失。
I高速缓冲存储器22和/或D高速缓冲存储器26中的未命中导致在存储器接口30的控制下对主(芯片外)存储器32的存取。处理器10可包含输入/输出(I/O)接口34，从而控制对各种外围装置36的存取。所属领域的技术人员将认识到处理器10的大量变化为可能的。举例来说，处理器10可包含用于I高速缓冲存储器21和D高速缓冲存储器25中的任一者或两者的二级(L2)高速缓冲存储器。此外，在特定实施例中可省略处理器10中所描绘的功能区块中的一者或一者以上。
图5中以流程图形式描绘细分CAM库122的方法。通过将放电电路105中的比较器129所经历的接地电压电平升高到高于电路接地电压电平的虚拟接地130来停用CAM库122中的所有放电电路105(框40)。这可包括将切换电路132插入虚拟接地节点130与电路接地之间，以及将所述切换电路132置于非导电状态。倘若密钥112的位与密钥字段110的位之间出现错比较，那么将虚拟接地节点130提高到高于电路接地会阻止所附接的匹配线102的放电。
可通过将选定CAM入口100中的放电电路105的比较器129的虚拟接地节点130拉到电路接地，来选择性地启用CAM库122中的CAM入口100的一部分(即，子库)(框42)。这可包括将切换电路132置于导电状态；将虚拟接地节点132拉到电路接地；以及在CAM入口100中的任何密钥位112和密钥字段位110失配时，允许所附接的匹配线102放电到电路接地。可通过对除经解码以界定CAM库122的地址位以外的地址位进行解码来界定子库。这进一步通过减少每个CAM入口100中的密钥字段位110的数目来增强性能。
在一个实施例中，可另外使用细分CAM库122的子库选择信号来通过对RAM单元进行源极偏压来减小RAM库124中的漏电流。图6描绘SRAM单元50，其具有通过切换电路58与电路接地隔离的虚拟接地(VGND)节点52，其可(例如)包括晶体管。另外，RAM单元50是实施一对交叉耦合反相器的常规六晶体管存储器单元，如上文相对于CAM密钥字段存储器单元110(图3)所描述。还将二极管56插入VGND节点52与电路接地之间，并使其与切换电路58并联。
当读取或写入RAM单元50时，通过确认子库选择信号134将切换电路58置于导电状态来将VGND节点52拉到电路接地。当对应的CAM入口100位于未选定的(且因此，被停用的)CAM子库中时，解除确认子库选择信号134，且VGND节点52与电路接地隔离。在此情况下，二极管56确保VGND节点52维持在高于电路接地的预定电平，所述电平可(例如)在200mV到300mV的范围内。这确保RAM单元50将保留其所存储的数据值；然而，RAM单元50中的漏电流被减小，从而降低了CAMRAM 120的功率消耗。
图6描绘用于子库中的所有RAM单元50的插入在VGND节点52与电路接地之间的单个二极管56和切换电路58，其由导体54连接。在给定实施方案中，可对RAM线的子集进行分组，并将其连接到单独的二极管56和切换电路58。举例来说，可将每个RAM线或甚至每个RAM单元50连接到单独的二极管56和切换电路58。所有二极管56和切换电路58都由子库选择信号134控制。
当选定对应的CAM子库且确认子库选择信号134时，将切换电路58置于导电状态，从而将VGND节点52拉到电路接地。RAM单元50需要某一过渡周期来使其接地稳定于电路接地。这可发生在CAM存取周期期间，即，在执行以下动作所需的时间期间：比较选定子库中的每个CAM入口100的密钥112位与密钥字段110位；只(至多)对一个匹配线102进行放电；定限匹配线102；执行冲突检测；以及将与匹配CAM入口100相关联的RAM入口编入索引。在RAM单元50要求比CAM入口100存取时间更多的时间来稳定的情况下，可通过高速缓冲存储器控制电路(其(例如)可驻存在RAM驱动器电路125中)来插入等待循环。用于降低的功率消耗的此速度折衷对部署在便携式电子装置中的处理器可能特别具有吸引力，在便携式电子装置中，有限的电池功率的有效使用极其重要。
参看图3，在一个实施例中，可与CAM密钥字段存储器单元110一起使用源极偏压以减小漏电流。在此实施例中，代替存储器单元110的接地连接，通过线60将VGND节点连接到二极管62和切换电路68，二极管62和切换电路68连接到电路接地。CAM存储器单元110如上文相对于RAM单元50所描述而操作。通过将切换电路58置于非导电状态来减小CAM存储器单元100中的漏电流，因为CAM存储器单元100经历由二极管56从电路接地提高的接地电压(例如，200mV到300mV)。为简单起见，将二极管62和切换电路64描绘为只连接到图3中的一个存储器单元110；在任何给定实施方案中，单个二极管62和切换电路64可通过导体60连接到CAM子库中的多个或所有存储器单元110。
切换电路64的状态由子库准备控制信号68控制。当将切换电路64置于导电状态时，CAM存储器单元110需要某一过渡时间来使其VGND节点稳定在电路接地。子库准备信号68可与子库选择信号134相同。在此情况下，存储器单元100的稳定时间将减慢CAMRAM 120的操作速度。
在一个实施例中，控制切换电路68的状态的子库准备信号68可不同于子库选择信号134。举例来说，可通过在对地址进行解码之前将存储器单元110的VGND节点拉到电路接地，且此后在产生子库选择信号之前通过预测待选择的子库(例如，通过始终准备选定的最后一个子库的存储器单元110)来准备子库的存储器单元110。
一般来说，对子库的CAM存储器单元110进行源极偏压将具有比对RAM单元50进行源极偏压更大的性能损失，因为CAM存储器单元110将VGND节点拉到电路接地所需的过渡准备时间不能重叠CAM存取时间。然而，对于功率节约的性能折衷在便携式电子装置应用中具有吸引力，在便携式电子装置应用中，节省电池功率是主要设计目标。
尽管本文已相对于本发明的特定特征、方面和实施例描述了本发明，但将明白在本发明的广泛范围内，大量变化、修改和其它实施例是可能的，且因此，可认为所有变化、修改和实施例都在本发明的范围内。因此，在所有方面将本实施例解释为具有说明性而非限制性，且希望属于所附权利要求书的意义和等效性范围内的所有改变都包含在本发明中。

Claims (23)

1.一种细分CAM库的方法，所述CAM库包含驱动器电路和少于所述CAM中入口的数目的多个CAM入口，所述方法包括：
通过将所述库中的每个CAM入口中的连接到匹配线的每个放电电路的虚拟接地升高到高于电路接地来停用所述放电电路；以及
通过将所述选定入口中的每个放电电路的所述虚拟接地拉到电路接地来选择性地启用少于所述库中入口的数目的多个所述CAM入口。
2.根据权利要求1所述的方法，其中将所述虚拟接地升高到高得足以防止放电电路对匹配线进行放电的电压电平。
3.根据权利要求1所述的方法，其中通过将所述选定入口中的每个放电电路的所述虚拟接地拉到电路接地来选择性地启用少于所述库中入口的数目的多个所述CAM入口包括：选择性地致动切换电路，所述切换电路插入所述选定入口中的每个放电电路的虚拟接地节点与电路接地之间。
4.根据权利要求3所述的方法，其中选择性地致动所述切换电路包括：确认连接到所述切换电路的控制信号。
5.根据权利要求1所述的方法，其进一步包括：
通过将每个RAM单元的虚拟接地升高到高于电路接地来减小与所述CAM库相关联的RAM库中的漏电流；以及
在读取或写入与所述选定CAM入口相关联的每个RAM单元之前将所述RAM单元的所述虚拟接地拉到电路接地。
6.根据权利要求5所述的方法，其中将每个RAM单元的所述虚拟接地升高到比电路接地高出预定量。
7.根据权利要求6所述的方法，其中所述预定量是跨越插入每个RAM单元的虚拟接地节点与电路接地之间的二极管的电压降。
8.根据权利要求1所述的方法，其进一步包括：
通过将所述库中的每个CAM入口中的每个存储器单元的虚拟接地升高到高于电路接地来减小所述存储器单元中的漏电流；以及
在读取或写入少于所述库中入口的数目的多个所述CAM入口中的每个存储器单元之前，选择性地将所述存储器单元的所述虚拟接地拉到电路接地。
9.根据权利要求8所述的方法，其中将每个存储器单元的所述虚拟接地升高到比电路接地高出一预定量。
10.根据权利要求9所述的方法，其中所述预定量是跨越插入每个存储器单元的虚拟接地节点与电路接地之间的二极管的电压降。
11.一种库式CAM，其包括：
CAM驱动器电路，
多个CAM入口，每个CAM入口包含多个放电电路，所述多个放电电路包括：
存储密钥字段位的存储器单元；
比较器，其连接到CAM入口匹配线且操作以将所应用的密钥位与所述存储器单元中的所述密钥字段位进行比较，且如果所述密钥位与所述密钥字段位错比较，那么进一步操作以将所述匹配线放电到虚拟接地节点；以及
两个或两个以上选择性地致动的切换电路，每一者插入一个或一个以上比较器的所述虚拟接地节点与电路接地之间，每个切换电路操作以在打开状态下通过将所连接的比较器的所述虚拟接地节点维持在高于电路接地的电压电平来抑制一个或一个以上相关联的匹配线的放电，且操作以在闭合状态下通过将所述虚拟接地节点拉到电路接地来允许所述匹配线的放电。
12.根据权利要求11所述的CAM，其中通过切换电路的所述选择性致动来将CAM库在功能上划分为两个或两个以上子库，以只启用CAM入口的子集。
13.根据权利要求12所述的CAM，其中通过从应用于所述CAM的地址位解码的控制信号来选择性地致动所述切换电路。
14.根据权利要求12所述的CAM，其中一个切换电路控制一CAM子库的所有比较器的所述虚拟接地。
15.根据权利要求12所述的CAM，其进一步包括库式RAM，所述库式RAM包括：
RAM驱动器电路，
多个RAM线，每一者包含多个RAM单元；以及
两个或两个以上独立选择性地致动的切换电路，每一者插入一个或一个以上RAM单元的所述虚拟接地节点与电路接地之间，且操作以在打开状态下通过将所述虚拟接地节点维持在高于电路接地的预定电压电平来减小所述RAM单元中的漏电流，且操作以在闭合状态下通过将所述虚拟接地节点拉到电路接地来允许所述RAM单元的读取和写入。
16.根据权利要求15所述的CAM，其中通过切换电路的所述选择性致动来将RAM库在功能上划分为两个或两个以上子库，以只启用对RAM线的子集的读取或写入。
17.根据权利要求16所述的CAM，其中通过所述相关联的CAM入口的控制信号来控制所述切换电路。
18.根据权利要求17所述的CAM，其中一个切换电路控制一RAM子库的所有RAM单元的所述虚拟接地。
19.一种处理器，其包括：
指令执行单元；
存储器控制器；以及
库式高速缓冲存储器，其包含库式CAMRAM，每个CAM库包含多个CAM入口和CAM驱动器电路，通过停用至少一个CAM库中的每个CAM入口中的所有匹配线放电电路并选择性地启用少于所述CAM库中的CAM入口的总数目的多个CAM入口中的匹配线放电电路来将所述库进一步在功能上划分为多个子库而无需复制所述CAM驱动器电路。
20.根据权利要求19所述的处理器，其进一步包括两个或两个以上选择性地致动的切换电路，每一者插入子库中的每个匹配线放电电路的虚拟接地节点与电路接地之间。
21.根据权利要求19所述的处理器，其中所述库式CAMRAM进一步包含至少一个RAM库，在所述至少一个RAM库中，将所有RAM单元的虚拟接地节点维持在比电路接地高出预定量以减小漏电流，且其中通过在读取或写入所述RAM单元之前选择性地将所述子库中的所有RAM单元的所述虚拟接地节点拉到电路接地来将所述RAM库在功能上划分为多个子库。
22.根据权利要求21所述的处理器，其进一步包括至少一个选择性地致动的切换电路，所述切换电路插入子库中的每个RAM单元的所述虚拟接地节点与电路接地之间。
23.根据权利要求21所述的处理器，其进一步包括至少一个二极管，所述二极管插入库中的每个RAM单元的所述虚拟接地节点与电路接地之间，所述二极管确定所述RAM单元虚拟接地节点电压高于电路接地。
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