TWI308755B - Circuit and method for subdividing a camram bank by controlling a virtual ground - Google Patents
Circuit and method for subdividing a camram bank by controlling a virtual ground Download PDFInfo
- Publication number
- TWI308755B TWI308755B TW095139660A TW95139660A TWI308755B TW I308755 B TWI308755 B TW I308755B TW 095139660 A TW095139660 A TW 095139660A TW 95139660 A TW95139660 A TW 95139660A TW I308755 B TWI308755 B TW I308755B
- Authority
- TW
- Taiwan
- Prior art keywords
- cam
- circuit
- bank
- ground
- ram
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 17
- 238000007599 discharging Methods 0.000 claims abstract description 9
- 230000015654 memory Effects 0.000 claims description 49
- 238000012937 correction Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 claims 1
- 230000004044 response Effects 0.000 claims 1
- 230000003362 replicative effect Effects 0.000 abstract description 2
- 230000000295 complement effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 239000000872 buffer Substances 0.000 description 5
- 239000004020 conductor Substances 0.000 description 5
- 238000013519 translation Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- High-Pressure Fuel Injection Pump Control (AREA)
- Memory System (AREA)
- Placing Or Removing Of Piles Or Sheet Piles, Or Accessories Thereof (AREA)
- Earth Drilling (AREA)
Description
1308755 九、發明說明： 【發明所屬之技術領域】
本發明大體而言係關於數位電子之領域，且詳言之本發 明係關於一種用於經由一虛擬接地以次劃分一cAMRAM ·(内容定址記憶體隨機存取記憶體）庫之電路及方法。 【先前技術】 - 微處理器執行包括嵌入式應用（諸如攜帶型電子裝置）之 各種應用中的計算任務。此等裝置之不斷增長之特徵集及 I 肖強之功能性要求計算能力更強之處理器，以便經由軟體 提供額外之功能性。攜帶型電子裝置之另—趨勢為不斷縮 小之外形尺寸。此趨勢之主要影響為減小用於向處理器及 裝置中之其他電子器件供電之電池的尺寸，從而使得功率 效率成為曰益重要之設計考慮事項。因此，對於特定之攜 帶型電子裝置處理器以及通常處理器而言，希望增加執行 速度及減少功率消耗之處理器改良。 大多數現代處理器藉由將最近執行之指令及最近存取之 > 資料儲存在一或多個快取記憶體中以用於由一指令執行管 線之就緒存取來利用大多數程式的空間及時間局部性特 性。快取為包含一内容定址記憶體（c〇ntent Addressable
Memory，CAM)及對應之隨機存取記憶體（Rand〇m Access
Memory，RAM)之高速、通常晶載之記憶體結構，其被稱為 CAMRAM。指令或資料駐留於儲存在RAM中之一快取"線，， 中°為判定一特定資料是否駐留於ram中，將其之位址之 一部分應用至CAM。 11566I.doc 1308755 一CAM為一特定記憶體結構，其中將一應用之比較輸入 (本文稱為索引（key))同時與儲存在每一 CAM入口（本文稱 為索引攔位）中之資料相比較，且CAM之輸出係何索引搁位 (右存在）匹配該索引之一指示。在一快取中，索引及索引襴 位為（虛擬或實體）位址之部分，且若發生一匹配（亦即，在 快取中存取”命中”），則匹配之位置檢索RAM，且存取對應 之快取線。 CAMRAM電路亦可使用於一用於快速位址轉譯之轉譯 對應緩衝器（TLB)。在此應用中，一應用之虛擬位址為索 引’先如轉譯之虛擬位址儲存為CAM中的索引攔位，且相 關聯之RAM位置儲存對應之實體位址。亦可將CAMRAM佈 署在其他應用中’諸如佇列寫入請求之記憶板。在此情況 下，一讀取請求之位址可為一索引，該索引對照所佇列之 寫入位址進行搜尋。一命中指示寫入資料比儲存在記憶體 中之 > 料更新’必須將寫入資料用於服務讀取請求以確保 一致性。一般而言’ CAMRAM在各種應用中有用。 圖1描繪CAM結構之一個入口之一部分的功能方塊圖，其 整體由數字100指示。CAM入口7包括一匹配線1〇2，其跨越 第J·索引欄位11 〇之所有位元位置。由接通一連接匹配線1 〇2 之傳遞電晶體104之閘極的一PRECHARGE(預先充電）信號 來將匹配線102拉高以通電。在第ycAM入口之每一位元 處，一放電電路105可選擇性地放電匹配線102。圖1描繪放 電電路105之功能方塊圖，放電電路1〇5包括一切換電路 1 06 ’諸如一插入在匹配線102與電路接地之間的傳遞電晶 115661.doc 1308755 體。放電電晶體106之閘極為索引位元112及對應之索引攔 位位元110之邏輯X〇R 108。在每一第z•位元位置處，若索 引位元112與索引攔位位元！ 1〇相匹配，則x〇r閘極1〇8之 輸出為低且電晶體1 〇6並不自匹配線1 〇2傳導電荷至接 地。若索引位元112與索引攔位位元11〇相錯配，則x〇r閘 極108之輸出為高’從而接通電晶體1 〇6且匹配線1 〇2被拉為 低。 以此方式’若索引112之任何位元與索引欄位u〇之任何 對應位元相錯配，則匹配線102被拉為低。相反，僅在索引 112及索引欄位11 〇之每一位元相匹配時，沒有建立至接地 之路彳iL，且匹配線1 〇2保持為高。一感測電路114在由最壞 情況匹配線102放電時間所判定之時間偵測第）匹配線j〇2 之位準。若每一索引攔位110為唯一的，此為在正常快取及 TLB運作中的情況，則應僅一個索引攔位110匹配索引112。 在彼情況下，CAM内僅一個匹配線1〇2將保持為高。為確保 此情況，每一匹配線感測電路114之輸出轉至一碰撞偵測電 路116，該碰撞偵測電路116偵測多個匹配，且在發生多個 匹配時產生一錯誤。
一高效能處理器可包括（例如）具有512個入口或大於5 12 個入口的大快取記憶體。將索引112與所有512個入口作比 較呈現出若干問題。歸因於大扇出（諸如將索引位元112分 配至所有CAM入口 100)之電容性負載降低了運作速度。此 外，為每一存取預先充電及放電至少511個匹配線1〇2消耗 過度功率》為處理此等關注問題，可將—大快取之CAMRAM 115661.doc 1308755 劃分為若干庫，如圖2所示（描繪四個庫，儘管可在任何給 定應用中建構任何數目之庫）。 一 CAMRAM 120包含複數個CAM庫122,及對應之複數個 RAM庫124。在一快取之情況下，可藉由解碼預定之位址位 元來選擇庫。每一 CAM庫包含一組CAM驅動電路126，其緩 衝及分配jg號至CAM庫122内之CAM入口 1〇〇。CAM驅動電 路126可包括"額外負擔"電路，諸如用於索引攔位記憶體單 元110之時鐘驅動器、寫入驅動器及控制信號、用於讀取索 引攔位記憶體單元11〇之感測放大器及緩衝器，及其類似 (未圖示）。圖2中所描繪之CAM驅動電路126之一個組件為 用於將索引位元112分配至每一 CAM庫122内之CAM入口 1〇〇的索引驅動器127。在此實例中，索引驅動器127包含 「AND」閘極，該等AND閘極用一 CAM時鐘信號閘控索引 位元112。 一 CAM庫122可包括（例如）64個CAM入口 1〇〇。一般而 言，可藉由減少每一 CAM塊122之CAM入口 100之數目來達 成更兩效能及更低功率消耗。然而，此要求一更大數目之 CAM庫122、複製CAM驅動電路126，浪費了矽面積。因此， 一種用於在功能上將一 CAM庫122次劃分為同時有效之較 少CAM入口 100且並不複製CAM驅動電路126的方法可為有 利的。 【發明内容】 藉由停用庫中之所有匹配線放電電路及選擇性地啟用包 含子庫之入口中的放電電路來將一 CAM庫在功能上劃分為 115661.doc 1308755 兩個或兩個以上子庫，而無需複製CAM驅動電路。將至少 一個選擇性地致動之切換電路插入在一子庫之放電電路中 之每一放電比較器的虛擬接地節點與電路接地之間。當切 換電路處於-料電狀態日夺，虛擬接土也節點保持為一充分 鬲於電路接地之電壓位準以阻止在CAM存取時間内放電一 連接的匹配線。當切換電路置於一導電狀態時，虛擬接地 郎點被拉至電路接地且由一錯比較放電該連接之匹配線。 將可自位址位元解碼之控制信號分配至切換電路以界定 C AM!子庫〇 一項實施例係關於次劃分一 CAM庫之方法，該CAM庫包 括驅動電路及少於CAM中入口之數目的複數個CAM入口。 藉由將每一放電電路之一虛擬接地提高至高於電路接地來 停用庫中之每一 CAM入口中的連接至匹配線之放電電路。 藉由將選定入口中之每一放電電路的虛擬接地拉至電路接 地來選擇性地啟用少於庫中之入口之數目的複數個cam入 口 ° 另一實施例係關於一庫式CAM，其包括CAM驅動電路及 複數個CAM入口。每一 CAM入口包括複數個放電電路。每 一放電電路包括一儲存一索引攔位位元之記憶體單元。該 庫式CAM包括：一記憶體單元，其儲存一索引欄位位元； 及一比較器，其連接至一 CAM入口匹配線且可運作以將一 應用之索引位元與記憶體單元中之索引攔位位元相比較， 且在該索引位元與索引欄位位元錯比較時進一步可運作以 放電匹配線至一虚擬接地節點。庫式CAM另外包括兩個或 115661.doc -10- 1308755 兩個以上選擇性地致動之切換電路，每一者插入在一或多 個比較器之虛擬接地節點與電路接地之間。每一者為可如 下運作之切換電路，其在斷開狀態中可運作以藉由將連接 之比較器之虛擬接地節點保持為高於電路接地的電壓位準 來抑制一或多個相關聯之匹配線的放電，且在一接通狀態 中可運作以藉由將虛擬接地節點拉至電路接地來允許匹配 線之放電。 另一實施例係關於一處理器，其包括一指令執行單元及 货 δ己憶體控制器。該處理器亦包括一庫式快取記憶體，該 庫式快取記憶體包括一庫式CAMRAV^每一 CAM庫包括複 數個CAM入口及CAM驅動電路》藉由停用庫十之每一 CAM 入口中的所有匹配線放電電路及選擇性地啟用少於CAM庫 中之CAM入口之總數目的複數個CAM入口中的匹配線放電 電路來將至少一個CAM庫進一步在功能上劃分為複數個子 庫，而無需複製CAM驅動電路。 【實施方式】 > 根據一或多項實施例，將一 CAM庫122次劃分為共用 CAM驅動電路126之兩個或兩個以上子庫。藉由將電路1〇5 放電至之接地電壓位準自電路接地提高至一充分高於接地 之電壓位準來停用CAM庫122中的所有放電電路1〇5以防止 匹配線10 2之放電。此經提南之電壓位準在本文中被稱為虛 擬接地。隨後可藉由將選定CAM入口 100中之放電電路1〇5 的虛擬接地拉至電路接地來啟用CAM庫122中之選定複數 個CAM入口 100。隨後選定入口為可運作的且形成CAM入口 115661.doc • 11 · 1308755 100之一有效子庫。以此方式，可次劃分一（：八撾塊122而不 需要複製CAM驅動電路126。 圖3中示意性描繪一典型放電電路1〇5，其整體對應於圖t 之虛線放電電路1 05，且添加了兩個信號··寫入線（wl) 13 6 及子庫選擇信號134。SRAM單元110固持第yCAM入口之索 引攔位的第ζ·位元。SRAM單元11〇為一建構有兩個交叉輕合 反相器之習知六電晶體單元’且具有用於真數及補數位元 值之寫入啟用閘極。當寫入線（WL)136為高時將用於索引欄 位真數（key field true)(KFTzV)及索引攔位補數（key field comPlement)(KFCw)之新值寫入至 sram單元！ ！ 〇。 SRAM單元110將索引欄位真數（KFT;：^索引欄位補數 (KFCi)之儲存值輸出至附接至匹配線1〇2的比較器129。比 較器129實施圖1之X〇r邏輯1〇8與放電切換1〇6功能（假設 此處切換電路132接通或處於導電狀態）β亦連接至比較器 129的為索引真數（key true)(KTi)及索引補數 complement)(KC,_)之第 ζ·位元。 注意到，索引位元及索引欄位位元之相反感測連接至比 較器129之每一接腳。當索引位元與索引欄位位元相匹配 時，一者之真數感測將與另一者之補數感測相錯配。在此 情況下，比較器129之任一接腳中之堆疊電晶體中的一者將 處於接通或導電狀態，且另一者將為斷開或非導電，從而 防止匹配線1〇2放電至電路接地。另一方面，在索引位元與 索引攔位位元相錯配之情況下，一者之真數感測與另一者 之補數相匹配，且比較器丨29之一個接腳的兩個電晶體將接 H5661.doc •12· 1308755 通’從而放電匹配線102至電路接地。 在一或多項實施例中，一切換電路132插入在一子庫中之 比較器I29之虛擬接地（VGND)節點no與電路接地之間。切 換電路132之狀態係受控於一子庫選擇信號134。在所描繪 之實鈿例中，當子庫選擇信號134為高時，切換電路132處 於接通或導電狀態，且比較器129如上文所描述運作。 然而，當子庫選擇信號134為低時，切換電路132處於斷 開或非導電狀態，且比較器i29經歷節點】3〇處之vgnd之接 地電壓位準。VGND係藉由切換電路132而隔離於電路接 地，且處於匹配線102之一電壓位準（預先充電至供應位 準）’該電壓位準小於跨兩個電晶體之源極至汲極電阻（導電 狀態中）上的電壓降。VGND太高以致不能在一CAM存取週 期之時間訊框中放電匹配線1〇2，且因此有效地停用對應之 CAM入口 1〇〇。 可藉由解碼額外位址位元以產生複數個子庫選擇信號 134來將CAM塊122次劃分為子庫。隨後將每一子庫選擇 仏號134導引至對應子庫中之CAM入口 100的切換電路 132舉例而s ’藉由解碼兩個額外位址位元，可藉由產生 及分配四個子庫選擇信號134，而將一64入口 CAM塊122次 劃刀為四個16入口子庫。當一給定位址啟動子庫中之一者 時，僅需要比較16個索引欄位110,且僅需要定限16個匹配 線102以判疋其中之一者是否未放電，從而指示一匹配。注 思到’所有四個子庫繼續共用cam塊122之CAM驅動電路 126。 115661.doc -13-
'^JS 1308755 如圖3所描繪，連接至導體13丨之一個切換電路η]可控制 整個子庫之VGND節點處的電壓。或者，可劃分子庫之匹配 線102且將其連接至複數個切換電路132，如任何給定實施 中速度、負載及其類似所要求之。舉例而言，每一匹配線 102或甚至一匹配線1〇2中之每一對比器129可連接至一單 獨之切換電路132。不管選擇性地啟用一子庫所要求之切換 電路132之數目為多少，有關複製CAM驅動電路126之矽面 積及功率消耗之節約係顯著的。 圖4描繪一典型處理器1〇之一功能方塊圖。該處理器1〇 根據控制邏輯14在一指令執行管線12中執行指令。管線包 括組織在管平臺中之各種暫存器或鎖存器16 ’及一或多個 算術邏輯單兀（ALU)18。一通用暫存器（GPR)檔案2〇提供包 含最高級別之記憶等級的暫存器。 管線自一指令快取（I快取）21取出指令，該指令快取包括 一 CAM 22及一 RAM 23。由一指令側轉譯對應緩衝器 (ITLB)24來管理指令記憶體定址及許可。自一資料快取25 存取資料，該資料快取25包括一 CAM 26及一 RAM 27。由 一主TLB 29管理資料記憶體定址及許可。在各種實施例 中，ITLB 24可包含TLB 29之部分之一複本。或者，可整合 ITLB 24及 TLB 29。 在處理器10之各種實施例中，可整合或一體化I快取22及 D快取26。I快取22及D快取26中之任一者或兩者可使用庫 式CAMRAM電路’其中可藉由控制匹配線放電電路1〇5之 虛擬接地130電壓位準來次劃分Cam庫122。以此方式，j 115661.doc •14· 1308755 快取22及/或D快取26提供改良之效能及降低之功率消耗， 而無複製CAM驅動電路I26之面積損失。 I快取22及/或D快取26中之失誤引起在一記憶體介面3〇 之控制下對主（晶片外式）記憶體32的存取。處理器10可包括 一控制對各種周邊裝置36之存取的輸入/輸出（1/〇)介面 34。熟習此項技術者將認識到處理器1〇之若干變化為可行 的。舉例而言，處理器10可包括一用於！快取21及〇快取25 之任一者或兩者的二級（L2)快取。此外，在一特定實施例 中可省略處理器10中所描繪之功能方塊中的一或多者。 圖5中以流程圖形式描繪次劃分一 cam庫122之方法。藉 由將由放電電路1〇5中之比較器129可經歷之接地電壓位準 提高至一高於電路接地電壓位準之一虛擬接地13〇來停用 CAM庫122中的所有放電電路105(方塊40)。此可包含將一 切換電路132插入在虛擬接地節點13〇與電路接地之間，及 將該切換電路132置於非導電狀態❶倘若索引112之位元與 索引攔位110之位元之間發生錯比較，則提高虚擬接地節點 130以咼於電路接地阻止—附接之匹配線1〇2的放電。 可藉由將選定CAM入口 1〇〇中之放電電路1〇5之比較器 129的虛擬接地節點13〇拉至電路接地來選擇性地啟用cAM 庫122中之CAM入口 1〇〇之一部分（亦即，子庫）（方塊42)。此 可包含將切換電路132置於導電狀態、將虛擬接地節點132 拉至電路接地且當CAM入口 1〇〇中之任何索引位元112及索 引欄位位兀110相錯配時允許一附接之匹配線1 〇2放電至電 路接地。可藉由解碼除經解碼以界定CAM庫122之位址位元 115661.doc -15- 1308755 以外的位址位元來界定子庫。以此方式藉由減少每一 CAM 入口 100中之索引欄位位元110之數目來進一步增強效能。 在一實施例中，可另外使用次劃分CAM庫122之子庫選擇 信號來藉由源極偏壓RAM單元來減小RAM庫124中之漏電 流。圖6描繪一 SRAM單元50，其具有一藉由切換電路58與 電路接地相隔離之虛擬接地（VGND)節點52，其可（例如）包 含一電晶體。另外，RAM單元50為一建構有一對交又耦合 反相器之習知六電晶體記憶體單元，如上文相對於CAM索 引櫊位記憶體單元11 〇(圖3)所描述。亦插入在VGND節點52 與電路接地之間且與切換電路58並聯的為二極體56。 當讀取或寫入RAM單元50時，藉由確立子庫選擇信號134 將切換電路5 8置於導電狀態來將VGND節點52拉至電路接 地。當對應之CAM入口 100處於一未選定之（且因此為停用 的）CAM子庫中時，否定子庫選擇信號134，且VGND節點52 與電路接地相隔離。在此情況下，二極體56確保VGND節點 52保持為一高於電路接地之預定位準，該位準可（例如）在 200-3 00 mV範圍中。此確保RAM單元50將保留其所儲存的 資料值；然而，RAM單元50中之漏電流減小了，從而降低 由CAMRAM 120之功率消耗。 圖6描繪用於子庫中之所有RAM單元50之插入在VGND 節點52與電路接地之間的單個二極體56及切換電路58，其 由導體54連接。在一給定實施中，可將RAM線之一子集進 行分組且連接至單獨之二極體56及切換電路58。舉例而 言，可將每一RAM線或甚至每一RAM單元50連接至一單獨 115661.doc -16- 1308755 之二極體56及切換電路58。由子庫選擇信號i34控制所有二 極體56及切換電路58。 當選定對應之C A Μ子庫且確立子庫選擇信號i 3 4時，將切 換電路58置於導電狀態’從而將Vgnd節點52拉至電路接 地。RAM單元5G要求-些瞬間週期來使其之接地穩定於電 路接地。此可發生在CAM存取週期期間，亦即，在執行以 下各者所需的時間期間：比較選定子庫中之每一 cam入口 1〇〇的索引位兀112及索引攔位11〇位元、放電幾乎（至多）一 個匹配線H)2、定限匹配線1G2、執行碰㈣測，及檢索與 匹配CAM入口 1〇〇相關聯之RAM入口。在RAM單元5〇要求 比CAM入口 1〇〇存取時間更多之時間來穩定的情況下，可由 快取控制電路（其（例如）可駐留在RAM驅動電路125中）插入 等待週期。用於降低之功率消耗的此速度權衡對佈署在攜 帶型電子裝置中的處理器可能特別具有吸引力，在攜帶型 電子裝置中觉限之電池功率之有效使用極其重要。 參看圖3,在一實施例中，可與CAM索引攔位記憶體單元 110—起使用源極偏壓以減小漏電流。在此實施例中，代替 5己憶體單7C110之接地連接，由線6〇WVGND節點連接至二 極體62及切換電路68，二極體62及切換電路68連接至電路 接地。CAM記憶體單元11 〇如上文相對於RAM單元5〇所描述 之運作。藉由將切換電路58置於非導電狀態，減小CAM記 憶體單元100中之漏電流，由於其經歷由二極體56自電路接 地提高之一接地電壓（例如，2〇〇_3〇〇 mV)。為簡單起見， 將二極體62及切換電路64描繪為僅連接至圖3中的一個記 115661.doc •17· 1308755 憶體單元110 ;在任何給定實施例中，單個二極體62及切換 電路64可由導體6〇連接至CAM子庫中之複數個或所有記憶 體單元110。
切換電路64之狀態係由一子庫準備控制信號68控制。當 將切換電路64置於導電狀態時，CAM記憶體單元11〇要求一 些瞬間時間來使其之VGND節點趨穩於電路接地。子庫準備 信號68可與子庫選擇信號134相同。在此情況下，記憶體單 元100之趨穩時間將減慢CAMRAM 120之運作速度。 在一實施例中，控制切換電路68之狀態之子庫準備信號 68可不同於子庫選擇信號134。舉例而言，可藉由在藉由預 測待選定之子庫（舉例而言，藉由總是準備好選定之最後一 個子庫之記憶體單元110)而解碼一位址之前且因此產生一 子庫選擇信號之前來將其之VGND節點拉至電路接地來準 備好一子庫之記憶體單元110。 一般而S，源極偏壓子庫之CAM記憶體單元11〇將具有比 源極偏壓讀單心更大之效能損失，由於為CAM記憶體 單7L 110將v G N D㈣拉至電路接地所需之瞬間準備時間不 能重疊CAM存取時間。然而，用於功率節約之效能權衡在 攜帶型電子裝置應用中具有吸引力，/擅地 八有及3丨力在攜帶型電子裝置應 用中郎省電池功率為一主要設計目標。 儘管本文已相對於特定特徵雜 1疋行傲態樣及其實施例描述本發 明，但顯然各種變化、修正及其 ± 、實施例在本發明之廣泛 範彆内可行，且因此，可認為所 、 -^ Ba . ^ 變化修正及實施例屬 ;本發月之範可。因此，在所右能 隹所有態樣中可將當前實施例理 115661.doc -18-
.(S 1308755 解為說明性且非限制性的且屬於所附申請專利範圍之意義 及等效範圍内的所有改變意欲包含在其中。 【圖式簡單說明】 圖1為一 CAM入口的功能方塊圖。 圖2為一庫式CAMRAM的方塊圖。 圖3為一 CAM匹配線放電電路的示意圖。 圖4為一處理器的功能方塊圖。 圖5為次劃分一 CAM庫之方法的流程圖。 圖6為具有減小之漏電流模型之RAM單元的示意圖。 【主要元件符號說明】 10 處理器 12 指令執行管線 14 控制邏輯 16 暫存器/鎖存器 18 算術邏輯單元 20 通用暫存器（GPR)檔案 21 指令快取（I快取） 22 CAM 23 RAM 24 指令側轉譯對應緩衝器（ITLB) 25 資料快取 26 CAM 27 RAM 29 TLB 115661.doc -19- 1308755 30 記憶體介面 32 記憶體 34 輸入/輸出（I/O)介面 36 周邊裝置 50 SRAM單元 52 虛擬接地（VGND)節點 54 導體 56 二極體
58 切換電路 60 導體 62 二極體 64 切換電路 68 子庫準備信號/切換電路 100 CAM 入口 102 匹配線 104 傳遞電晶體 105 放電電路 106 電晶體 108 XOR邏輯 110 索引欄位位元/索引欄位記憶體單元 112 索引位元 114 感測電路 116 碰撞偵測電路
120 CAMRAM 115661.doc -20- 1308755 122 CAM 庫 124 RAM 庫 125 RAM驅動電路 126 CAM驅動電路 127 索引驅動器 129 比較器 130 虛擬接地（VGND)節點 131 導線 132 切換電路 134 子庫選擇信號 136 寫入線
115661.doc -21 -
Claims (1)
- I308fS^139660號專利申請案 曰修正替換頁 I 〇__ 月 19 中文申請專利範圍替換本(97年12月） 十、申請專利範圍： 1. 一種次劃分一 CAM庫之方法，該CAM庫包括驅動電路及 少於該CAM中之入口之數目的複數個CAM入口，該方法 包含： 藉由將該庫中之每一 CAM入口中的連接至匹配線之每 一放電電路之一虛擬接地提高至高於電路接地，來停用 該等放電電路；及 藉由將少於該庫中之入口之該數目的複數個該等CAM # 入口中之每一放電電路的該虛擬接地拉至電路接地，來 選擇性地啟用該等選定CAM入口。 2. 如請求項1之方法，其中將該虛擬接地提高至一充分高之 電壓位準，以防止一放電電路放電一匹配線。 3. 如請求項1之方法，其中藉由將少於該庫中之入口之該數 目的複數個該等CAM入口中之每一放電電路的該虛擬接 地拉至電路接地來選擇性地啟用該等選定入口包含：選 擇性地致動一切換電路，該切換電路插入在該等選定入 ® 口中之每一放電電路之一虛擬接地節點與電路接地之 間。 4. 如請求項3之方法，其中選擇性地致動該切換電路包含： 確立一連接至該切換電路之控制信號。 5. 如請求項1之方法，其進一步包含： 藉由將每一 RAM單元之一虛擬接地提高至高於電路接 地來減小與該CAM庫相關聯之一 RAM庫中的漏電流；及 在讀取或寫入與該等選定CAM入口相關聯之每一 RAM 115661-971212.doc 1308755 kii w4 t日修正替換頁 6. 二之則，將該尺八“單〃元的該虛擬接地拉至電路接地。 =吻，項5之方法，其中將每一RAM單元之該虛擬接地提 冋至鬲於電路接地一預定量。 如叫求項6之方法，其中該預定量為一插入在每一 RAM單 " 虛擬接地卽點與電路接地之間的二極體上的電壓 降。如凊求項1之方法，其進一步包含： 藉由將該庫中之每一 CAM入口中之每一記憶體單元之 虛擬接地提高至高於電路接地來減小該等記憶體單元 中的漏電流；及 在肩取或寫入少於該庫中之入口之該數目的複數個該 等CAM入口中之每一記憶體單元之前，選擇性地將該記 憶體單元的該虛擬接地拉至電路接地。 9·如晴求項8之方法’其中將每一記憶體單元之該虛擬接地 提咼至高於電路接地一預定量。 10·如請求項9之方法’其中該預定量為一插入在每一記憶體 單元之一虛擬接地節點與電路接地之間的二極體上的電 壓降。 Π. —種庫式CAM，其包含： CAM驅動電路， 複數個CAM入口，每一 CAM入口包括複數個放電電 路’該複數個放電電路包含： 一儲存一索引攔位位元之記憶體單元； 一比較器’該比較器連接至一 CAM入口匹配線且可 115661-971212.doc 1308755 97.12.12 運作以將一應用之索引位元與該記憶體$ Α中之該索 引欄位位元相比較’且若該索引位元與該索引欄：位 元比較錯誤，則進一步可運作以放電該匹配線至一虛 擬接地節點；及 兩個或兩個以上選擇性地致動的切換電路，每一者插 入在一或多個比較器之該虛擬接地節點與電路接地之 間’每-切換電路在-斷開狀態中可運作以藉由將連接 之比較器之該虛擬接地節點保持為—高於電路接地的電 壓位準來抑制一或多個相關聯之匹配線的放電及在一 接通狀態中可運作以藉由將該等虛擬接地節點拉至電路 接地來允許該等匹配線之放電。 12. 如請求項11之CAM，其中由切換電路之該選擇性致動來 將一 CAM庫在功能上劃分為兩個或兩個以上子庫，以僅 啟用CAM入口之一子集。 13. 如請求項12之CAM，其中由自應用於該CAM之位址位元 解碼之控制信號來選擇性地致動該等切換電路。 14. 如凊求項12之CAM，其中一個切換電路控制一CAM子庫 之所有比較器的該虛擬接地。 15·如請求項122CAM，其進一步包含一庫式ram，該庫式 RAM包含： RAM驅動電路， 複數個RAM線，每一者包括複數個ram單元；及 兩個或兩個以上獨立選擇性地致動的切換電路，每一 者插入在一或多個RAM單元之該虛擬接地節點與電路接 115661-971212.doc 1308755 二在：斷開狀態中可運作以藉由將該虛擬接地 P點保持為一南於電路接地的預定電愿位準來減小該等 Ram早4之漏電流’及在—接通狀態中可運作以藉由 將該虛擬接㈣點拉至電路接地來允許料ra 讀取及寫入。 16. 如《月求項15之CAM，其中由切換電路之該選擇性致動來將RAM庫在功能上劃分為兩個或兩個以上子庫，以僅 啟用RAM線之-+帛的讀取或寫入。 17. 如請求項16之CAM，其中由該相關聯之cam入口之控制 t波來控制該等切換電路。 18. 如响求項π之CAM ’其中一個切換電路控制一 ram子庫 之所有RAM單元的該虛擬接地。 19_ 一種處理器，其包含： 一指令執行單元； 一記憶體控制器；及 一庫式快取記憶體，其包括一庫式CAMRAM，每一 CAM 庫包括複數個CAM入口及CAM驅動電路，藉由停用至少 一個CAM庫中之每—CAM人口中的所有匹配線放電電路 及選擇性地啟用少於該CAM庫中之CAM入口之總數目的 複數個CAM入口中的匹配線放電電路，來將該庫進一步 在功能上劃分為複數個子庫，而無需複製該等cam驅動 電路。 20.如請求項19之處理器，其進一步包含兩個或兩個以上選 擇性地致動的切換電路，每一者插入在一子庫中之每一 115661-971212.doc 1308755 ------- ^ 1曰修正替換頁 9 Τ -? 2 一 …— 匹配線放電電路之一虚擬接地節點與電路接地之間。 21.如請求項19之處理器，其中該庫式CAMRAM進一步包括 至少一個RAM庫，在該至少一個RAM庫中將所有RAM單 元之一虛擬接地節點保持為高於電路接地一預定量以減 小漏電流，及其中藉由在讀取或寫入該等RAM單元之前 選擇性地將該子庫中之所有RAM單元之該虛擬接地節點 拉至電路接地來將該RAM庫在功能上劃分為複數個子 庫。 9 22.如請求項2 1之處理器，其進一步包含至少一個選擇性地 致動的切換電路，該切換電路插入在一子庫中之每一 RAM單元之該虛擬接地節點與電路接地之間。 23.如請求項21之處理器，其進一步包含至少一個二極體， 該二極體插入在一庫中之每一 RAM單元之該虛擬接地節 點與電路接地之間，該二極體用以確立該RAM單元虛擬 接地節點電壓高於電路接地。115661-971212.doc
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/262,062 US7242600B2 (en) | 2005-10-28 | 2005-10-28 | Circuit and method for subdividing a CAMRAM bank by controlling a virtual ground |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200731262A TW200731262A (en) | 2007-08-16 |
| TWI308755B true TWI308755B (en) | 2009-04-11 |
Family
ID=37847007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW095139660A TWI308755B (en) | 2005-10-28 | 2006-10-27 | Circuit and method for subdividing a camram bank by controlling a virtual ground |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US7242600B2 (zh) |
| EP (1) | EP1941513B1 (zh) |
| JP (2) | JP5096353B2 (zh) |
| KR (1) | KR100958222B1 (zh) |
| CN (1) | CN101346775B (zh) |
| AT (1) | ATE488010T1 (zh) |
| DE (1) | DE602006018178D1 (zh) |
| IL (1) | IL191128A0 (zh) |
| TW (1) | TWI308755B (zh) |
| WO (1) | WO2007051204A1 (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7796418B2 (en) * | 2008-03-19 | 2010-09-14 | Broadcom Corporation | Programmable memory cell |
| US8837188B1 (en) * | 2011-06-23 | 2014-09-16 | Netlogic Microsystems, Inc. | Content addressable memory row having virtual ground and charge sharing |
| US8773880B2 (en) | 2011-06-23 | 2014-07-08 | Netlogic Microsystems, Inc. | Content addressable memory array having virtual ground nodes |
| US8654555B2 (en) * | 2012-06-04 | 2014-02-18 | Raytheon Company | ROIC control signal generator |
| JP6392082B2 (ja) | 2014-10-31 | 2018-09-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US10289752B2 (en) * | 2016-12-12 | 2019-05-14 | Intel Corporation | Accelerator for gather-update-scatter operations including a content-addressable memory (CAM) and CAM controller |
| US11158364B2 (en) | 2019-05-31 | 2021-10-26 | Micron Technology, Inc. | Apparatuses and methods for tracking victim rows |
| US11158373B2 (en) | 2019-06-11 | 2021-10-26 | Micron Technology, Inc. | Apparatuses, systems, and methods for determining extremum numerical values |
| US10964378B2 (en) * | 2019-08-22 | 2021-03-30 | Micron Technology, Inc. | Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation |
| US11967377B2 (en) * | 2021-01-08 | 2024-04-23 | Mediatek Singapore Pte. Ltd. | Dynamically gated search lines for low-power multi-stage content addressable memory |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122693A (ja) * | 1982-01-14 | 1983-07-21 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
| JPH0746506B2 (ja) * | 1985-09-30 | 1995-05-17 | 株式会社東芝 | 半導体メモリ装置 |
| JPH0421997A (ja) * | 1990-05-16 | 1992-01-24 | Nec Corp | 連想記憶回路 |
| JPH0438797A (ja) * | 1990-06-04 | 1992-02-07 | Kawasaki Steel Corp | 連想メモリの比較回路 |
| JPH04182993A (ja) * | 1990-11-19 | 1992-06-30 | Toshiba Corp | 連想メモリセル |
| JPH087580A (ja) * | 1994-06-23 | 1996-01-12 | Hitachi Ltd | 半導体記憶装置および情報処理装置 |
| JP2836596B2 (ja) * | 1996-08-02 | 1998-12-14 | 日本電気株式会社 | 連想メモリ |
| US5796650A (en) * | 1997-05-19 | 1998-08-18 | Lsi Logic Corporation | Memory circuit including write control unit wherein subthreshold leakage may be reduced |
| JP3095064B2 (ja) * | 1997-09-08 | 2000-10-03 | 日本電気株式会社 | 連想記憶装置 |
| JP3190868B2 (ja) * | 1997-11-21 | 2001-07-23 | エヌイーシーマイクロシステム株式会社 | 連想メモリ装置 |
| US5986923A (en) * | 1998-05-06 | 1999-11-16 | Hewlett-Packard Company | Method and apparatus for improving read/write stability of a single-port SRAM cell |
| WO2002059896A1 (en) * | 2001-01-26 | 2002-08-01 | Koninklijke Philips Electronics N.V. | Power saving semi-conductor integrated circuit |
| US6700827B2 (en) * | 2001-02-08 | 2004-03-02 | Integrated Device Technology, Inc. | Cam circuit with error correction |
| JP2004164395A (ja) * | 2002-11-14 | 2004-06-10 | Renesas Technology Corp | アドレス変換装置 |
| US7019999B1 (en) * | 2003-10-08 | 2006-03-28 | Netlogic Microsystems, Inc | Content addressable memory with latching sense amplifier |
| KR100604876B1 (ko) * | 2004-07-02 | 2006-07-31 | 삼성전자주식회사 | 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치 |
| US7050318B1 (en) * | 2004-10-01 | 2006-05-23 | Netlogic Microsystems, Inc. | Selective match line pre-charging in a CAM device using pre-compare operations |
-
2005
- 2005-10-28 US US11/262,062 patent/US7242600B2/en active Active
-
2006
- 2006-10-27 TW TW095139660A patent/TWI308755B/zh not_active IP Right Cessation
- 2006-10-30 WO PCT/US2006/060370 patent/WO2007051204A1/en active Application Filing
- 2006-10-30 CN CN2006800491064A patent/CN101346775B/zh not_active Expired - Fee Related
- 2006-10-30 DE DE602006018178T patent/DE602006018178D1/de active Active
- 2006-10-30 AT AT06846190T patent/ATE488010T1/de not_active IP Right Cessation
- 2006-10-30 JP JP2008538209A patent/JP5096353B2/ja not_active Expired - Fee Related
- 2006-10-30 KR KR1020087012868A patent/KR100958222B1/ko not_active IP Right Cessation
- 2006-10-30 EP EP06846190A patent/EP1941513B1/en not_active Not-in-force
-
2008
- 2008-04-28 IL IL191128A patent/IL191128A0/en unknown
-
2012
- 2012-07-30 JP JP2012168459A patent/JP2013012287A/ja not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013012287A (ja) | 2013-01-17 |
| JP5096353B2 (ja) | 2012-12-12 |
| JP2009514139A (ja) | 2009-04-02 |
| EP1941513B1 (en) | 2010-11-10 |
| TW200731262A (en) | 2007-08-16 |
| KR20080068896A (ko) | 2008-07-24 |
| CN101346775B (zh) | 2012-04-18 |
| ATE488010T1 (de) | 2010-11-15 |
| IL191128A0 (en) | 2008-12-29 |
| US20070097722A1 (en) | 2007-05-03 |
| CN101346775A (zh) | 2009-01-14 |
| DE602006018178D1 (de) | 2010-12-23 |
| KR100958222B1 (ko) | 2010-05-17 |
| EP1941513A1 (en) | 2008-07-09 |
| US7242600B2 (en) | 2007-07-10 |
| WO2007051204A1 (en) | 2007-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI308755B (en) | Circuit and method for subdividing a camram bank by controlling a virtual ground | |
| KR100282751B1 (ko) | 완전 연관 다-방향 캐쉬 메모리에서의 최소 최근 사용 교체 메카니즘 및 무효화 주소 처리용 방법 및 회로 | |
| US8553482B2 (en) | Sense amplifier and sense amplifier latch having common control | |
| US10878856B2 (en) | Data transfer between subarrays in memory | |
| US8225046B2 (en) | Method and apparatus for saving power by efficiently disabling ways for a set-associative cache | |
| US5617348A (en) | Low power data translation circuit and method of operation | |
| US8914580B2 (en) | Reducing cache power consumption for sequential accesses | |
| EP1278125A2 (en) | Indexing and multiplexing of interleaved cache memory arrays | |
| US7743237B2 (en) | Register file bit and method for fast context switch | |
| US10268591B2 (en) | Delayed write-back in memory | |
| US6961276B2 (en) | Random access memory having an adaptable latency | |
| US6430083B1 (en) | Register file scheme | |
| US7295487B2 (en) | Storage circuit and method therefor | |
| US6629194B2 (en) | Method and apparatus for low power memory bit line precharge | |
| Zhang | Improving Data Movement Efficiency in the Memory Systems for Irregular Applications | |
| US5388226A (en) | Method and apparatus for accessing a register in a data processing system | |
| US20090182938A1 (en) | Content addressable memory augmented memory | |
| MX2008005519A (en) | Circuit and method for subdividing a camram bank by controlling a virtual ground |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |