CN112420104A - 用于模拟行存取速率确定的设备、系统及方法 - Google Patents

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Abstract

本发明的实施例涉及用于模拟行存取速率确定的设备、系统及方法。对不同行地址的存取可通过将一或多个接收到的地址存储于堆叠切片中来跟踪。每一切片包含累加器电路，其基于电容器上的电荷而提供电压。当接收行地址时，可将其与存储于所述堆叠中的所述行地址进行比较，且如果存在匹配，那么增加相关联累加器电路中的所述电容器上的所述电荷。每一切片还可包含电压对时间VtoT电路，其可用于识别由所述累加器电路提供的所述电压中的最高电压。可刷新存储于具有所述最高电压的所述切片中的所述行地址。

Description

用于模拟行存取速率确定的设备、系统及方法
技术领域
本申请案涉及存储器单元，且特定来说，涉及用于模拟行存取速率确定的设备、系统及方法。
背景技术
信息可作为物理信号(例如，电容元件上的电荷)存储在存储器的个别存储器单元上。存储器可为易失性存储器，且物理信号可随着时间的推移衰减(其可使存储于存储器单元中的信息降级或破坏所述信息)。通过(例如)重写信息以使物理信号恢复到初始值来周期性地刷新存储器单元中的信息可为必要的。
随着存储器组件尺寸的减小，存储器单元密度大大增加。在周期性地刷新一系列存储器单元的情况下，可实施自动刷新操作。对特定存储器单元或存储器单元群组的重复存取(通常称为‘行锤击’)可导致附近存储器单元中的数据降级速率增加。识别受行锤击影响的存储器单元并在除自动刷新操作之外的标定刷新操作中刷新所述存储器单元可为合意的。
发明内容
一方面，本申请案涉及一种设备，其包括：外存储器，其经配置以存储行地址且响应于外部地址匹配所述经存储行地址提供匹配信号；及累加器电路，其经配置以响应于所述匹配信号增加电容器上的电荷量。
另一方面，本申请案涉及一种设备，其包括：多个切片，其经配置以接收外部行地址，每一切片包括：外存储器，其经配置以存储经存储地址且响应于每当所述外部行地址匹配所述经存储地址提供匹配信号；累加器电路，其经配置以提供与提供所述匹配信号的速率成比例的电压；及电压对时间(VtoT)电路，其经配置以确定由所述多个切片中的每一者中的所述累加器电路提供的最高电压及最低电压。
另一方面，本申请案涉及一种方法，其包括：接收行地址；比较所述行地址与多个外存储器，所述多个外存储器各自经配置以存储经存储地址；响应于所述行地址匹配所述经存储地址增大与所述多个外存储器中的一者相关联的电压；及确定所述多个外存储器中与最大电压相关联的一者。
附图说明
图1是根据本发明的至少一个实施例的半导体装置的框图。
图2是根据本发明的实施例的刷新控制电路的框图。
图3A到3B分别是根据本发明的实施例的堆叠及所述堆叠的切片的框图。
图4是根据本发明的实施例的内容可寻址存储器(CAM)单元的示意图。
图5是根据本发明的实施例的实例累加器电路的示意图。
图6是根据本发明的实施例的电压对时间(VtoT)电路的示意图。
图7是根据本发明的实施例的模拟行存取速率确定方法的流程图。
具体实施方式
特定实施例的以下描述在性质上仅是示范性的且绝不希望限制本发明的范围或其应用或用途。在本系统及方法的实施例的以下详细描述中，参考形成详细描述的一部分且通过所描述的系统及方法可实践于其中的说明特定实施例展示的附图。足够详细地描述这些实施例以使所属领域的技术人员能够实践当前揭示的系统及方法，且应理解，可利用其它实施例且可在不背离本发明的精神及范围的情况下做出结构及逻辑变化。此外，出于清晰的目的，当特定特征对于所属领域的技术人员来说显而易见时将不论述所述特定特征的详细描述以便不模糊本发明的实施例的描述。因此，不应以限制意义看待以下详细描述，且本发明的范围仅由所附权利要求书定义。
存储器装置可包含多个存储器单元。存储器单元可存储信息(例如，作为一或多个位)，且可经组织在字线(行)与位线(列)的相交点处。存储器装置的每一字线可与行地址相关联。当存取给定字线存取时，可提供指示哪一行正被存取的行地址。
存储器单元中的信息可随着时间的推移衰减。存储器单元可逐行进行刷新以保存存储器单元中的信息。在刷新操作期间，一或多个行中的信息可经重写回到相应行以恢复信息的初始值。对给定行(例如，侵略行)的重复存取可导致附近行(例如，受害行)中的信息衰减速率增加。可刷新受害行作为标定刷新操作的部分。跟踪对存储器的字线的存取以便在受害行中的信息丢失之前执行标定刷新操作可为重要的。以二进制数字(例如，用计数器)跟踪存取可能需要芯片上的相对大量的空间。以需要最小空间及电力量的方式跟踪存取可为合意的。
本发明涉及用于模拟行存取速率确定的设备、系统及方法。当行被存取时，可将其行地址与存储于堆叠(例如，寄存器堆叠、数据存储部件)的外存储器(例如，寄存器)中的行地址进行比较。如果存在匹配，那么可将匹配信号提供到与那个外存储器相关联的累加器电路。累加器电路包含电容器，且响应于所述匹配信号，将一定量的电荷添加到电容器。累加器电路也可允许电荷随着时间的推移从电容器排出。累加器电路可提供基于电容器上的当前电荷的电压。因此，电压可表示存储于相关联外存储器中的行被存取的速率。每一外存储器也可与电压对时间(VtoT)电路相关联，所述VtoT电路可使用由相关联累加器电路提供的电压确定哪些外存储器包含具有最快存取速率及/或最慢存取速率的地址。
图1是根据本发明的至少一个实施例的半导体装置的框图。半导体装置100可为半导体存储器装置，例如集成于单个半导体芯片上的DRAM装置。
半导体装置100包含存储器阵列112。在一些实施例中，存储器阵列112可包含多个存储器存储体。每一存储器存储体包含多根字线WL、多根位线BL及/BL、及布置在多根字线WL与多根位线BL及/BL的相交点处的多个存储器单元MC。字线WL的选择由行控件108执行，且位线BL及/BL的选择可由列控件110执行。在一些实施例中，可存在用于存储器存储体中的每一者的行控件108及列控件110。
位线BL及/BL耦合到相应感测放大器(SAMP)117。从位线BL或/BL读取的数据由感测放大器SAMP 117放大，且通过互补本地数据线(LIOT/B)、传输门(TG)118及互补主数据线(MIO)传送到读取/写入放大器120。相反，从读取/写入放大器120输出的写入数据通过互补主数据线MIO、传输门118及互补本地数据线LIOT/B传送到感测放大器117，且经写入于耦合到位线BL或/BL的存储器单元MC中。
半导体装置100可采用多个外部端子，其包含耦合到命令及地址总线以接收命令及地址的命令及地址(C/A)端子、用以接收时钟CK及/CK的时钟端子、用以提供数据的数据端子DQ及用以接收电力供应器电势VDD、VSS、VDDQ及VSSQ的电力供应器端子。
时钟端子经供应有经提供到时钟输入电路122的外部时钟CK及/CK。外部时钟可为互补的。时钟输入电路122基于CK及/CK时钟产生内部时钟ICLK。ICLK时钟经提供到命令控件106及内部时钟产生器124。内部时钟产生器124基于ICLK时钟提供各种内部时钟LCLK。LCLK时钟可用于给各个内部电路的操作定时。内部数据时钟LCLK经提供到输入/输出电路126以对包含于输入/输出电路126中的电路操作定时，例如，经提供到数据接收器以对写入数据的接收定时。
C/A端子可经供应有存储器地址。供应到C/A端子的存储器地址经由命令/地址输入电路102传送到地址解码器104。地址解码器104接收地址且将经解码行地址XADD供应到行控件108，且将经解码列地址YADD供应到列控件110。地址解码器104还可供应经解码存储体地址BADD，其可指示含有经解码行地址XADD及列地址YADD的存储器阵列118的存储体。C/A端子可经供应有命令。命令实例包含用于控制各种操作的时序的时序命令、用于存取存储器的存取命令(例如用于执行读取操作的读取命令及用于执行写入操作的写入命令)以及其它命令及操作。存取命令可与一或多个行地址XADD、列地址YADD及存储体地址BADD相关联以指示要存取的存储器单元。
命令可经由命令/地址输入电路102作为内部命令信号提供到命令控件106。命令控件106包含用以解码内部命令信号以产生用于执行操作的各种内部信号及命令的电路。举例来说，命令控件106可提供用以选择字线的行命令信号及用以选择位线的列命令信号。
装置100可接收是行激活命令ACT的存取命令。当接收行激活命令ACT时，与行激活命令ACT一起及时供应存储体地址BADD及行地址XADD。
装置100可接收是读取命令的存取命令。当接收读取命令且与读取命令一起及时供应存储体地址及列地址时，从对应于行地址及列地址的存储器阵列112中的存储器单元读取读取数据。读取命令由命令控件106接收，命令控件106提供内部命令使得从存储器阵列112读取的数据经提供到读取/写入放大器120。读取数据经由输入/输出电路126从数据端子DQ输出到外部。
装置100可接收是写入命令的存取命令。当接收写入命令且与写入命令一起及时供应存储体地址及列地址时，供应到数据端子DQ的写入数据经写入于对应于行地址及列地址的存储器阵列112中的存储器单元。写入命令由命令控件106接收，命令控件106提供内部命令使得写入数据由输入/输出电路126中的数据接收器接收。写入时钟也可经提供到外部时钟端子以用于给输入/输出电路126的数据接收器接收写入数据定时。写入数据经由输入/输出电路126供应到读取/写入放大器120，且由读取/写入放大器120供应到存储器中阵列112以写入到存储器单元MC中。
装置100也可接收致使其实施刷新操作的命令。刷新信号AREF可为脉冲信号，其在命令控件106接收指示刷新命令的信号时激活。在一些实施例中，刷新命令可从外部发布到存储器装置100。在一些实施例中，刷新命令可由装置的组件周期性地产生。在一些实施例中，当外部信号指示自刷新进入命令时，刷新信号AREF也可被激活。刷新信号AREF可紧接在命令输入之后激活一次，且此后可以所要内部时序循环地激活。因此，刷新操作可自动继续。自刷新退出命令可导致刷新信号AREF的自动激活停止并返回到空闲状态。
刷新信号AREF经供应到刷新控制电路116。可存在与每一存储体相关联的刷新控制电路116。刷新控制电路116可共同接收刷新信号AREF，且可产生且提供一或多个刷新行地址RXADD以便在相关联存储体中执行一或多个刷新操作。在一些实施例中，可将刷新命令给予存储体的子集。举例来说，一或多个额外信号可指示哪些刷新控制电路116应响应于AREF提供刷新地址。在另一实例中，AREF仅可经提供到与正在刷新的存储体的子集相关联的刷新控制电路116。
关注给定刷新控制电路的操作，刷新控制电路116将刷新行地址RXADD供应到行控件108，其可刷新由刷新行地址RXADD指示的一或多根字线WL。刷新控制电路116可基于刷新信号AREF控制刷新操作的时序。在一些实施例中，响应于AREF激活，刷新控制电路116可产生泵浦信号的一或多个激活，且可产生并提供用于泵浦信号的每一激活(例如，每一泵浦)的刷新地址RXADD。
因为各个刷新控制电路共同耦合到AREF，所以装置100的多个存储器存储体可同时执行刷新操作。每一刷新控制电路116可经控制以改变刷新地址RXADD的细节(例如，刷新地址是如何计算的、刷新地址的时序)，或可基于内部逻辑操作。刷新控制电路116可引导相关联存储器存储体基于经提供刷新地址RXADD执行不同类型的刷新操作。
一种类型的刷新操作可为自动刷新操作。响应于自动刷新操作，存储器存储体可刷新存储器的行群组，且接着，可响应于下一自动刷新操作刷新存储器存储体的下一行群组。刷新控制电路116可提供指示存储器存储体中的字线群组的刷新地址RXADD。刷新控制电路116可产生刷新地址RXADD序列使得随着时间的推移自动刷新操作可循环通过存储器存储体的所有字线WL。刷新操作的时序可为如此使得每一字线是以基于存储器单元中的正常数据降级速度的频率刷新。
另一类型的刷新操作可为标定刷新操作。对存储器的特定行(例如，侵略行)的重复存取可导致邻近行(例如，受害行)中的衰减速率增加，这是由于(例如)行之间的电磁耦合。在一些实施例中，受害行可包含物理地邻近侵略行的行。在一些实施例中，受害行可包含距侵略行更远的行。受害行中的信息可以一速率衰减使得如果数据在那个行的下一自动刷新操作之前未经刷新那么所述数据可丢失。为了防止信息丢失，识别侵略行且接着实施标定刷新操作(其中与一或多个相关联受害行相关联的刷新地址RXADD被刷新)可为必要的。
刷新控制电路116可跟踪对存储器的各个字线的存取。刷新控制电路116可接收行地址RXADD，且可比较所述行地址RXADD与先前接收到的地址。刷新控制电路116包含包括数个切片的堆叠。每一切片包含经配置以存储行地址的外存储器、提供与外存储器中的地址已以其被接收的速率成比例的电压的累加器电路及可用于确定堆叠中的哪些累加器电路正提供最高电压的电压对时间(VtoT)电路。与最高电压(例如，最快存取速率)相关联的行地址可使其受害行被刷新作为标定刷新操作的部分。
在一些实施例中，刷新控制电路116可响应于AREF的每一次出现执行多个刷新操作。每一刷新控制电路116可响应于接收AREF的激活产生数个‘泵浦’(例如，泵浦信号的激活)。每一泵浦又可导致刷新控制电路116提供刷新地址RXADD，且触发由刷新地址RXADD所指示的刷新操作。给定刷新控制电路116可响应于泵浦中的一些泵浦提供自动刷新地址且响应于从AREF的给定激活产生的泵浦中的一些泵浦提供标定刷新地址。在一些实施例中，刷新控制电路116可针对特定数目个泵浦执行自动刷新操作，且接着，可针对特定数目个泵浦指定标定刷新操作。在一些实施例中，自动刷新操作及标定刷新操作可动态地经指派到泵浦。举例来说，如果不存等待作为标定刷新操作的部分刷新的行，那么原本将用于标定刷新操作的泵浦可代替地用于自动刷新操作。
电力供应器端子经供应有电力供应器电势VDD及VSS。电力供应器电势VDD及VSS经供应到内部电压产生器电路128。内部电压产生器电路128基于供应到电力供应器端子的电力供应器电势VDD及VS产生各种内部电势VPP、VOD、VARY、VPERI及类似物。内部电势VPP主要用于行控件108中，内部电势VOD及VARY主要用于包含于存储器阵列112中的感测放大器SAMP中，且内部电势VPERI用于许多其它外围电路块中。
电力供应器端子也经供应有电力供应器电势VDDQ及VSSQ。电力供应器电势VDDQ及VSSQ经供应到输入/输出电路126。在本发明的实施例中，供应到电力供应器端子的电力供应器电势VDDQ及VSSQ可为与供应到电力供应器端子的电力供应器电势VDD及VSS相同的电势。在本发明的另一实施例中，供应到电力供应器端子的电力供应器电势VDDQ及VSSQ可为与供应到电力供应器端子的电力供应器电势VDD及VSS不同的电势。供应到电力供应器端子的电力供应器电势VDDQ及VSSQ用于输入/输出电路126使得由输入/输出电路126产生的电力供应器噪声不会传播到其它电路块。
图2是根据本发明的实施例的刷新控制电路的框图。在一些实施例中，刷新控制电路216可实施图1的刷新控制电路116。展示刷新地址控制电路216的特定内部组件及信号以说明刷新地址控制电路216的操作。展示虚线232以表示在特定实施例中，组件(例如，刷新地址控制电路216及行解码器208)中的每一者可对应于特定存储器的存储体，且这些组件可针对存储器的存储体中的每一者重复。因此，可存在多个刷新地址控制电路216及行解码器208。为了简洁起见，将仅描述单个存储体的组件。
接口231可将一或多个信号提供到地址刷新控制电路216及行解码器208。刷新地址控制电路216可包含样本时序产生器238、侵略者检测器电路237、行锤击刷新(RHR)状态控制器236及刷新地址产生器239。接口231可提供一或多个控制线信号，例如自动刷新控制信号AREF，及行地址XADD。RHR状态控制236可确定是应执行自动刷新还是应执行标定刷新操作。RHR状态控制电路236可指示不同存储体中的不同刷新操作以便在存储体之间错开标定刷新操作及自动刷新操作。
图2的实例刷新控制电路216包含取样电路，其可用于在每次激活取样信号ArmSample时取样行地址XADD。因为行地址XADD会随着时间的推移改变，所以侵略者检测器237仅可注意与取样信号ArmSample的激活重合的行地址XADD子集。取样信号ArmSample可由样本时序产生器238以周期性时序、随机时序、伪随机时序及/或半随机时序中的一或多者提供。在其它实施例中，可省略样本时序产生器238及取样信号ArmSample，且侵略者检测器237可接收由接口231提供的全部行地址XADD。
在实施例中，在图2中展示，侵略者检测器电路237可响应于ArmSample的激活而取样当前行地址XADD。经取样地址XADD可与存储于侵略者检测器电路237中的先前取样的地址进行比较。侵略者检测器电路237可将经存储地址中的一或多者作为经匹配地址HitXADD提供到刷新地址产生器239。RHR状态控制器236可提供信号RHR以指示行锤击刷新操作(例如，对应于经识别侵略行的受害行的刷新)应发生。RHR状态控制器236还可提供内部刷新信号IREF以指示自动刷新操作应发生。RHR状态控制器236可用于控制标定刷新操作及自动刷新操作的时序。IREF及RHR的激活可表示泵浦信号的激活。
可存在用于不同存储体中的每一者的RHR状态控制器236。每一RHR状态控制器236可包含内部逻辑，所述内部逻辑确定其以其提供指示是应在相关联存储体中执行标定刷新操作还是自动刷新操作的信号(例如，RHR)的时序。在一些实施例中，每一RHR状态控制器236可包含计数器，且可基于刷新信号AREF的出现次数(及/或IREF的出现次数)提供信号RHR。举例来说，RHR状态控制器236可提供信号IREF m次，接着，可提供信号RHR n次，接着提供信号IREF m次等。
响应于RHR及/或IREF的激活，刷新地址产生器239可提供刷新地址RXADD，其可为自动刷新地址或可为对应于与匹配地址HitXADD对应的侵略行的受害行的一或多个受害者地址。行解码器208可响应于刷新地址RXADD及行锤击刷新信号RHR执行刷新操作。行解码器208可基于刷新地址RXADD及内部刷新信号IREF执行自动刷新操作。
接口231可表示提供信号到存储体的组件的一或多个组件。举例来说，接口231可表示组件，例如图1的命令地址输入电路102、地址解码器104及/或命令控件106。接口231可提供行地址XADD、自动刷新信号AREF、激活信号ACT及预充电信号Pre。自动刷新信号AREF可为周期性信号，其可指示何时将发生自动刷新操作。激活信号ACT可经提供以激活存储器的给定存储体。预充电信号Pre可经提供以给存储器的给定存储体预充电。行地址XADD可为包含多个位(其可串行或并行地传输)的信号且可对应于经激活存储器存储体的特定行。
样本时序产生器238提供取样信号ArmSample。ArmSample可在低逻辑电平与高逻辑电平之间交替。ArmSample激活可为‘脉冲’，其中ArmSample经提高到高逻辑电平且接着返回到低逻辑电平。ArmSample脉冲之间的间隔可为随机的、伪随机的及/或基于装置的一或多个信号(例如，AREF)。
侵略者检测器电路237可从接口231接收行地址XADD且从样本时序产生器238接收ArmSample。行地址XADD可随着接口231引导对存储器单元阵列(例如，图1的存储器单元阵列112)的不同行的存取操作(例如，读取及写入操作)而改变。每当侵略者检测器电路237接收ArmSample的激活(例如，脉冲)时，侵略者检测器电路237可取样XADD的当前值。
响应于ArmSample的激活，侵略者检测器电路237可基于经取样行地址XADD确定一或多个行是否是侵略行，且可提供经识别侵略行作为匹配地址HitXADD。作为此确定的部分，如果XADD的当前值尚未被存储，那么侵略者检测器电路237可响应于ArmSample的激活存储(例如，通过将地址锁存及/或存储于堆叠中)XADD的当前值。XADD的当前值可与侵略者检测器电路237中先前存储的地址(例如，存储于堆叠中的地址)进行比较以确定经取样地址随着时间推移的存取模式。如果经取样行地址XADD与先前存储的地址中的一者匹配，那么可将一定量的电荷添加到与经存储地址相关联的电容器。电容器上的电荷可随着时间的推移泄漏出去，且因此电容器上的电荷可与经存储地址以其作为经取样地址XADD接收的频率成比例。
侵略者检测器电路237可使用不同电容器上的电荷识别与最高电荷(例如，最快存取速率)及最低电荷(例如，最慢存取速率)相关联的行地址。举例来说，每一电容器可基于电容器上的电荷提供电压，且可识别最高及最低电压。与最高电荷相关联的地址可经提供为匹配地址HitXADD。在经提供为HitXADD之后，电容器上的电荷可复位到初始值(例如，最小值，例如0)。如果经取样地址XADD与经存储地址不匹配，那么其可经存储于堆叠的外存储器中的一者中。如果堆叠已满(例如，全部外存储器都被占用)，那么与最低电荷相关联的地址可以新地址代替，且电荷可被复位。
RHR状态控制器236可接收自动刷新信号AREF且提供行锤击刷新信号RHR及内部刷新信号IREF。信号RHR可指示应发生标定刷新操作(例如，应刷新与经识别侵略者HitXADD相关联的一或多个受害行)。信号IREF可指示应发生自动刷新操作。RHR状态控制器236可使用内部逻辑提供RHR信号。在一些实施例中，RHR状态控制器236可包含计数器，且可基于特定数目个AREF的激活(例如，每4个AREF的激活)提供信号RHR。计数器可经初始化到特定值(例如，在存储器通电时)。特定值可在存储体之间因刷新控制电路而异。
RHR状态控制器236还可提供内部刷新信号IREF，其可控制刷新操作的时序。在一些实施例中，针对刷新信号AREF的每一激活可存在多个IREF的激活。在一些实施例中，内部刷新信号IREF可用作用以控制刷新泵浦的激活的刷新泵浦信号。在一些实施例中，AREF的每一激活可与IREF的激活数目相关联，IREF的激活数目可与刷新操作的数目相关联，刷新操作的数目可为标定刷新操作与自动刷新操作的混合。举例来说，IREF的每一激活可与对刷新地址RXADD的刷新操作相关联，而RHR的状态可确定刷新地址RXADD是与自动刷新操作相关联还是与标定刷新操作相关联。在一些实施例中，信号IREF可用于指示应发生自动刷新操作，而信号RHR用于指示应发生标定刷新操作。举例来说，信号RHR及IREF可经产生使得其不会同时有效(例如，两者不会同时处于高逻辑电平)，且IREF的每一激活可与自动刷新操作相关联，而RHR的每一激活可与标定刷新操作相关联。
在一些实施例中，RHR状态控制器236可计数IREF的激活且使用IREF(例如，泵浦)的计数确定应在何时提供信号RHR。类似于先前描述，计数器可针对不同刷新控制电路初始化到不同值。在一些实施例中，RHR状态控制器236可从RHR存储体交错电路接收一或多个信号，其可引导不同RHR状态控制器236提供信号RHR。以这些方式中的任一者，可在存储体之间错开标定刷新操作及自动刷新操作。
刷新地址产生器239可接收行锤击刷新信号RHR及匹配地址HitXADD。匹配地址HitXADD可表示侵略行。刷新地址产生器239可基于匹配地址HitXADD确定一或多个受害行的位置及提供所述位置作为刷新地址RXADD。在一些实施例中，受害行可包含物理地邻近侵略行的行(例如，HitXADD+1及HitXADD-1)。在一些实施例中，受害行还可包含物理地邻近侵略行的物理地邻近行的行(例如，HitXADD+2及HitXADD-2)。受害行与经识别侵略行之间的其它关系可用于其它实例中。
刷新地址产生器239可基于行锤击刷新信号RHR确定刷新地址RXADD的值。在一些实施例中，当信号RHR非有效时，刷新地址产生器239可提供一系列自动刷新地址中的一者作为刷新地址RXADD。当信号RHR有效时，刷新地址产生器239可提供标定刷新地址，例如受害地址，作为刷新地址RXADD。
行解码器208可基于接收到的信号及地址对存储器阵列(未展示)执行一或多个操作。举例来说，响应于激活信号ACT及行地址XADD(及处于低逻辑电平的IREF及RHR)，行解码器208可引导对经指定行地址XADD的一或多个存取操作(例如，读取操作)。响应于RHR信号有效，行解码器208可刷新刷新地址RXADD。
图3A到3B分别是根据本发明的实施例的堆叠及所述堆叠的切片的框图。在一些实施例中，图3A的堆叠340及堆叠逻辑电路343可用于实施图2的侵略者检测器电路237。堆叠340包含数个切片341。如图3B中展示，每一切片包含外存储器342(其包含数个内容可寻址存储器(CAM)单元344)、累加器电路346及电压对时间(VtoT)电路348。
堆叠340可用于存储接收到的地址(例如，图2的行地址XADD)且跟踪对经存储地址的存取。堆叠340包含数个切片341，其中每一者包含可用于跟踪对存储于外存储器342中的行地址的存取的组件。堆叠逻辑电路343将控制信号提供到堆叠340，且从堆叠340接收信号以便操作堆叠340。
每一切片341包含存储行地址的外存储器342。外存储器包含数个CAM单元344，其中每一者存储行地址的位中的一者。每一CAM单元344包含存储地址的位的锁存器部分及比较器部分。切片341中的CAM单元344的比较器部分可一起工作以在控制信号Activate有效时确定接收到的地址AddressIn是否是存储于外存储器342中的行地址的精确匹配。在一些实施例中，控制信号Activate可基于存储器装置的存取信号，例如图1到2的ACT/Pre。在一些实施例中，控制信号Activate可基于取样信号，例如图2的ArmSample。CAM单元344提供指示接收到的地址AddressIn是否匹配的信号Match。
外存储器342可包含基于存储于外存储器342中的信息位的数目的数个CAM单元344。给定外存储器342中的CAM单元344的数目通常可称为外存储器342的‘宽度’。在一些实施例中，外存储器342可具有一宽度，其是行地址(例如，XADD)的位的数目。在一些实施例中，外存储器342可包含额外宽度，其可用于存储与切片341相关联的一或多个其它信息片段。举例来说，额外CAM单元344可包含于外存储器342中以存储忙碌信号Busy，其可用于指示切片341是否正存储未经刷新行地址。
外存储器342还可接收控制信号，例如写入信号Store，其可致使外存储器342将接收到的地址AddressIn的值写入到CAM单元344，从而将接收到的地址AddressIn存储于外存储器342中。外存储器342还可接收信号Reset，信号Reset在一些实施例中可致外存储器342复位存储于外存储器342中的地址(例如，通过将存储于CAM单元中的位设置到相同值)。外存储器342还提供信号Busy，其指示外存储器342当前是否正存储地址。因此，在被复位之前，外存储器342可提供处于第一状态(例如，高逻辑电平)的信号Busy，且可在被复位之后提供处于第二状态(例如，低逻辑电平)的信号Busy。在一些实施例中，一或多个CAM单元344可用于存储Busy信号的状态。在图4中更详细地论述实例CAM单元344及其操作。
每一切片341还包含累加器电路346，其跟踪对存储于外存储器342中的行地址的存取。每当累加器电路346接收信号Match时，其可更新存储于累加器电路346中的物理信号。举例来说，累加器电路346可包含电容器，且每当信号Match从外存储器342接收时，可将一定量的电荷添加到电容器。累加器电路可提供基于电容器上的电荷量的电压HammerFreq。因此，每当Match被接收时，可增大电压HammerFreq。累加器电路346中的电容器也可随着时间的推移缓慢地放电，此可导致电压HammerFreq以特定速率减小。响应于信号复位，电压HammerFreq可经复位到初始值(例如，通过使电容器放电)。在图5中更详细地论述实例累加器电路及其操作。
电压对时间(VtoT)电路348可用于确定堆叠340中的不同电压HammerFreq中的哪一者是最高及哪一者是最低。因为电压HammerFreq可与接收存储于外存储器342中的行地址的速率成比例，所以VtoT电路348可用于指示堆叠340中的行地址中的哪一者最频繁地被存取及哪一者最不频繁地被存取。
每一VtoT电路348可包含高VtoT电路及低VtoT电路，其可以基于从累加器电路346接收的电压HammerFreq的时序分别提供信号High及Low。VtoT电路348可响应于信号SampleVtoT提供信号High及Low。一旦信号SampleVtoT被提供，则电压HammerFreq越高，VtoT电路348就越快地提供信号High，且电压HammerFreq越低，VtoT电路348就越快地提供信号Low。堆叠逻辑电路343可跟踪每当提供信号SampleVtoT时切片341中的哪一者首先提供信号High及哪一者首先提供信号Low。在图6中更详细地论述实例VtoT电路及其操作。
返回参考图3A，堆叠逻辑电路343可通过将地址及命令信号提供到堆叠340来操作堆叠340。举例来说，当作为存取操作的部分(例如，从图2的接口231)接收地址XADD时，堆叠逻辑电路343可将地址XADD与信号Activate一起作为地址AddressIn提供到堆叠，信号Activate可致使切片341比较地址AddressIn与其相应外存储器342中的经存储地址。基于所述比较，外存储器342中的每一者可提供信号Match。
堆叠逻辑电路343可检查由堆叠340的每一外存储器342提供的匹配信号以确定在地址XADD与经存储地址之间是否存在任何匹配。如果存在匹配，那么由含有经匹配地址的外存储器342提供信号Match(例如，外存储器342提供处于逻辑高电平的信号Match)，其又更新由累加器电路346提供的电压HammerFreq。如果不存在匹配(例如，提供处于低逻辑电平的信号Match)，那么地址XADD可经存储于堆叠340中(例如，通过将其作为地址AddressIn与写入信号Store一起提供到特定外存储器342)。
在提供用于比较的接收到的地址XADD之后，堆叠逻辑电路343可提供信号SampleVtoT(提供处于高逻辑电平的SampleVtoT)以便确定外存储器342中的哪一者含有最频繁地被存取的行地址(例如，具有最高电压HammerFreq)及最不频繁地被存取的行地址(例如，具有最低电压HammerFreq)。响应于信号SampeVtoT，VtoT电路348中的每一者可提供信号High及Low。信号High被越快地提供，电压HammerFreq就越高，且信号Low被越快地提供，电压HammerFreq就越低。堆叠逻辑电路343包含锁存将要提供的第一信号High的高锁存器345及锁存将要提供的第一信号Low的低锁存器347。以此方式，存储于高锁存器345及低锁存器347中的信号可表示堆叠340的分别是最频繁地被存取及最不频繁地被存取的行地址。
在一些实施例中，每一切片341可包含高锁存器345及低锁存器347。切片341中的高及低锁存器中的每一者可分别在信号High及Low被提供时(例如，在其从低逻辑电平切换到高逻辑电平时)记录信号High及Low的值。可维持用以存储处于高逻辑电平的其相应信号的第一高锁存器345及第一低锁存器347，而清除全部其它高及低锁存器(例如复位到低逻辑电平)。以此方式，仅用以存储高逻辑电平的第一高锁存器345及第一低锁存器347仍保持高逻辑电平，其可用于在信号SampleVtoT被提供的最近时间识别分别含有最高及最低电压HammerFreq的切片341。
当堆叠逻辑电路343正将新地址XADD存储于堆叠340中时(例如，因为地址XADD与存储于堆叠340中的任何地址不匹配)，堆叠逻辑电路343可确定是否存在任何可用切片341。举例来说，堆叠逻辑电路343可核对由外存储器342提供的忙碌信号Busy的状态以确定信号Busy中的任何者是否指示至少一个行未被占用。如果任何外存储器342都未被占用(例如，信号Busy处于第二状态/低逻辑电平)，那么可将新地址XADD存储于未占用外存储器342中的一者中(例如，通过将XADD与写入信号Store一起作为AddressIn提供到所述外存储器342)。如果全部外存储器342都被占用，那么堆叠逻辑电路343可复位由低锁存器347指示的切片341且可接着将接收到的地址XADD存储于那个复位切片341中。
当堆叠逻辑电路343接收指示应执行标定刷新的信号(例如信号RHR)时，堆叠逻辑电路343可提供由高锁存器345指示的切片341中的地址。堆叠逻辑电路343可将信号Refresh提供到堆叠，信号Refresh又可致使堆叠340从与最高存取速率(例如，由高锁存器345所指示)相关联的外存储器342提供地址作为地址AddressOut。经提供为AddressOut的地址可经提供为图2的匹配地址HitXADD，且可刷新其受害者。响应于提供地址，堆叠逻辑电路343可将复位信号Reset提供到切片341且可接着发送信号SampleVtoT以更新存储于高锁存器345及低锁存器347中的切片341。
图4是根据本发明的实施例的内容可寻址存储器(CAM)单元的示意图。CAM单元400可在一些实施例中实施图3B的CAM单元344。在其它实施例中，可使用其它类型的CAM单元。一般来说，CAM单元400可存储、提供及/或接收可表示二进制位状态的数个信号。因此，每一信号可具有可由系统电压(例如，VPERI)表示的高电平及可由接地电压(例如，VSS)表示的低电平。在其它实例实施例中，可使用表示CAM单元400的位及信号的状态的其它方法。
CAM单元400包含锁存器部分456及比较器部分458。锁存器部分存储具有由经存储信号Q及反相经存储信号QF表示的状态的位。经存储信号Q及QF可彼此互补。因此，如果信号Q处于高逻辑电平，那么信号QF可处于低逻辑电平，且反之亦然。锁存器部分456包含可用于存储信号Q及QF的值(且因此存储经存储位的值)的一对交叉耦合反相器：第一反相器452及第二反相器453。
第一反相器452具有耦合到载送信号Q的节点的输入端子及耦合到载送信号QF的节点的输出端子。第二反相器452具有耦合到载送信号QF的节点的输入端子及耦合到载送信号Q的节点的输出端子。以此方式，第一反相器452提供处于与信号Q互补的电平的信号QF，且第二反相器453提供处于与信号QF互补的电平的信号Q。
外部位可与写入信号Store一起接收，写入信号Store可致使外部位重写经存储位的值。外部位可经提供作为彼此互补的信号AddressIn及AddressInF。外部位可为接收到的地址(例如，图3A到3B的XADD)的位。锁存器部分456包含第一晶体管450及第二晶体管451，其一起作为开关工作以将外部信号AdressIn及AddressInF耦合到交叉耦合反相器452、453中。第一晶体管450具有耦合到载送经存储信号Q的节点的漏极及耦合到外部信号AddressIn的源极。第二晶体管451具有耦合到外部信号AddressInF的漏极及耦合到经存储信号QF的源极。第一晶体管450及第二晶体管451两者可为n型晶体管，且其栅极可共同耦合到写入信号Store。
在实例写入操作中，锁存器部分456可接收处于高电平(例如，系统电压，例如VPERI)的写入信号Store及由信号AdressIn及AdressInF表示的外部位。写入信号Store可激活第一晶体管450及第二晶体管451两者，其可将信号AdressIn耦合到信号Q，且将信号AdressInF耦合到信号QF。信号AdressInF及AddressInF的值可重写所述值。写入信号Write也可使反相器452、453中的一者(或多者)不激活。在图4的实例CAM单元400中，第二反相器453具有耦合到Store的反相控制端子及耦合到与信号Store互补的信号StoreF的非反相控制端子。因此，处于高电平的信号Store可使第二反相器453不激活。此可防止反相器452、453在写入操作正发生时相互作用。
反相器部分458包含第一多路复用器454及第二多路复用器455。在比较操作期间，通过在写入信号Store处于低电平时提供由信号AdressIn及AdressInF所表示的比较位，可将外部位与经存储位进行比较。多路复用器454、455可一起工作，使得如果外部位与经存储位的状态(例如，逻辑电平)匹配，那么提供处于高电平的信号BitMatch，且如果其位不匹配，那么提供处于低电平的信号BitMatch。整体匹配信号Match的状态可基于来自外存储器中的CAM单元400中的每一者的位匹配信号BitMatch的状态。
第一多路复用器454具有耦合到外部信号AddressIn的输入端子、耦合到信号Q的命令端子及耦合到信号QF的反相命令端子。第一多路复用器的输出耦合到信号Match。当经存储信号Q处于高电平(且信号QF处于低电平)时，第一多路复用器454可将信号AdressIn耦合到信号BitMatch。因此，仅当外部信号AdressIn是高且经存储信号Q是高时，通过第一多路复用器454耦合到信号BitMatch的信号才是高。
第二多路复用器455具有耦合到AdressInF的输入端子、耦合到信号QF的命令端子及耦合到信号Q的反相命令端子。第二多路复用器455的输出耦合到信号BitMatch。当信号QF处于高电平(且因此信号Q处于低电平)时，第二多路复用器455可将信号AdressInF耦合到信号BitMatch。因此，仅当外部信号AddressIn是高(指示外部位是低逻辑电平)且经存储信号QF是高(指示经存储信号处于低逻辑电平)时，通过第二多路复用器455耦合到信号BitMatch的信号才是高。
在一些实施例中，多个CAM单元400可经分组在一起以存储多个信息位。举例来说，多个CAM单元400可经分组在一起以形成存储行地址的外存储器，例如图3B的外存储器342。可存在等于行地址的位数目(例如，16个位)的数个CAM单元400。当提供外部数据(例如行地址)时，所述外部数据可经分裂且外部数据的不同位可作为外部信号AddressIn及AddressInF提供到CAM单元400中的每一者。在一些实施例中，可存在额外反相器电路(未展示)，其可接收外部位且将其反相以提供信号AddressInF。在一些实施例中，存储数据片段的不同位的全部CAM单元400可使其信号BitMatch经提供到具有“与”功能的逻辑的输入端子，使得仅当来自不同CAM单元400的全部个别信号BitMatch都处于高电平时，才提供处于高电平的信号Match。
图5是根据本发明的实施例的实例累加器电路的示意图。累加器电路500可在一些实施例中实施图3B的累加器电路346。累加器电路500从外存储器(例如，图3B的外存储器342)接收信号Match。在一些实施例中，信号Match可表示是多个CAM单元的匹配信号输出的逻辑“与”的信号。响应于信号Match，可增大电压HammerFreq。
累加器电路500包含第一晶体管561、第二晶体管562及第三晶体管564。第一晶体管具有耦合到偏置电压PBias的栅极、耦合到系统电压(例如，VPERI)的源极及耦合到第二晶体管562的源极的漏极。第一晶体管561可为p型晶体管。电压PBias可通常将第一晶体管561保持在有效状态。
第二晶体管562具有耦合到第一晶体管561的漏极的源极及耦合到载送电压HammerFreq的节点的漏极。信号MATCH可经提供到反相器560，反相器560将信号MatchF提供到第二晶体管562的栅极。第二晶体管562可为p型晶体管。因此，当信号Match是高时，信号MatchF是低，其可激活第二晶体管，通过第一晶体管561及第二晶体管562将系统电压(例如，VPERI)耦合到电压HammerFreq。
第三晶体管564具有耦合到电压HammerFreq的漏极及耦合到接地电压(例如，VSS)的源极。第三晶体管564的栅极耦合到偏置电压NBias，其通常可将第三晶体管564保持在有效状态。第三晶体管564可为n型晶体管。
电压HammerFreq经由电容器565耦合到接地。因此，每当提供信号Match时，第二晶体管562都可激活且电容器565可通过第一晶体管561及第二晶体管562耦合到系统电压VPERI。此可将一定量的电荷添加到电容器565，此可增大电压HammerFreq。在一些实施例中，针对Match的每一激活添加的电荷量可通过改变Match有效的时间长度、晶体管561的特性及/或电压PBias中的一或多者来调整。在一些实施例中，电压HammerFreq随Match的每一激活改变的量也可通过调整电容器565的电容来调整。
电容器565也可通过第三晶体管564不断地放电，第三晶体管564可通过BNias激活以允许电压HammerFreq通过准许泄漏电流流过第三晶体管564到接地电压(例如，VSS)而泄漏。此可导致电压HammerFreq随着时间的推移减小。在一些实施例中，电容器565放电(及HammerFreq随着时间的推移减小)的速率可通过调整电容器565的电容、第三晶体管564的特性及/或偏置电压NBias中的一或多者来调整。
以此方式，每当接收信号Match的激活时电压HammerFreq可增大且可以其它方式随着时间的推移稳定地减小。因此，信号Match的激活越快地被接收，电压HammerFreq就可变得越高。因为电压HammerFreq可随着电容器565达到最大电荷量而饱和，所以调整参数以防止预期Match激活速率(例如，给定行在被刷新之前可被存取的预期速率)的饱和可为重要的。可调整例如电容器565、第一晶体管561及第三晶体管564及电压PBias及Nbias等的参数以降低饱和状态发生的可能性。
第四晶体管563可用作开关，其通过使电容器565放电来复位电压HammerFreq。第四晶体管具有耦合到电压HammerFreq的漏极及耦合到接地电压(例如，VSS)的源极。第四晶体管563的栅极耦合到信号Reset。第四晶体管563可为n型晶体管。当提供处于高电平的信号Reset时，第四晶体管563可为有源的，且可将电压HammerFreq耦合到接地电压，此可使电容器565放电。可通常在正常操作期间提供处于低电平的信号Reset以保持第四晶体管563非有源使得电压HammerFreq可响应于信号Match增大。
图6是根据本发明的实施例的电压对时间(VtoT)电路的示意图。VtoT电路600可在一些实施例中实施图3B的VtoT电路348。VtoT电路600可以与由累加器电路(例如，图3B的346及/或图5的500)提供的电压HammerFreq成比例的速度提供信号High及信号Low。
VtoT电路600包含低VtoT电路601及高VtoT电路602。低VtoT电路601提供信号Low，且高VtoT电路602提供信号High。VtoT电路600接收取样信号SampleVtoT，其致使低VtoT电路601及高VtoT电路602开始提供信号Low及High的过程。信号SampleVtoT经提供到反相器，所述反相器提供与信号SampleVtoT互补的信号SampleVtoTF。
低VtoT电路601包含第一晶体管671、第二晶体管672及第三晶体管673。第一晶体管617具有耦合到系统电压(例如，VPERI)的源极及耦合到第二晶体管672的源极的漏极。第一晶体管671的栅极耦合到信号SampleVtoTF。第二晶体管672具有耦合到第一晶体管671的漏极的源极及耦合到节点681的漏极。第二晶体管672的栅极耦合到电压HammerFreq。第一晶体管671及第二晶体管672可为p型晶体管。第三晶体管673具有耦合到节点681的漏极及耦合到接地电压(例如，VSS)的源极。第三晶体管673的栅极耦合到信号SampleVtoTF。第三晶体管673可为n型晶体管。节点681经由电容器674耦合到接地电压(例如，VSS)。节点681上的电压经提供为到串联耦合的一对反相器675(其中第二者提供信号Low)的输入。
当低VtoT电路601未处于操作中时，可提供处于低电平的信号SampleVtoT，此又可致使处于高电平的信号SampleVtoTF被提供。此可使第一晶体管671不激活且激活第三晶体管673。因此，节点681可经由第三晶体管673耦合到接地电压，且可使电容器674放电。因为节点681接地(例如，低电平)，所以反相器对675可提供处于低电平的信号Low。
当堆叠(例如，图3A的堆叠340)经轮询以确定由累加器电路提供的电压HammerFreq中的最高者及最低者时，可提供处于高电平的信号SampleVtoT。因此，反相器670可提供处于低电平的信号SampleVtoTF。此可使第三晶体管673不激活且激活第一晶体管671。电流可流过第一晶体管671且流过第二晶体管672到节点681，此可使电容器674充电且增大节点681上的电压。流到节点681的电流量且因此电容器674的充电速度及节点681上的电压的增大速度可基于施加于第二晶体管672的栅极的电压HammerFreq。特定来说，电压HammerFreq越高，流过第二晶体管672的电流越少，且节点681的电压增加得越慢，而电压HammerFreq越低，流过的电流越多且节点681的电压增加得越快。
一旦节点681的电压增加到高于反相器对675的阈值电压，反相器就将信号Low的状态改变为高电平。因为节点681的电压增大的速度是取决于HammerFreq的电压，所以处于高电平的SampleVtoT被提供的时间与信号Low从低电平切换到高电平的时间之间的时间也可取决于电压HammerFreq，其中较低电压会导致较短时间。
除提供处于高电平的信号High之外，高VtoT电路602以类似于低VtoT电路601的原理操作，其中计时器越快，电压HammerFreq越高。高VtoT电路602包含具有耦合到系统电压(例如，VPERI)的源极及耦合到节点682的漏极的第一晶体管676。第二晶体管677具有耦合到节点682的漏极及耦合到第三晶体管678的漏极的源极。第三晶体管678的源极耦合到接地电压(例如，VSS)。第一晶体管676及第三晶体管678的栅极耦合到信号SampleVtoT。第二晶体管677的栅极耦合到电压HammerFreq。第一晶体管676可为p型晶体管。第二晶体管677及第三晶体管678可为n型晶体管。节点682通过电容器679耦合到接地。反相器680提供具有基于节点682上的电压的电平的信号High。
当VtoT电路600未在操作中时，可提供处于低电平的信号SampleVtoT。此可使第三晶体管678不激活且激活第一晶体管676。因此，节点682可通过第一晶体管676耦合到系统电压(例如，VPERI)。此可将电容器679充电到饱和电平，此可将节点682上的电压提高到最大电平(例如，VPERI)。此可导致反相器680提供处于低电平的电压High。
当轮询VtoT电路600时，将信号SampleVtoT从低电平切换到高电平。此可使第一晶体管676不激活且激活第三晶体管678。电流可从节点682流过第二晶体管677及第三晶体管678到接地电压(例如，VSS)。电流量和与施加于第二晶体管677的栅极的电压HammerFreq成比例。电压HammerFreq越高，电流越高。电流可允许电容器679放电到接地，此可减小节点682上的电压。因此，电压HammerFreq越高，节点682上的电压减小得越快。当节点682的电压下降到低于反相器680的阈值电压时，反相器可切换到提供处于高电平的信号High。信号SampleVtoT从低电平切换到高电平的时间到信号High从低电平切换到高电平的时间之间的时间可与电压HammerFreq成比例，其中越高的电压会导致越短的时间。
在一些实施例中，两个电容器674及679可为可调整的。调整电容器674可调整当提供处于高电平的信号SampleVtoT时节点681上的电压的增加速率。调整电容器679可调整当提供处于低电平的信号SampleVtoT时节点682上的电压的减小速率。
图7是根据本发明的实施例的模拟行存取速率确定方法的流程图。在一些实施例中，方法700可由图1到6中描述的电路或装置中的一或多者实施。尽管方法可使用特定信号描述，但在其它实施例中，可使用使用不同于本文中描述的电路的电路的不同信号模式。
方法700通常可以框705开始，框705描述方法的开始。举例来说，方法700可在装置(例如，图1的装置100)通电时开始。框710通常可跟在框705之后，框710描述复位堆叠(例如，图3A的堆叠300)的组件。举例来说，堆叠逻辑电路(例如，图3A的堆叠逻辑电路343)可提供信号Reset，其可复位累加器电路(例如，图3B的累加器电路346及/或图5的500)使得其提供的电压HammerFreq处于初始电平(例如，接地电压，例如VSS)。在一些实施例中，存储于切片(例如，图3A到3B的切片341)中的地址可经复位。举例来说，在一些实施例中，全部CAM单元都可经设置以存储处于低电平的位。在另一实施例中，存储忙碌信号的CAM单元可经复位使得全部忙碌信号都指示外存储器(例如，图3B的外存储器342)未使用。
框715通常可跟在框710之后，框715描述确定存取操作或刷新操作是否正被执行。举例来说，堆叠逻辑电路可接收指示存取操作的行地址(例如，XADD)。在一些实施例中，堆叠逻辑电路可接收额外信号，例如ACT/Pre，其可作为行地址XADD的替代或补充使用以指示存取操作正在发生。在一些实施例中，行地址可被忽略直到行地址与取样信号(例如，图2的ArmSample)一起被接收。响应于接收行地址XADD，可将行地址XADD作为输入地址AddressIn提供到堆叠，且提供信号Activate以比较行地址XADD与堆叠的内容，如框735到765中描述。
如果标定刷新操作正被执行，(例如，从图2的RHR状态控制电路236接收信号RHR)，那么其可指示堆叠应提供地址作为匹配地址HitXADD使得其受害字线可被刷新，如框720到730中大体上描述。如果存取操作或RHR操作都未被执行，那么框715通常可经重复直到那两个条件中的一者发生(或直到方法700由于一些其它原因结束，例如，使装置断电)。
如果行地址XADD被接收(例如，作为存取操作的部分)，那么框735通常可跟在框715之后，框735描述将行地址置放在AddressIn总线上且脉送(pulsing)信号Activate。接收到的地址XADD可共同作为号AddressIn提供到堆叠的外存储器(例如，图3B的外存储器342)中的每一者。地址XADD可经分裂使得外存储器中的每一者中的第一CAM单元接收地址XADD的第一位作为输入AddressIn，外存储器中的每一者中的第二CAM单元接收地址XADD的第二位作为输入AddressIn，如此等等。在一些实施例中，XADD的不同位可并行地经供应到对应CAM单元。信号Activate可经提供(例如，作为从低电平到高电平且回到低电平的脉冲)以激活用于堆叠的切片中的各种组件。信号Activate与输入地址AddressIn一起可致使切片比较输入地址AddressIn与其相应经存储地址。
框740通常可跟在框735之后，框740描述确定信号Match是否由堆叠的切片中的任何者触发(例如，以高电平提供)。接收到的行地址XADD的每一位可与切片中的每一者中(例如，切片中的每一者中的外存储器中)的对应CAM单元进行比较。来自外存储器中的每一个别CAM单元的匹配信号可耦合到“与”门，“与”门提供整体信号Match，整体信号Match仅当XADD的每一位都与存储于外存储器的CAM单元中的全部位匹配时才处于高电平。在框740中，可核对来自外存储器中的每一者的信号Match的状态以确定在框735中描述的比较操作之后任何者是否处于高电平。
如果信号Match中的任何者都处于高电平，那么框745通常可跟在框740之后，框745描述使模拟累加器递增。每一切片中的累加器电路可从那个切片中的外存储器接收信号Match。如果信号Match处于高电平，那么其可导致预设电荷量被添加到累加器电路中的电容器(例如，图5的电容器565)。此可增加由累加器电路提供的电压HammerFreq。电压HammerFreq可随着时间的推移减小(例如，由于通过图5的晶体管564‘泄漏’)。在一些实施例中，电压在使累加器递增时增加的量及泄漏的速率可为可调整的。电压HammerFreq可在方法的其它步骤(例如，如框715到770中描述)正在发生时减小。
框770通常可跟在框745之后，框770描述轮询VtoT电路(例如，图3B的VtoT电路348及/或图6的600)。堆叠控制电路可提供处于高电平的信号SampleVtoT，其可触发切片中的每一者中的高VtoT电路(例如，图6的602)开始放电且切片中的每一者中的低VtoT电路(例如，图6的601)开始充电。VtoT电路可使用‘空转时序(race timing)’激活，此可导致每一VtoT电路以基于从那个VtoT电路的相关联累加器电路接收的电压HammerFreq的速度提供信号High及Low。电压HammerFreq越高，信号High在信号SampleVtoT切换到高电平之后切换到高电平越快。电压HammerFreq越低，信号Low在信号SampleVtoT切换到高电平之后切换到高电平越快。用以提供处于高电平的信号High的第一切片可被保存(例如，保存于图3A的高锁存器345中)，且用以提供处于高电平的信号Low的第一切片可被保存(例如，保存于图3A的低锁存器347中)。在一些情况中，信号High及Low可经保存于切片中的每一者的相应高及低锁存器中，然而，仅用以保存高信号High的第一高锁存器及用以保存高信号Low的第一低锁存器可在复位被清除时被保存。框715通常可跟在框770之后，从而重启等待激活或RHR命令的过程。
返回到框740，如果信号Match并非是由任何切片提供，那么框750通常可跟在框740之后。框750描述确定全部切片是否都被占用。每一切片可向忙碌信号Busy提供指示切片是否正存储未经刷新行的电平。在一些实施例中，框750可涉及检查以查看全部Busy信号是否都处于高逻辑电平。
如果并非所有切片都被占用(例如，如果至少一个Busy信号处于低逻辑电平)，那么框755通常可跟在框750之后。框755描述选取未被占用的切片来存储在框715期间作为激活命令的部分接收的行地址(例如，XADD)。在一些实施例中，如果一个以上切片具有处于低逻辑电平的信号Busy，那么可选择具有处于低逻辑电平的Busy的切片中的一者。举例来说，可选取具有最低指数的切片。框765通常可跟在框755之后，如本文中描述。
如果所有切片都被占用，那么框760可跟在框750之后，框760描述将接收到的行地址存储于具有处于高逻辑电平的Low信号的切片中。如框770中描述，具有最低电压HammerFreq(其与存储于那个切片中的行地址被存取的速率成比例)的切片具有以高电平保存于低锁存器中的信号Low。在框760期间，那个切片可通过将处于高电平的信号Reset提供到具有处于高电平的信号Low的切片来复位(例如，以类似于框710的方式，仅针对特定切片除外)。信号Reset可致使累加器电路复位到HammerFreq的最小值(例如，通过将电容器放电到接地电压)。框765通常可跟在框760之后。
框765通常可跟在框755及框760之后，框765描述将接收到的行地址存储于所选择的切片中。不论切片是由框755中描述的过程选择(例如，切片未被占用)还是由框760中描述的过程选择(例如，切片与信号Low相关联)，框765中描述的过程都可为相同的。在框765中描述的过程期间，接收到的地址XADD的每一位可作为外部信号AddressIn提供到所选择的切片的对应CAM单元。在一些实施例中，信号AddressIn可共同被提供到全部切片。在一些实施例中，信号AddressIn仍可像其在框735期间那样被提供。堆叠控制逻辑可将处于有效电平的写入信号Store提供到所选择的切片。此可致使所选择的切片中的外存储器将接收到的地址XADD的位的值存储于外存储器中，从而重写先前存储的行地址(如果存在的话)。如果信号Busy先前未被设置到高电平，那么其可在行地址被存储之后被设置到高电平。框770通常可跟在框765之后，框770如先前描述那样继续。
返回到框715，如果刷新命令(例如，信号RHR)被接收，那么框720通常可跟在框715之后。框720描述从具有处于高逻辑电平的信号High的切片提供行地址。如框770中描述，切片可被轮询，且处于高逻辑电平的信号High可被保存用于切片中的一者。在框720，处于高电平的信号Refresh可经提供到具有处于高电平的信号High的切片。此可致使存储于那个切片的外存储器中的行地址被提供于AddressOut总线上。
框720通常可由框725描述，框725描述刷新与提供于AddressOut上的地址相关联的受害地址。提供于AddressOut总线上的地址可由堆叠控制电路锁存且经提供为匹配地址HitXADD。刷新地址产生器(例如，图2的239)可基于匹配地址HitXADD的值产生一或多个刷新地址RXADD。刷新地址RXADD可在一或多个标定刷新操作中刷新。
框730通常可跟在框725之后，框730描述复位与被提供为匹配地址HitXADD的行地址相关联的累加器电路。堆叠控制电路可将信号Reset提供到与处于高逻辑电平的信号High相关联的切片。信号Reset可导致累加器电路将电压HammerFreq复位到最小电平(例如，接地电压，例如VSS)。信号Reset也可清除外存储器的内容(例如，通过复位CAM单元及/或通过将Busy信号变到低电平)。框770通常可跟在框730之后，如先前描述。
在一些实施例中，确定最高及最低电压(例如，如在框770中描述)仅可在需要识别具有最高或最低电压的切片时触发，而非每当RHR或存取命令被接收时都执行(如图7的实例实施例中展示)。举例来说，在一个此按需实施例中，框770可在框715与720之间执行(例如，框770可响应于接收RHR信号被执行)，且框715通常可跟在框730、745及765之后。在此实施例中，额外逻辑也可用于指示应在何时提供信号SampleVtoT以便触发框770中描述的操作。在另一实例中，信号SampleVtoT(例如，操作框770)可在接收RHR信号之后提供，且也可在框760的操作之前提供，以便确定哪一切片应替换其内容。
当然，根据本系统、装置及方法，应了解，本文中描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合，或可分离及/或执行于单独装置或装置部分当中。
最终，上文论述希望仅说明本系统且不应理解为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然本系统参考示范性实施例以特定细节进行描述，但也应了解，所属领域的一般技术人员可设想众多修改或替代实施例而不会背离所附权利要求书中所陈述的本系统的更广泛及预期精神及范围。因此，说明书及图应以说明性方式来看待，且不希望限制所附权利要求书的范围。

Claims (20)

1.一种设备，其包括：
外存储器，其经配置以存储行地址且响应于外部地址匹配所述经存储行地址提供匹配信号；及
累加器电路，其经配置以响应于所述匹配信号增加电容器上的电荷量。
2.根据权利要求1所述的设备，其中所述累加器电路进一步经配置以随着时间的推移通过泄漏电流减少所述电容器上的所述电荷量。
3.根据权利要求1所述的设备，其中所述累加器电路提供与所述外存储器提供所述匹配信号的速率成比例的电压。
4.根据权利要求3所述的设备，其进一步包括电压对时间VtoT电路，所述电压对时间VtoT电路经配置以接收命令信号且在接收所述命令信号之后的第一时间提供第一信号且在接收所述命令信号之后的第二时间提供第二信号，其中所述第一时间及所述第二时间与所述电压成比例。
5.根据权利要求4所述的设备，其中所述第一时间越短所述电压越高，且其中所述第二时间越短所述电压越低。
6.根据权利要求1所述的设备，其中所述外存储器包括多个内容可寻址存储器CAM单元，其各自经配置以存储所述行地址的位且响应于所述行地址的所述经存储位匹配所述外部行地址的相关联位提供位匹配信号。
7.根据权利要求6所述的设备，其中所述匹配信号是响应于全部所述位匹配信号都被提供而提供。
8.一种设备，其包括：
多个切片，其经配置以接收外部行地址，每一切片包括：
外存储器，其经配置以存储经存储地址且响应于每当所述外部行地址匹配所述经存储地址提供匹配信号；
累加器电路，其经配置以提供与提供所述匹配信号的速率成比例的电压；及
电压对时间VtoT电路，其经配置以确定由所述多个切片中的每一者中的所述累加器电路提供的最高电压及最低电压。
9.根据权利要求8所述的设备，其进一步包括堆叠逻辑电路，所述堆叠逻辑电路经配置以接收行地址且将其作为所述外部地址提供到所述多个切片，且进一步经配置以从所述多个切片中的每一者接收所述匹配信号且如果未提供匹配信号，那么将所述接收到的行地址存储于所述多个切片中的一者中。
10.根据权利要求9所述的设备，其中所述多个切片中的每一者中的所述外存储器经配置以提供具有指示所述外存储器被占用的第一状态及指示所述外存储器未被占用的第二状态的忙碌信号，
其中响应于所述多个切片中的至少一者提供处于所述第二状态的所述忙碌信号，将所述接收到的行地址经写入到其中所述忙碌信号处于所述第二状态的所述多个切片中的一者，且
其中响应于全部所述多个切片都提供处于所述第一状态的所述忙碌信号，将所述接收到的行地址经写入到与所述最低电压相关联的所述多个切片中的一者。
11.根据权利要求8所述的设备，其中所述多个切片经配置以响应于刷新信号提供与所述最高电压相关联的所述经存储地址。
12.根据权利要求11所述的设备，其中所述多个切片进一步经配置以响应于提供与所述最高电压相关联的所述经存储地址将复位信号提供到与所述最高电压相关联的所述累加器电路，且其中所述累加器电路经配置以响应于所述复位信号将所述电压复位到初始电压。
13.根据权利要求8所述的设备，其中所述累加器电路包括：
第一晶体管，其经配置以提供第一电流；
第二晶体管，其经配置以响应于所述匹配信号而激活，其中当有源时，所述第二晶体管将所述第一电流耦合到载送所述电压的节点；
第三晶体管，其经配置以使第二电流从所述节点排出；及
电容器，其耦合于所述节点与接地电压之间，其中所述电压在所述第一电流经耦合到所述节点时增加且基于所述第二电流减小。
14.根据权利要求13所述的设备，其中所述第一晶体管及所述第三晶体管是可调整晶体管，且其中所述电容器是可调整电容器。
15.根据权利要求8所述的设备，其中所述外存储器包括多个内容可寻址存储器CAM单元，其各自包括：
锁存器部分，其经配置以存储所述经存储地址的经存储位；及
比较器部分，其经配置以比较所述经存储位与所述外部地址的位。
16.一种方法，其包括：
接收行地址；
比较所述行地址与多个外存储器，所述多个外存储器各自经配置以存储经存储地址；
响应于所述行地址匹配所述经存储地址，增大与所述多个外存储器中的一者相关联的电压；及
确定所述多个外存储器中与最大电压相关联的一者。
17.根据权利要求16所述的方法，其中增大所述电压包括添加某个量的电荷到电容器，所述方法进一步包括随着时间的推移通过从所述电容器泄漏电荷减小所述电压。
18.根据权利要求16所述的方法，其进一步包括：
接收刷新信号；
从所述多个外存储器中与所述最大电压相关联的所述一者提供所述经存储地址；及
将所述最大电压复位到初始电压。
19.根据权利要求16所述的方法，其进一步包括确定所述多个外存储器中与最小电压相关联的一者。
20.根据权利要求19所述的方法，其中所述方法进一步包括响应于所述行地址与所述多个外存储器中的任何者中的所述经存储地址不匹配而将所述行地址存储于所述多个外存储器中的一者中，其中响应于全部所述多个外存储器都被占用而将所述行地址经存储于所述多个外存储器中与所述最小电压相关联的所述一者中。
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