CN101330100A - 半导体衬底及其制造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 151
- 239000004065 semiconductor Substances 0.000 title claims abstract description 92
- 238000000034 method Methods 0.000 title claims description 64
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000002019 doping agent Substances 0.000 claims abstract description 95
- 238000002474 experimental method Methods 0.000 claims description 13
- 230000006866 deterioration Effects 0.000 abstract description 12
- 238000002360 preparation method Methods 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 53
- 239000002800 charge carrier Substances 0.000 description 40
- 239000003595 mist Substances 0.000 description 18
- 239000012808 vapor phase Substances 0.000 description 17
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 15
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 14
- 230000000295 complement effect Effects 0.000 description 14
- 229910000077 silane Inorganic materials 0.000 description 14
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 9
- 239000000460 chlorine Substances 0.000 description 9
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 9
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 9
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 8
- 229910052801 chlorine Inorganic materials 0.000 description 8
- 125000005843 halogen group Chemical group 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 7
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 7
- 239000011737 fluorine Substances 0.000 description 7
- 229910052731 fluorine Inorganic materials 0.000 description 7
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 7
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 7
- JOHWNGGYGAVMGU-UHFFFAOYSA-N trifluorochlorine Chemical compound FCl(F)F JOHWNGGYGAVMGU-UHFFFAOYSA-N 0.000 description 7
- 238000001259 photo etching Methods 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 150000004820 halides Chemical class 0.000 description 5
- 238000005259 measurement Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 230000002950 deficient Effects 0.000 description 3
- HBCLZMGPTDXADD-UHFFFAOYSA-N C[Zn](C)C Chemical compound C[Zn](C)C HBCLZMGPTDXADD-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- SBIBMFFZSBJNJF-UHFFFAOYSA-N selenium;zinc Chemical compound [Se]=[Zn] SBIBMFFZSBJNJF-UHFFFAOYSA-N 0.000 description 2
- YWWDBCBWQNCYNR-UHFFFAOYSA-N trimethylphosphine Chemical compound CP(C)C YWWDBCBWQNCYNR-UHFFFAOYSA-N 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- RWSOTUBLDIXVET-UHFFFAOYSA-N Dihydrogen sulfide Chemical compound S RWSOTUBLDIXVET-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007850 degeneration Effects 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910000037 hydrogen sulfide Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- SPVXKVOXSXTJOY-UHFFFAOYSA-N selane Chemical compound [SeH2] SPVXKVOXSXTJOY-UHFFFAOYSA-N 0.000 description 1
- 229910000058 selane Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 1
- 239000005052 trichlorosilane Substances 0.000 description 1
- RGGPNXQUMRMPRA-UHFFFAOYSA-N triethylgallium Chemical compound CC[Ga](CC)CC RGGPNXQUMRMPRA-UHFFFAOYSA-N 0.000 description 1
- OTRPZROOJRIMKW-UHFFFAOYSA-N triethylindigane Chemical compound CC[In](CC)CC OTRPZROOJRIMKW-UHFFFAOYSA-N 0.000 description 1
- RXJKFRMDXUJTEX-UHFFFAOYSA-N triethylphosphine Chemical compound CCP(CC)CC RXJKFRMDXUJTEX-UHFFFAOYSA-N 0.000 description 1
- XCZXGTMEAKBVPV-UHFFFAOYSA-N trimethylgallium Chemical compound C[Ga](C)C XCZXGTMEAKBVPV-UHFFFAOYSA-N 0.000 description 1
- IBEFSUTVZWZJEL-UHFFFAOYSA-N trimethylindium Chemical compound C[In](C)C IBEFSUTVZWZJEL-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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Abstract
本发明涉及半导体衬底及其制造方法。为了在半导体衬底上形成超级结结构后抑制电荷平衡的恶化和维持良好的耐压特性，在衬底主体的表面上以预定间隔分别形成多个柱状第一外延层(11)，并在该多个第一外延层之间的沟槽中分别形成多个第二外延层(12)。平行于衬底主体的表面的表面中的第一外延层中所包括的掺杂剂的浓度分布被配置为与平行于衬底主体的表面的表面中的第二外延层中所包括的掺杂剂的浓度分布相匹配。
Description
本申请是如下母案的分案申请：
申请号：200610081886.2
申请日：2006年5月17日
发明名称：半导体衬底及其制造方法
技术领域
本发明涉及一种在沟槽中形成有外延层的半导体衬底，并涉及一种通过使用外延生长方法在沟槽中形成外延层的半导体衬底制造方法。
背景技术
作为这种类型半导体衬底的制造方法，常规上已经公开了一种半导体衬底制造方法(参见例如专利文件1)，采用该方法，基于外延生长方法在包括沟槽内部的半导体衬底上形成外延膜，对于该外延膜的一部分进行蚀刻处理和对于外延膜的膜形成处理重复进行超过一次，并用叠加的外延膜填充沟槽的内部。
在用这种方法制造的半导体衬底中，由于通过对外延膜的一部分进行蚀刻处理而使沟槽的开口部分增加，在该状态进行外延膜的形成可以防止沟槽的开口部分闭合。结果，可以抑制在沟槽中产生嵌入缺陷(孔隙)。
[专利文献1]日本专利申请公开No.2001-196573(权利要求4，[0015]和[0016]段)
但在根据现有技术的专利文件1中所公开的半导体衬底的制造方法中，虽然可以抑制在沟槽中产生嵌入缺陷(孔隙)，由于半导体衬底上部的柱形部分的掺杂剂浓度分布和沟槽中外延膜的掺杂剂浓度分布是不连续的，在形成超级结(super junction)结构后电荷平衡恶化，并且半导体衬底的电特性特别是耐压特性不利地降低。这里，超级结结构意思为，其中N型区域和P型区域在垂直于漂移区中电流方向的方向上交替对准的结构，而电荷平衡意思是在关断时从构成漂移区的N型区域和P型区域的PN结产生耗尽层以确保高耐受电压所需的N型半导体层和P型半导体层中每一个的载流子量。
此外，作为外延膜的膜形成气体，当使用诸如二氯硅烷(SiH2Cl2)或三氯硅烷(SiHCl3)的氯气混合气体或使用其中混合HCl气体，即在Si源气体中混合卤化物的混合气体替代甲硅烷(SiH4)时，混合气体的供应量可得到进一步精确控制。因此，可以减小外延膜中的孔隙。然而，通过使用混合气体来形成外延膜增加了在该外延膜中掺杂剂浓度分布的变化。特别是，当HCl用作卤化物时，Cl的反应距离减少。因此，存在半导体衬底上部柱状部分的掺杂剂浓度分布和沟槽中外延膜的掺杂剂浓度分布的不连续性变得突出的问题。
发明内容
本发明的目的在于提供一种半导体衬底和一种制造该半导体衬底的方法，其抑制了在形成超级结结构后电荷平衡的恶化并保持了良好的耐压特性。
本发明的另一目的在于提供一种半导体衬底和一种制造该半导体衬底的方法，其可以减少第二外延膜中的孔隙并匹配在平行于或垂直于第二外延层的衬底主体表面的表面中的掺杂剂浓度分布。
根据权利要求1所定义的本发明，如图1和2所示，提供一种对半导体衬底的改进，该半导体衬底具有一种结构，其中多个柱状第一外延层11分别以预定间隔形成在衬底主体13的表面上，而多个第二外延层12分别形成在该多个第一外延层11之间的沟槽14中。
其特征结构在于，在与衬底主体13的表面平行的表面中的每个第一外延层11中所包括的掺杂剂的浓度分布被配置为与在与衬底主体13的表面相平行的表面中的每个第二外延层12中所包括的掺杂剂的浓度分布相匹配。
在权利要求1所定义的这种半导体衬底中，由于在与衬底主体13的表面平行的表面中的每个第一外延层11中所包括的掺杂剂的浓度分布与在与衬底主体13的表面相平行的表面中的每个第二外延层12中所包括的掺杂剂的浓度分布具有相同的趋势，在第一外延层11中包含的载流子量变得基本上等于在邻近第一外延层11的第二外延层12中所包含的载流子量。结果，在半导体衬底10上形成超级结结构后，N型区域中的载流子量变得基本上等于在邻近N型区域的P型区域中的载流子量，并因此在关断时由N型区域和P型区域的PN结产生耗尽层，由此将漂移区完全耗尽。
根据权利要求2所定义的本发明，如图4和5所示，提供一种对半导体衬底的改进，该半导体衬底具有一种结构，其中多个柱状第一外延层11分别以预定间隔形成在衬底主体13的表面上，而多个第二外延层12分别形成在该多个第一外延层11之间的沟槽14中。
其特征结构在于，在与衬底主体13的表面垂直的表面中的每个第一外延层11中所包括的掺杂剂的浓度分布被配置为与在与衬底主体13的表面相垂直的表面中的每个第二外延层12中所包括的掺杂剂的浓度分布相匹配。
在权利要求2所定义的半导体衬底中，由于在与衬底主体13的表面垂直的表面中的每个第一外延层11中所包括的掺杂剂的浓度分布与在与衬底主体13的表面相垂直的表面中的每个第二外延层12中所包括的掺杂剂的浓度分布具有相同的趋势，在第一外延层11中包含的载流子量变得基本上等于在邻近第一外延层11的第二外延层12中所包含的载流子量。结果，由于在半导体衬底10上形成超级结结构后，N型区域中的载流子量变得基本上等于在邻近N型区域的P型区域中的载流子量，在关断时由N型区域和P型区域的PN结产生耗尽层，由此将漂移区完全耗尽。
根据权利要求3所定义的本发明，如图6所示，提供一种对半导体衬底的改进，该半导体衬底具有一种结构，其中多个柱状第一外延层11分别以预定间隔形成在衬底主体13的表面上，而多个第二外延层12分别形成在该多个第一外延层11之间的沟槽14中。
其特征结构在于，第一外延层11的宽度H1和第二外延层12的宽度H2中的一个或两个被设置为满足关系式C1×H1＝C2×H2，其中H1(μm)是第一外延层11的宽度，H2(μm)是第二外延层12的宽度，C1(/cm3)是第一外延层11的载流子浓度，C2(/cm3)是第二外延层12的载流子浓度。
在权利要求3所定义的这种半导体衬底中，由于第一外延层11的宽度H1和第二外延层12的宽度H2中的一个或两个被设置为满足关系式C1×H1＝C2×H2，第一外延层11中包含的载流子量变得基本上等于邻近第一外延层11的第二外延层12中包含的载流子量。结果，在半导体衬底10上形成超级结结构后，N型区域中的载流子量变得基本上等于在邻近N型区域的P型区域中的载流子量，并因此在关断时由N型区域和P型区域的PN结产生耗尽层，由此将漂移区完全耗尽。
根据权利要求7所定义的本发明，如图1-3所示，提供一种对半导体衬底制造方法的改进，该方法包括以下步骤：在衬底主体13的表面上生长第一外延层11的步骤；在该第一外延层11中形成沟槽14的步骤；在第一外延层11的表面上和沟槽14中生长第二外延层12的步骤。
其特征结构在于，该方法进一步包括以下步骤：通过实验预先测量在平行于衬底主体13的表面的表面中的第二外延层12中所包括的掺杂剂的浓度分布；和在生长第一外延层11时，将在与衬底主体13的表面平行的表面的第一外延层11中包括的掺杂剂的浓度分布与在与衬底主体13的表面平行的第二外延层12中所包括的掺杂剂的浓度分布相匹配。
在权利要求7所定义的半导体衬底的这种制造方法中，由于在与衬底主体13的表面平行的表面中的第一外延层11中所包括的掺杂剂的浓度分布与在与衬底主体13的表面相平行的表面中的第二外延层12中所包括的掺杂剂的浓度分布具有相同的趋势，因此有可能获得权利要求1所定义的半导体衬底10，即可以抑制电荷平衡恶化并保持良好耐压特性的半导体衬底10。
根据权利要求8所定义的本发明，如图4和5所示，提供一种对半导体衬底制造方法的改进，该方法包括以下步骤：在衬底主体13的表面上生长第一外延层11的步骤；在该第一外延层11中形成沟槽14的步骤；在第一外延层11的表面上和沟槽14中生长第二外延层12的步骤。
其特征结构在于，该方法进一步包括以下步骤：通过实验预先测量在垂直于衬底主体13的表面的表面的第二外延层12中包括的掺杂剂的浓度分布的步骤；和在生长第一外延层11时，将在与衬底主体13的表面垂直的表面的第一外延层11中所包括的掺杂剂的浓度分布与在与衬底主体13的表面垂直的表面中第二外延层12中所包括的掺杂剂的浓度分布相匹配的步骤。
在权利要求8所定义的半导体衬底的这种制造方法中，由于在与衬底主体13的表面垂直的表面中的第一外延层11中所包括的掺杂剂的浓度分布与在与衬底主体13的表面相垂直的表面中的第二外延层12中所包括的掺杂剂的浓度分布具有相同的趋势，因此有可能获得权利要求2所定义的半导体衬底10，即可以抑制电荷平衡恶化并保持良好耐压特性的半导体衬底10。
根据权利要求9所定义的本发明，如图6所示，提供一种对半导体衬底制造方法的改进，该方法包括以下步骤：在衬底主体13的表面上生长第一外延层11的步骤；在该第一外延层11中形成沟槽14由此将该第一外延层11制成多个柱状形状的步骤；在第一外延层11的表面上和沟槽14中生长第二外延层12的步骤。
其特征结构在于，该方法进一步包括以下步骤：通过实验预先测量在平行于衬底主体13的表面的表面中的第一外延层11中所包括的掺杂剂的浓度分布的步骤；和通过实验预先测量在平行于衬底主体13的表面的表面中的第二外延层12中所包括的掺杂剂的浓度分布的步骤，并且在于将第一外延层11的宽度H1和第二外延层12的宽度H2中的一个或两个设置为满足关系式C1×H1＝C2×H2，其中H1(μm)是柱状第一外延层11的宽度，H2(μm)是第二外延层12的宽度，C1(/cm3)是第一外延层11的载流子浓度，C2(/cm3)是第二外延层12的载流子浓度。
在权利要求9定义的半导体衬底的制造方法中，由于第一外延层11的宽度H1和第二外延层12的宽度H2中的一个或两个被设置为满足关系式C1×H1＝C2×H2，因此有可能获得权利要求3所定义的半导体衬底10，即可以抑制电荷平衡恶化并保持良好耐压特性的半导体衬底10。
根据权利要求13所定义的本发明，如图4所示，在权利要求7-12之一所提出的本发明的特征在于用于形成第二外延层12的膜的原材料气体是其中卤化物混合在半导体源气体中的混合气体。
在权利要求13所定义的半导体衬底的这种制造方法中，由于混合气体的供应量可以通过使用在半导体源气体中混合卤化物的混合气体作为用于形成第二外延层12的膜的原料气体而得到进一步精确控制，第二外延层12中的孔隙可被减少，并且在平行于或垂直于衬底主体13的表面中的第二外延层12中的掺杂剂浓度分布可被匹配。
如上所述，根据本发明，该多个柱状第一外延层分别以预定间隔形成在衬底主体表面上，该多个第二外延层分别形成在该多个第一外延层之间的沟槽中，并且在与衬底主体表面平行的表面中的第一外延层中包括的掺杂剂的浓度分布与在与衬底主体表面平行的表面中的第二外延层中包括的掺杂剂的浓度分布相匹配。因此，第一外延层中所包含的载流子量变得基本上等于邻近第一外延层的第二外延层中所包含的载流子量。结果，由于在半导体衬底上形成超级结结构后彼此相邻的N型区域和P型区域具有基本上相同的载流子量，并因此在关断时由N型区域和P型区域的PN结产生耗尽层，由此完全耗尽漂移区。因此，电荷平衡的恶化可以得到抑制，并可维持良好的耐压特性。
此外，即使在与衬底主体表面垂直的表面中的第一外延层中包括的掺杂剂的浓度分布与在与衬底表面垂直的表面中的第二外延层中包括的掺杂剂的浓度分布相匹配，或即使第一外延层的宽度被设置为使得第一和第二外延层的宽度及第一和第二外延层的载流子浓度满足预定的关系，也可以获得与上述相同的效果。
此外，通过实验预先测量在平行于衬底主体表面的表面中的第二外延层中所包括的掺杂剂的浓度分布，并在生长第一外延层时，将在与衬底主体的表面平行的表面中的第一外延层中包括的掺杂剂的浓度分布与在与衬底主体的表面平行的表面中的第二外延层中所包括的掺杂剂的浓度分布相匹配。结果，能够获得可以抑制电荷平衡恶化并保持良好耐压特性的半导体衬底。
进一步，通过实验预先测量在垂直于衬底主体表面的表面中的第二外延层中所包括的掺杂剂的浓度分布，并在生长第一外延层时，将在与衬底主体的表面垂直的表面中的第一外延层中包括的掺杂剂的浓度分布与在与衬底主体的表面垂直的表面中的第二外延层中所包括的掺杂剂的浓度分布相匹配。或者通过实验预先测量在平行于衬底主体表面的表面中的第一和第二外延层的每层中所包括的掺杂剂的浓度分布，并将柱状第一外延层的宽度和第二外延层的宽度中的一个或两个设置为使得第一和第二外延层的宽度和第一和第二外延层的载流子浓度满足预定的关系。这样，同样可以抑制电荷平衡恶化，并由此获得可以保持良好耐压特性的半导体衬底。
此外，当使用在半导体源气体中混合卤化物的混合气体作为用于形成第二外延层的膜的原料气体时，可以进一步精确控制该混合气体的供应量。因此，第二外延层中的孔隙可被减少，并且在平行于或垂直于衬底主体的表面中的第二外延层中的掺杂剂浓度分布可被匹配。
附图说明
图1是示出根据本发明第一实施例的半导体衬底的截面框图；
图2是示出平行于衬底主体表面的表面中的第一和第二外延层中的掺杂剂浓度分布的视图；
图3是示出半导体衬底的制造方法的工艺图；
图4是示出根据本发明第二实施例的半导体衬底的截面框图；
图5是示出垂直于衬底主体表面的表面中的第一和第二外延层中的掺杂剂浓度分布的视图；和
图6是示出根据本发明第三实施例的半导体衬底的截面框图。
具体实施方式
现在将参考附图说明实现本发明的最佳模式。
第一实施例
如图1所示，多个柱状第一外延层11分别以预定间隔形成在衬底主体13的表面上，并且多个第二外延层12分别形成在该多个第一外延层11之间的沟槽14中。衬底主体13是其中掺杂诸如磷、砷或锑的杂质的N+型硅单晶衬底，第一外延层11是其中掺杂诸如磷、砷或锑的杂质的N型硅单晶层，而第二外延层12是其中掺杂诸如硼、镓或铟的杂质的P型硅单晶层。如图2详细示出的，该实施例的特征结构在于在与衬底主体13的表面平行的表面中的第一外延层11中包括的掺杂剂的浓度分布(以下称为掺杂剂的第一平行浓度分布)与在与衬底主体13的表面平行的表面中的第二外延层12中包括的掺杂剂的浓度分布(以下称为掺杂剂的第二平行浓度分布)相匹配。掺杂剂的第一平行浓度分布被配置为落入相对于掺杂剂的第二平行浓度分布的±10％，或优选±5％的范围内。这里，因为将掺杂剂的第一平行浓度分布与掺杂剂的第二平行浓度分布进行精确匹配非常困难，因此允许掺杂剂的第一平行浓度分布落入相对于掺杂剂的第二平行浓度分布的±10％的范围内。此外，如果掺杂剂的第一平行浓度分布落入±10％的范围内，在衬底主体10上形成超级结结构之后，电荷平衡的恶化可以得到抑制并可以维持良好的耐压特性。
现在参照图3描述如此构造的半导体衬底10的制造方法。
用实验方法制造半导体衬底10。具体地，首先，在400-1200℃的温度范围内通过气相生长方法同时供应硅烷气体作为原料气体在衬底主体13的表面上生长第一外延层11。通过光刻方法在该第一外延层11中形成每个沟槽14，并且然后在400-1150℃的温度范围内温度逐渐降低以便用气相生长方法同时供应硅烷气体作为原料气体在第一外延层11的表面上和每一沟槽14中生长第二外延层12。结果，第一外延层11的表面由第二外延层12覆盖并且每一沟槽14由第二外延层12填充。这里，在用气相生长方法生长第二外延层12时的整个温度范围被限制在400-1150℃的范围，因为如果温度范围小于400℃则存在诸如多重结晶化或缺陷增加的问题。此外，如果温度范围超过1150℃，则存在由于自动掺杂而出现的轮廓退化的问题。此外，温度在400-1150℃的范围内逐渐降低以用气相生长方法生长第二外延层12，因为从衬底主体13和第一外延层11逐步地逐渐降低每一沟槽14中的第二外延层12中扩散的杂质量改变了每一沟槽14中第二外延层12的电阻并抑制了自衬底主体13和第一外延层11的自动掺杂的影响，由此改善了每一沟槽14的嵌入特性。作为气相生长方法，有化学气相生长方法(CVD法)、物理气相生长方法(PVD法)等。然后，测量在平行于衬底主体13表面的表面中的第二外延层12中包括的掺杂剂的浓度分布，即掺杂剂的第二平行浓度分布。由于掺杂剂的第二平行浓度分布等于在平行于衬底主体13的表面的表面中的第二外延层12中包括的载流子的浓度分布(下文称为载流子的第二平行浓度分布)，用CV测量方法测量该载流子的第二平行浓度分布。这里，CV测量方法是这样一种方法，通过该方法测量由半导体/绝缘体/金属形成的半导体器件的静电电容C如何根据偏压V变化，以便估计半导体等的电特性。可使用其上不存在第一外延层11和沟槽14的PW(抛光晶片)进行该第二外延层12的生长和载流子的第二平行浓度分布的估计。
然后，制造作为产品的半导体衬底10。具体地，首先，用气相生长方法同时供应硅烷气体作为原料气体，在衬底主体13的表面上生长第一外延层11。在用气相生长方法生长第一外延层11时，用于增加炉内温度的多个卤素灯的输出被分别控制，以使掺杂剂的第一平行浓度分布与掺杂剂的第二平行浓度分布相匹配。或者，通过在生长第一外延层11时控制掺杂剂流量分布，可将掺杂剂的第一平行浓度分布与掺杂剂的第二平行浓度分布相匹配。这里，将掺杂剂的第一平行浓度分布与掺杂剂的第二平行浓度分布进行精确匹配非常困难。进一步，如果掺杂剂的第一平行浓度分布被设置为落入±10％的范围内，则在半导体衬底10上形成超级结结构后可以抑制电荷平衡的恶化并可以维持良好的耐压特性。因此，将掺杂剂的第一平行浓度分布设置为落入掺杂剂的第二平行浓度分布的±10％，或优选±5％的范围内。在通过光刻方法在该第一外延层11中形成每一沟槽14后，在400-1150℃的温度范围内温度逐渐降低以便用气相生长方法同时供应硅烷气体作为原料气体在第一外延层11的表面上和每一沟槽14中生长第二外延层12。应注意，其中在Si源气体(半导体源气体)中混合了诸如氯化氢、氯、氟、三氟化氯、氟化氢或溴化氢的卤化物的混合气体可以用于替代硅烷气体。结果，第一外延层11的表面由第二外延层12覆盖，并且该第二外延层12填充在每一沟槽14中。
在这样制造的半导体衬底10中，由于掺杂剂的第一平行浓度分布与掺杂剂的第二平行浓度分布具有相同的趋势，包含在第一外延层11中的载流子量变得基本上等于邻近第一外延层11的第二外延层12中包含的载流子量。结果，因为在半导体衬底10上形成超级结结构后彼此相邻的N型区域和P型区域具有基本相同的载流子量，在关断时由N型区域和P型区域的PN结产生耗尽层，由此完全耗尽漂移区。因此，电荷平衡的恶化可以得到抑制，由此维持良好的耐压特性。
第二实施例
图4和5示出了本发明的第二实施例。在图4中，相似的参考数字表示与图1所示相同的部件。
在该实施例中，在与衬底主体13表面垂直的表面中包括的第一外延层11中的掺杂剂的浓度分布(以下称为第一垂直浓度分布)被配置为与在与衬底主体13的表面垂直的表面中的第二外延层12中包括的掺杂剂的浓度分布(以下称为第二垂直浓度分布)相匹配(图4和5)。掺杂剂的第一垂直浓度分布被配置为落入相对于掺杂剂的第二垂直浓度分布的±10％，或优选±5％的范围内。这里，因为将掺杂剂的第一垂直浓度分布与掺杂剂的第二垂直浓度分布进行精确匹配非常困难，因此允许掺杂剂的第一垂直浓度分布落入相对于掺杂剂的第二垂直浓度分布的±10％的范围内。此外，如果掺杂剂的第一垂直浓度分布落入±10％的范围内，在衬底主体10上形成超级结结构之后，电荷平衡的恶化可以得到抑制并可以维持良好的耐压特性。
现在描述如此构造的半导体衬底10的制造方法。
用实验方法制造半导体衬底10。具体地，首先，在400-1200℃的温度范围内通过气相生长方法同时供应Si源气体(半导体源气体)作为原料气体在衬底主体13的表面上生长第一外延层11。通过光刻方法在该第一外延层11中形成每个沟槽14后，在400-1150℃的温度范围内温度逐渐降低以便用气相生长方法同时供应硅烷气体作为原料气体在第一外延层11的表面上在每一沟槽14中生长第二外延层12。应注意，其中在Si源气体(半导体源气体)中混合了诸如氯化氢、氯、氟、三氟化氯、氟化氢或溴化氢的卤化物的混合气体可以替代硅烷气体。结果，第一外延层11的表面由第二外延层12覆盖，并且第二外延层12填充在每一沟槽14中。然后，测量在垂直于衬底主体13表面的表面中的第二外延层12中包括的掺杂剂的浓度分布，即掺杂剂的第二垂直浓度分布。由于掺杂剂的第二垂直浓度分布等于在垂直于衬底主体13的表面的表面中的第二外延层中包括的载流子的浓度分布(下文称为载流子的第二垂直浓度分布)，用SR测量方法测量该载流子的第二垂直浓度分布。可使用其上不存在第一外延层11和每个沟槽14的PW(抛光晶片)进行该第二外延层12的生长和载流子的第二垂直浓度分布的估计。
然后，制造作为产品的半导体衬底10。具体地，首先，用气相生长方法同时供应硅烷气体作为原料气体，在衬底主体13的表面上生长第一外延层11。此时，在生长第一外延层11时增加炉内温度的多个卤素灯的输出被分别控制，以使掺杂剂的第一垂直浓度分布与掺杂剂的第二垂直浓度分布相匹配。或者，通过控制在生长第一外延层11时掺杂剂流量分布，可将掺杂剂的第一垂直浓度分布与掺杂剂的第二垂直浓度分布相匹配。这里，将掺杂剂的第一垂直浓度分布与掺杂剂的第二垂直浓度分布进行精确匹配非常困难。进一步，如果掺杂剂的第一垂直浓度分布落入±10％的范围内，则在半导体衬底10上形成超级结结构后可以抑制电荷平衡的恶化并可以维持良好的耐压特性。因此，将掺杂剂的第一垂直浓度分布设置为落入相对于掺杂剂的第二垂直浓度分布的±10％，或优选±5％的范围内。在通过光刻方法在该第一外延层11中形成每一沟槽后，在400-1150℃的温度范围内温度逐渐降低以便用气相生长方法同时供应硅烷气体作为原料气体在第一外延层11的表面上和每一沟槽14中生长第二外延层12。应注意，其中在Si源气体(半导体源气体)中混合了诸如氯化氢、氯、氟、三氟化氯、氟化氢或溴化氢的卤化物的混合气体可以替代硅烷气体。结果，第一外延层11的表面由第二外延层12覆盖，并且该第二外延层12填充在每一沟槽14中。
在这样制造的半导体衬底10中，由于包含半导体源气体和卤化物的混合气体用作原料气体来形成第二外延层12的膜，与第一实施例相比混合气体的供应量可被进一步精确控制，并且以第一实施例相比，第二外延层12中的孔隙可被进一步减少。此外，由于掺杂剂的第一垂直浓度分布与掺杂剂的第二垂直浓度分布具有相同的趋势，包含在第一外延层11中的载流子量变得与邻近第一外延层11的第二外延层12中包含的载流子量基本上相同。结果，因为在半导体衬底10上形成超级结结构后彼此相邻的N型区域和P型区域具有基本相同的载流子量，在关断时由N型区域和P型区域的PN结产生耗尽层，由此完全耗尽漂移区。因此，电荷平衡的恶化可以得到抑制，由此维持良好的耐压特性。
第三实施例
图6示出了根据本发明的第二实施例。在图6中，相似的参考数字表示与图1所示相同的部件。
在该实施例中，假设第一外延层11的宽度为H1(μm)，第二外延层12的宽度为H2(μm)，第一外延层11的载流子浓度为C1(/cm3)而第二外延层12的载流子浓度为C2(/cm3)，第一外延层11的宽度H1和第二外延层12的宽度H2中的一个或两个被设置为满足关系式C1×H1＝C2×H2。第一外延层11的宽度H1和第二外延层12的宽度H2中的一个或两个被设置为使得(C1×H1)落入相对于(C2×H2)的±10％的范围内，因为将第一外延层11中所包括的掺杂剂量与在邻近第一外延层11的第二外延层12中所包括的掺杂剂量进行精确匹配非常困难。此外，如果(C1×H1)落入±10％的范围内，在半导体衬底10上形成超级结结构后电荷平衡的恶化可以得到抑制并且可以维持良好的耐压特性。
现在描述如此构造的半导体衬底10的制造方法。
用实验方法制造半导体衬底10。具体地，首先，在400-1200℃的温度范围内通过气相生长方法同时供应硅烷气体作为原料气体在衬底主体13的表面上生长第一外延层11。此时，测量在平行于衬底主体13表面的表面中的第一外延层11中包括的掺杂剂的浓度分布，即掺杂剂的第一平行浓度分布。由于掺杂剂的第一平行浓度分布等于在平行于衬底主体13的表面的表面中的第一外延层11中包括的载流子的浓度分布(下文称为载流子的第一平行浓度分布)，用CV测量方法测量载流子的该第一平行浓度分布。然后，通过光刻方法在该第一外延层11中形成每个沟槽，并且然后在400-1150℃的温度范围内温度逐渐降低以便用气相生长方法同时供应硅烷气体作为原料气体在第一外延层11的表面上和每一沟槽14中生长第二外延层12。结果，第一外延层11的表面由第二外延层12覆盖并且第二外延层12填充每一沟槽14。此外，测量在平行于衬底主体13表面的表面中的第二外延层12中包括的掺杂剂的浓度分布，即掺杂剂的第二平行浓度分布。由于掺杂剂的第二平行浓度分布等于在平行于衬底主体13的表面的表面中的第二外延层12中包括的载流子的浓度分布(下文称为载流子的第二平行浓度分布)，用CV测量方法测量该载流子的第二平行浓度分布。可使用其上不存在第一外延层11和每个沟槽14的PW(抛光晶片)进行该第二外延层12的生长和载流子的第二平行浓度分布的估计。
然后，制造作为产品的半导体衬底10。具体地，首先，在与实验相同的温度条件下，即用气相生长方法同时供应硅烷气体作为原料气体在400-1200℃的温度范围内，在衬底主体13的表面上生长第一外延层11。然后，通过光刻方法在该第一外延层11中形成每一沟槽14。此时，第一外延层11的宽度C1被设置为满足关系式C1×H1＝C2×H2。即，形成每一沟槽14使得第一外延层11的宽度C1具有设定值。这里，将第一外延层11中所包含的掺杂剂的量与和第一外延层11相邻的第二外延层12中所包含的掺杂剂的量进行精确匹配非常困难。此外，如果(C1×H1)落入±10％的范围内，在半导体衬底10上形成超级结结构后电荷平衡的恶化可以得到抑制并且可以维持良好的耐压特性。因此，设置(C1×H1)以便落入相对于(C2×H2)的±10％的范围内。此外，在400-1150℃的温度范围内温度逐渐降低以便用气相生长方法同时供应硅烷气体作为原料气体在第一外延层11的表面上并在每一沟槽14中生长第二外延层12。结果，第一外延层11的表面由第二外延层12覆盖，并且该第二外延层12填充在每一沟槽14中。
在这样制造的半导体衬底10中，由于第一外延层11的宽度H1和第二外延层12的宽度H2中的一个或两个被设置为满足关系式C1×H1＝C2×H2，第一外延层11中包含的载流子量变得基本上等于邻近第一外延层11的第二外延层12中包含的载流子量。结果，在半导体衬底10上形成超级结结构后，彼此相邻的N型区域和P型区域具有基本相同的载流子量，在关断时由N型区域和P型区域的PN结产生耗尽层，由此将漂移区完全耗尽。因此，电荷平衡的恶化可以得到抑制，由此维持良好的耐压特性。
应注意，在第一至第三实施例中衬底主体及第一和第二外延层由硅单晶形成，但它们可由GaAs单晶、InP单晶、ZnS单晶、ZnSe单晶等形成。在GaAs单晶的情况下，有可能使用其中在诸如三甲基镓、三乙基镓、三甲基砷、三乙基砷、砷等的半导体源气体中混合诸如氯化氢、氯、氟、三氟化氯、氟化氢或溴化氢等的卤化物的混合气体作为原料气体用于形成外延层。此外，在InP单晶的情况下，有可能使用其中在诸如三甲基铟、三乙基铟、氯化铟、三甲基磷、三乙基磷、磷化氢等的半导体源气体中混合诸如氯化氢、氯、氟、三氟化氯、氟化氢、溴化氢等的卤化物的混合气体作为原料气体用于形成外延层。此外，在ZnS单晶的情况下，有可能使用其中在诸如三甲基锌、三乙基锌、硫化氢等的半导体源气体中混合诸如氯化氢、氯、氟、三氟化氯、氟化氢、溴化氢等的卤化物的混合气体作为原料气体用于形成外延层。此外，在ZnSe单晶的情况下，有可能使用其中在诸如三甲基锌、三乙基锌、硒化氢等的半导体源气体中混合诸如氯化氢、氯、氟、三氟化氯、氟化氢、溴化氢等的卤化物的混合气体作为原料气体用于形成外延层。
Claims (4)
1.一种半导体衬底，包括：多个柱状第一外延层(11)，分别以预定间隔形成在衬底主体(13)的表面上；和多个第二外延层(12)，分别形成在该多个第一外延层(11)之间的沟槽(14)中，
其中，第一外延层(11)的宽度H1和第二外延层(12)的宽度H2中的一个或两个被设置为满足关系式C1×H1＝C2×H2，其中H1(μm)是第一外延层(11)的宽度，H2(μm)是第二外延层(12)的宽度，C1(/cm3)是第一外延层(11)的载流子浓度，C2(/cm3)是第二外延层(12)的载流子浓度。
2.根据权利要求1的半导体衬底，其中第一外延层(11)的宽度H1和第二外延层(12)的宽度H2中的一个或两个被设置为使得(C1×H1)落入相对于(C2×H2)的±10％的范围内。
3.一种半导体衬底的制造方法，包括以下步骤：在衬底主体(13)的表面上生长第一外延层(11)；在该第一外延层(11)中形成沟槽(14)由此将该第一外延层(11)制成多个柱状形状；以及在第一外延层(11)的表面上和沟槽(14)中生长第二外延层(12)，
其中，半导体衬底的制造方法进一步包括以下步骤：
通过实验预先测量在平行于衬底主体(13)的表面的表面中的第一外延层(11)中所包括的掺杂剂的浓度分布；和
通过实验预先测量在平行于衬底主体(13)的表面的表面中的第二外延层(12)中所包括的掺杂剂的浓度分布，并且
将第一外延层(11)的宽度H1和第二外延层(12)的宽度H2中的一个或两个设置为满足关系式C1×H1＝C2×H2，其中H1(μm)是柱状第一外延层(11)的宽度，H2(μm)是第二外延层(12)的宽度，C1(/cm3)是第一外延层(11)的载流子浓度，C2(/cm3)是第二外延层(12)的载流子浓度。
4.根据权利要求3的半导体衬底的制造方法，其中第一外延层(11)的宽度H1和第二外延层(12)的宽度H2中的一个或两个被设置为使得(C1×H1)落入相对于(C2×H2)的±10％的范围内。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005143497 | 2005-05-17 | ||
| JP2005143497 | 2005-05-17 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100818862A Division CN1866538A (zh) | 2005-05-17 | 2006-05-17 | 半导体衬底及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101330100A true CN101330100A (zh) | 2008-12-24 |
Family
ID=36933577
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2008101441186A Pending CN101330100A (zh) | 2005-05-17 | 2006-05-17 | 半导体衬底及其制造方法 |
| CNA2006100818862A Pending CN1866538A (zh) | 2005-05-17 | 2006-05-17 | 半导体衬底及其制造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100818862A Pending CN1866538A (zh) | 2005-05-17 | 2006-05-17 | 半导体衬底及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US20070108444A1 (zh) |
| EP (1) | EP1724822A3 (zh) |
| KR (1) | KR100838146B1 (zh) |
| CN (2) | CN101330100A (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1724822A3 (en) * | 2005-05-17 | 2007-01-24 | Sumco Corporation | Semiconductor substrate and manufacturing method thereof |
| JP5217257B2 (ja) * | 2007-06-06 | 2013-06-19 | 株式会社デンソー | 半導体装置およびその製造方法 |
| US9331211B2 (en) * | 2009-08-28 | 2016-05-03 | X-Fab Semiconductor Foundries Ag | PN junctions and methods |
| GB0915501D0 (en) * | 2009-09-04 | 2009-10-07 | Univ Warwick | Organic photosensitive optoelectronic devices |
| CN102208336B (zh) | 2010-03-31 | 2013-03-13 | 上海华虹Nec电子有限公司 | 形成交替排列的p型和n型半导体薄层的工艺方法 |
| CN102376580B (zh) * | 2010-08-26 | 2013-09-11 | 上海华虹Nec电子有限公司 | 超级结半导体器件的制作方法 |
| CN102456575A (zh) * | 2010-10-28 | 2012-05-16 | 上海华虹Nec电子有限公司 | 超级结结构的半导体器件的制作方法及器件结构 |
| CN103022123B (zh) * | 2011-09-21 | 2015-10-14 | 上海华虹宏力半导体制造有限公司 | 超级结半导体器件及其制造方法 |
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-
2006
- 2006-05-12 EP EP06009879A patent/EP1724822A3/en not_active Ceased
- 2006-05-15 KR KR1020060043268A patent/KR100838146B1/ko not_active IP Right Cessation
- 2006-05-17 CN CNA2008101441186A patent/CN101330100A/zh active Pending
- 2006-05-17 CN CNA2006100818862A patent/CN1866538A/zh active Pending
- 2006-05-17 US US11/383,782 patent/US20070108444A1/en not_active Abandoned
-
2007
- 2007-08-30 US US11/847,656 patent/US20080001261A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20070108444A1 (en) | 2007-05-17 |
| EP1724822A3 (en) | 2007-01-24 |
| US20080001261A1 (en) | 2008-01-03 |
| KR20060119765A (ko) | 2006-11-24 |
| KR100838146B1 (ko) | 2008-06-13 |
| CN1866538A (zh) | 2006-11-22 |
| EP1724822A1 (en) | 2006-11-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Open date: 20081224 |