CN101286517A - 包含电容器的集成电路装置及制造方法 - Google Patents

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Abstract

本发明提供一集成电路装置(120)的详细说明以及其它细节，所述的集成电路装置包含一晶体管(122)，最好为一所谓的FinFET，以及一电容器(124)。所述的电容器(124)的底部电极于一SOI基板上与所述的晶体管(122)的一沟道区域设置在一起。所述的电路装置(120)可以简单的制造而且具有显著的电子特性。

Description

包含电容器的集成电路装置及制造方法
本申请是已于2003年10月10日提交的以下发明专利申请的分案申请：申请号为200380101541.3、发明名称为“包含电容器的集成电路装置及制造方法”
技术领域
本发明涉及集成电路装置，尤其涉及具有一电绝缘的绝缘区域与至少一电容的集成电路装置。
背景技术
以一序列区域的型式所形成的电容在顺序上包含：
-接近所述的绝缘区域的一电极区域，
-一介电区域，以及
-远离所述的绝缘区域的一电极区域。
所述的电绝缘的绝缘区域包含，例如具有电阻率在室温20℃下远大于1012Ω□的一电绝缘材料，例如，氧化物，特别是硅氧化物。所述的电极区域包含，例如，具有一电阻率在室温20℃小于10-4Ωcm的一种材料。或者是所述的电极材料包含高度掺杂的多晶硅的材料。所述的介电区域同样地包含一电绝缘的材料，例如一氧化物，特别是硅氧化物，其具有约为3.9的介电常数。然而，具有相对较大的介电常数的材料也同样可以用于所述的介电区域。
本发明的目的在于提供可以简单制造的具有一电容的一集成电路装置。本发明使得所述的电路装置能够以特别是较少的制造工艺过程步骤以及较少的掩模数来制造。除此之外，本发明亦提供一简单的制造工艺过程方法以用于具有电容的集成电路的制造。
发明内容
本发明与电路装置有关的目的部分通过一种集成电路装置来完成。另外还给出了其它相关的扩展方案。
所述集成电路装置具有一绝缘区域，以及具有至少一序列的区域，所述的序列的区域形成一电容器并且依序包含：接近该绝缘区域的一电极区域、一介电层区域；以及远离该绝缘区域的一电极区域；其中该绝缘区域为设置在一平面上的一绝缘层的一部份，而该电容器以及在该集成电路上的至少一有源组件设置在该绝缘层的同一侧，而所述接近绝缘区域的电极区域以及该有源组件的一有源区域设置在与用来设置该绝缘层的平面相互平行的一平面上，所述接近绝缘区域的电极区域为含有多个网状结构的一单晶体的区域。
在根据本发明的集成电路中，所述的绝缘区域为排列在一平面上的一绝缘层的一部份。所述的电容器以及所述的集成电路装置的至少一有源组件，或者较佳者所述的集成电路装置的所有有源组件都是与所述的绝缘层位在同一侧。除此之外，所述的接近所述的绝缘区域的电极区域以及所述的组件的有源区域都排列在平行于包含所述的绝缘层的平面的一平面上。
根据本发明的电路装置是以一简单的方式来构成，而且可以以简单的方式来制造，因为所述的接近绝缘区域的电极区域以及所述的有源区域都座落在相同的一平面上。除此之外，所述的接近绝缘区域的电极区域以及所述的有源区域利用所述的绝缘区域而绝缘。因此，可随意选择的电动势可以应用于所述的电容器的两个电极区。
所述的电容具有显著的电子性质：
-与有效电容值有关的寄生电容值与电阻值之间的比例是微小的，不同的差动电容值可以归因于空间充电带。在对比电容值的情况下，所述的差动电容值在操作点下是有效的，
-漏电流是微小的
-电容值的差动非线性度是微小的
-在较宽的操作范围下电容值为一常数
-可以获得的电容值/面积比例是较大的，例如可以达成10fF/μm2(femto-farads per square micrometer)或者是甚至高达20fF/μm2。
除此之外，在有源组件与所述的电容之间不需要存在其它结构层或其它结构层序列。这使得所需要的结构层的数目得以降低，因而可以增加集成电路装置的结构平整性。
在一实施例中，接近绝缘区域的电极区域以及有源区域是包含一半导体材料的半导体区域，也就是具有一电阻值介于10-5到10+12Ωcm的材料，尤其是介于10-6到10+10Ωcm的材料，例如锗、硅或砷化镓等。所述的电容接近所述的绝缘区域的电极区域的电阻率可以通过掺杂在一组态中的掺杂物而降低。
在根据本发明的电路装置的一实施例中，接近所述的绝缘区域的电极区域以及有源区域都是单晶体的区域，而且如果适合的话都是适度的具有掺杂物。在单晶体结构层中的有源组件的电子特性可以特别的显著。除此之外，所述的电容可以配置成使接近所述的绝缘区域的电极区域以及所述的有源区域具有小于100nm或甚至小于50nm的厚度。在这样薄的半导体层中，具有非常短的沟道长度的有源组件可以因此以一特别简单的方式来制造。
在另一实施例中，所述的绝缘层紧接着一基材(含硅的绝缘层)。这个类型的基材可以以非常简单的方式来制造。除此之外，排列在这个基材上的电子电路具有特别良好的电子特性。
在另一实施例中，所述的介电区域以及远离所述的绝缘区域的电极区域设置在所述的接近绝缘区域的电极区域的至少两边侧的面积。这个手段使得以一简单方式来增加所述的电容的电容值变得可能。假如所述的两个边侧设置在对应于所述的载流子基板的两个边侧上，那么几乎不需要或者只需要一小部份额外的芯片面积的需求用来增这个电容值。另一个用来增加电容值的方法在于含有多个交织的网络的电极区域。所述的网状组织的高度较佳者大于所述的网状区域的宽度。
在另一个具体实施例中，所述的有源组件为一场效应晶体管，其具有下列特征：
-所述的场效应晶体管的沟道区域为所述的有源区域。假如所述的沟道区域是未经掺杂的，那么特别良好的电子特性因而产生，尤其是所给定的非常短的沟道长度，例如10nm。
-所述的场效应晶体管的控制电极为经过图形化的电极层的一部份，其中所述的电容的远离绝缘区域的电极区域也设置于其上。所述的控制电极与所述的远离绝缘区域的电极区域包含相同的材料。而这些区域的厚度以及掺杂的浓度也都相互对应。
-在一种组态中，所述的场效应晶体管的一控制电极区域包含与所述的电容的介电层区域相同的材料。这些区域的厚度也都相互对应。
这个手段表示制造所述的场效应晶体管只需要有三个结构层的制造程序。设置在相同的结构层上的场效应晶体管与电容的区域可以共同进行图形化。而用以制造所述的电容的一额外的掩模只需要用在当所述的电容的底部电极区域掺杂了与所述的场效应晶体管的沟道不同浓度的掺杂物时才需要用到。而另一个需要用到额外的掩模的时刻是在当所述的材料以及/或是所述的控制电极绝缘区域以及或是所述的电容的介电区域具有不同的绝缘厚度时。不过，即使这样，制造这个电路装置所需要的掩模数目仍然是很少的。
在下一个具体实施例中，所述的场效应晶体管包含一网状结构或一鳍状结构。所述的控制电极设置在所述的网状结构的相对的两侧。这使得所述的场效应晶体管具有显著的控制特性，也就是所谓的FinFET。
在一较佳的具体实施例中，有多个电传导连接到所述的控制电极的连接区域。在其中一种组态中，所述的控制区域通过一绝缘区域而与所述的沟道区域绝缘，其中所述的绝缘区域的绝缘厚度远大于所述的控制电极的绝缘区域的厚度。这个手段使得在所述的晶体管的控制期间所产生边缘效应可以避免。
在另一个较佳的组态中，所述的控制电极紧接于一硅化物的区域。这个手段使得与所述的控制电极取得接触变得很容易。接触电阻以及薄片电子额外得以降低。
根据本发明的电路装置的另一具体实施例中，所述的场效应晶体管的终端区域紧接于所述的绝缘层。在一种组态中，所述的终端区域可能紧接于硅化物的区域。而用于形成硅化物的材料，不论是在硅化物形成前或形成后，都会充足的出现于当所述的半导体层在终端区域的区域上相较于接近绝缘区域的电极的区域具有一较大厚度时。
在另一个具体实施例中，间隙物设置于所述的控制电极的两侧，其中所述的间隙物也含有或者是包含与所述的电极层不同的材料，尤其是一种不适合用来作为在用以制造一半导体外延层，例如一氮化硅，的外延制造工艺过程方法期间，一外延层成长的起始点的材料。所述的间隙物的使用表示所述的控制电极的边侧区域被覆盖，因此不会有外延程序在那里进行，因而短路的现象可以避免。
在一组态中，一间隙物可能设置在所述的远离绝缘区域的电极区域的一边侧。所述的这些间隙物达成与设置在控制电极的间隙物执行相同的任务。假如设置在栅极的一间隙物与设置在电容的一电极的一间隙物彼此接触，那么一个掩模因而产生，因此，举例来说能避免在掩模区域上的掺杂或者是硅化(siliciding)。
在一较佳的具体实施例中，所述的场效应晶体管的一终端区域以及所述的电容接近绝缘区域的电极区域彼此相邻在一起，因而形成电传导的连接。这造成一个DRAM(动态随机存取存储器)的一个简化结构的内存单元，而且不需要额外的手段来制造接近绝缘区域的电极的接触。
在一较佳的具体实施例中，所述的接近绝缘区域的电极区域，在紧邻于所述的晶体管的一终端区域的那个侧边相较于另一侧边，也就是所数的接近绝缘区域的电极区域在相较于所述的侧边的横切面上的另一侧边，还要长，较佳者为至少两倍长或至少五倍长。在这个情况下，所述的晶体管具有为最小的特征尺寸的倍数的一晶体管宽度，较佳者为超过三倍或超过五倍的宽度。这个方法造成所述的晶体管与所述的电容之间的一个特别低阻抗的连接。这使得电子特性的改善，特别是在模拟电流中所谓的模拟电容值。这样的模拟电路的一个例子为模拟转数字的转换器。而所述的模拟电容值的另一个例子则是所谓的旁通电容值，可以用来缓和在一操作电压线路或一线路上的电压的激突。
在一替代的具体实施例中，相对的，所述的接近绝缘区域的电极区域的一侧，也就是位在对应横切于于位在所述的接近绝缘区域的电极区域、紧邻着所述的终端区域的一侧的那一侧，相较于紧邻着所述的终端区域的一侧还要长，较佳者为至少两倍或者是至少五倍长。在这个情况中，所述的晶体管具有小于最小特征尺寸的三倍的一晶体管宽度，较佳者为小于最小特征尺寸的两倍。通过这样的手段，特别是在内存单元的情况中所达成的功效在于所述的电容的底部电极的非反应电阻以及储存电容值的快速放电可以因此而抵销。
在另一具体实施例中，所述的电容装置含有至少包含多个逻辑切换功能的一处理器。假如在其中一种组态中，所述的电路装置除了所述的处理器以外，额外的包含多个DRAM内存单元(动态随机存取存储器)，那么这个电路装置也可以称为嵌入式的存储器。为了制造这个电路装置，除了制造工艺过程步骤以及用于制造任何逻辑所需要的掩模外，只有少数的额外步骤以及额外的掩模需要用于制造这个连接于所述的电路装置上的电容或晶体管。
本发明在另一方面，额外与一种用以制造一集成电路装置的方法有关，尤其是用以制造根据本发明或任何一种发展的电路装置的一种方法有关。根据本发明的方法，下列各项制造工艺过程步骤将会被实施，而且不受次序上的限制：
-提供含有由电绝缘的材料所组成的一绝缘层以及一半导体层的一基板，例如一SOI基板，
-图形化所述的半导体层以为了形成一电容的至少一电极区域以及一晶体管的至少一有源区域，
-在图形化所述的半导体层后，产生至少一介电层，
-在产生所述的至少一介电层后，产生一电极层，
-在所述的电极层上形成所述的电容远离绝缘区域的一电极以及形成所述的晶体管的一控制电极。
根据本发明的方法，特别适合用于制造一所谓的FinFET以及一搭配的电容。前面所提到的根据本发明的电路装置以及其它相关类似发展的技术效应也同样适合这个根据本发明的方法以及其它相关类似发展的实施。
附图说明
本发明的具体实施方式将参照下列的图标加以详细说明，其中：
图1A到图16B表示制造一集成的DRAM单元的制造工艺过程阶段；
图17表示所述的内存单元的平面图标；以及
图18表示具有三个晶体管的一DRAM内存单元的平面图标。
具体实施方式
图1A到图16B表示制造一集成的DRAM单元的制造工艺过程阶段，图1A到图16A与沿着一截面平面I的一截面有关，所述的截面位在一场效应晶体管的沟道的纵切面上，尤其是也位在所述的沟道的电流流动方向的纵切面方向上。图1B到图16B的每一个情况中与沿着一截面平面II的一截面有关，所述的截面位在一场效应晶体管的沟道的横切面上。
所述的存储器单元的制造从在一SOI基板上10开始，所述的基板包含由单晶硅材料作成的一载流子基板12、由例如，硅氧化物材料作组成的一所谓的埋藏绝缘层14以及由单晶硅材料所组成的薄膜半导体层16。在一具体实施例中，所述的载流子基板12的厚度为550nm，所述的绝缘层14的厚度为100nm而所述的半导体层16的厚度则为50nm。在图1A所示的制造工艺过程阶段中，沿着截面平面I与图1B的截面平面II所示的图形并没有不同。
而如同在图2A与图2B所示，一氮化硅层18紧接着沉积于所述的SOI基板10上，例如，以一CVD的方式(化学气相沉积法)。在一具体实施例中，所述的氮化硅层18具有一50nm的厚度。一氧化硅层，例如一TEOS层20(四乙基正硅酸盐)随后通过一TEOS方法的协助而沉积覆盖于整个所述的氮化硅层18的区域上。在一较佳的实施例中，所述的TEOS层20具有一75nm的厚度。而沿着截面平面I与截面平面II依然可以看到完全相同的情况，如同图2A与图2B。
在另一个具体实施例中，包含所述的氮化硅层18与所述的TEOS层20的双层可以以一单层来取代。这可以进一步使制造工艺过程变得更简便。
如同在图3A与图3B中所示，一光刻的方式随即实施于这个制造工艺过程上。为了执行这个目的，一光刻胶层22涂布于整个区域，并且根据一预先决定的图案进行曝光与显影。在那后，所述的TEOS层20、所述的氮化物层18以及所述的半导体层16的图形可通过一干蚀刻的方式来完成。这使得在截面平面II区域上的一叠层30或平台逐步变细(如图3B所示)，以形成一网状组织，而随后再逐步变宽。所要制造的场效应晶体管的对称性以及电容的对称性可以符合规定，而可以彼此独立地最佳化。
所述的光刻胶22随后可以移除。而在另一个实施例中，一种可以用来取代这种光刻胶图形方法的替代方法中，一电子束蚀刻(E Beam)方式或其它适当的方法都可以完成这个步骤。
如同在图4A与图4B所示，另一个光刻的方法随后继续实施，其中，一额外的掩模需要用来制造所述的电容器。涂布另一光刻胶层32，利用掩模进行曝光，随后显影与成型。在成型过程中，在半导体层16中的一底部电极34上的TEOS层20与氮化硅层18在这个过程中被移除。因此，叠层30被分成一晶体管部30a与一电容部30b。
在那后，一离子注入法利用所用来成型的光刻胶层32来实施，因此底部电极34被重度n型掺杂，并在图4A中以n++来表示，而实施过程则以及箭头40来表示。所述的半导体层16在提供给晶体管的这部分是没有掺杂的。所述的底部电极34因为这样的额外注入而获得一较低的阻抗值。在一实施例中，掺杂的密度可以高达每立方公分内包含1020个掺杂原子。通常掺杂的密度较佳者是介于每立方公分内包含1019到1021个掺杂原子之间。随着掺杂密度的增加，介电性质将会较没有掺杂或者是只有中级层度掺杂的掺杂区域更快速地增加。然而，随着掺杂密度的增加，所形成的空间充电带变得更小，因此寄生效应可能变得更小。
随着所述的晶体管的沟道区域，特别是这个沟道区域这一侧的区域，受到光刻胶层32的保护，因此可能影响掺杂的区带并不会穿透到这些区域中。
如同图5A与图5B所示，所述的光刻胶层32随后被移除。随后一薄氧化层在所述的半导体层16上所有未被覆盖的外侧上形成，而且尤其是也在所述的底部电极区域34的未经覆盖的表上外侧，因而这个氧化薄层在所述的晶体管的区域形成栅极氧化层42与44，而在电容的区域则形成一介电层46。在一较佳的具体实施例中，所述的氧化层是以加热的方式来形成。而在其它较佳实施例中，所述的氧化层在未经掺杂的硅区域中具有大约2nm的厚度。
在利用另一个光刻方式的另一具体实施例中，在所述的电容部的区域的一介电层是由一不同的材料所组成以及/或是制造成与提供给晶体管部分具有一不同的厚度的的介电层。
如同在图6A与图6B所示，就地或随后经过掺杂的多晶体的硅随后沉积于其上，因此一多晶硅层50产生于其上。所述的多晶硅层50具有例如100nm的厚度以及每立方公分1021个掺杂原子的掺杂浓度。这个n传导型重度的掺杂再一次以n++的符号来表示。例如，磷原子被用来作为掺杂原子。
如同在图7A与图7B所示，另一个比前面所述的TEOS层20更厚的TEOS层52达到100nm。
这个所述的TEOS层52具有双重的功能。如同接下来要进一步说明的，所述的TEOS层52首先应用于一用于图形化所述的晶体管的控制电极(栅极)的一硬掩模。接着，所述的TEOS层52又当成一个能避免所述的栅极电极重复被掺杂的注入罩。通过这样的方式，使所述的栅极电极与源极/漏极的区域能够进行不同的被掺杂。因而所述的栅极电极的功函数可以随意的选择。
如同在图8A与图8B所示，另一个光刻的方法继续被实施以使一栅极电极54可以成型。为了这个目的，另一光刻胶层(没有表示于同中)再一次被涂布，随后同样进行曝光与显影的程序。随后，所述的TEOS层52以及多晶硅层50接着经过，例如一蚀刻程序，而形成另一种图形。这使得在晶体管的区域上形成一栅极电极54以及在电容区域上形成一覆盖电极56。所述的栅极电极54被覆盖在一TEOS层区域52a之下，而所述的覆盖电极56则是被覆盖在另一TEOS区域52b之下。这个蚀刻的程序一直实施到所述的TEOS层20为止。在多晶硅层50的蚀刻期间，为了移除所有在叠层30a的边侧所寄生的多晶硅间隙物，一个严重程度的过蚀刻情况下将会发生。而在这个蚀刻过程后，这个外侧将只会被所述的薄层所覆盖。
如同在图9A与图9B所示，一薄氮化硅层60随后以，例如一CVD方法的协助而沉积于所有的区域上。所述的氮化硅层60在一较佳的具体实施例中具有50nm的厚度。
如同在图10A与图10B所示，所述的氮化硅层60随后以一非等向性蚀刻制造工艺过程在所述的晶体管部30a的边侧形成一间隙物60a，以及在所述的栅极电极54与所述的TEOS层区域52a的边侧分别形成间隙物60b与60c，而且也在覆盖电极56与所述的TEOS层区域52b的边侧形成一间隙物60d。
如同在图11A与图11B所示，所述的薄TEOS层20随后以一没有使用光刻的方式来进行蚀刻，也就是通过，例如一RIE(Reactive ionetching)的制造工艺过程以一自我排列的方式来进行蚀刻。于是，一TEOS层区域20a产生于间隙物60b、60c以及所述的栅极电极54之下。而另一TEOS层区域20b则是产生于所述的间隙物60d之下。在蚀刻的过程中，所述的另一个TEOS层区域52a与52b也同时被薄化到例如，25nm。这使得原来在栅极电极54的位置上形成一薄化的TEOS层区域52c，以及在覆盖电极56上形成另一薄化的TEOS层区域52d。除此之外，由于蚀刻的影响，造成所述的氮化硅层18在没有受到TEOS层区域20a覆盖的区域未受到任何的覆盖。而所述的间隙物60a到60d则是不会受到蚀刻的攻击，因此，他们稍微较薄化的TEOS层的区域52c与52d高出一点。
如同在图12A与图12B所示，所述的氮化物层18随后以一自我排列的方式而图形化，造成氮化层18未经覆盖的区域被移除，形成一氮化物层18a依旧是位在所述的TEOS层区域20a之下，而另一氮化物层18b则依旧是位在所述的TEOS层区域20b之下。这样的蚀刻程序通过，例如一RIE(Reactive ion etching)的方法来完成。而所述的间隙物60a到60d也可能因这个制造工艺过程中而缩短。而这样的蚀刻以及薄层厚度经过尺寸调整后使得所述的栅极电极54在所述的氮化硅层18经过蚀刻后，仍然在外侧围绕着60b与60c。经由前面所述，所述的栅极电极54更进一步通过一够厚的TEOS层，例如具有厚度25nm的一TEOS层52c来掩模。所述的源极/漏极区域在所述的氮化硅层18被蚀刻后便不再受到覆盖。
所述的间隙物60b与60c到目前为止终止于所述的TEOS层区域52c的上表面。而间隙物60d则是终止于另一个TEOS层区域52d的上表面。
如同在图13A与图13B所示，一选择性的外延(epitaxy)方法随后开始进行。一单晶成长的外延层只在所述的半导体层16上未受到覆盖的区域成长。外延的区域62与64在单晶硅材上产生。所述的外延区域62与64一直成长延伸到大约为所述的TEOS层区域20a与20b的高度的一半。所述的外延区域62与64也被视为是“提高的”源极/漏极区域。这个所述的外延区域62与64的外延层的厚度主要是根据半导体层16的厚度以及下面所要解释的硅转化(siliciding)来决定。所述的硅转化消耗所呈现的硅材，因而使得一对应数量的硅材可以用于外延过程的反应。这个方法可以避免在所述的源极/漏极区域上在沟道终端的“移除撕裂”。
如同在图14A与图14B所示，在外延方法后，一离子注入程序，例如n++，也就是重度的n型掺杂的注入开始实施(如图中的箭头80所示)，以为了制造所述的高度掺杂的源极/漏极区域70与72。在这里只需要利用一掩模来分离具有互补式金属氧化物半导体(CMOS)的区域。所述的外延区域62与64以及在图中所示的半导体层16在标线所标示的区域由于离子注入的结果而形成一n++掺杂的的低阻抗的型式。除此之外，在这个实施例中，在所述的源极/漏极区域72与所述的电容的底部电极区域34之间的连接也制造出来。一沟道区域72位在介于所述的半导体层16的源极/漏极区域70与72之间仍然维持未受到掺杂。
所述的TEOS层区域52c与52d在注入制造工艺过程的期间是作为一注入掩模。因此，所述的栅极电极54的掺杂以及覆盖电极56的掺杂在离子注入的过程中不会受到改变。
如同在图15A与图15B所示，所述的TEOS层52，尤其是所述的TEOS层区域52c与52d在所述的HDD(高密度漏极)注入后便加以蚀刻。一硅化物自我排列(salicide)的方式，(i.e.self-alignedsilicide)随即实施。为了这个目的，在一较佳的实施例中，一镍层沉积于整个区域上。在温度，例如达到500℃的条件下，镍硅化物形成于所述的外延区域62与64、所述的栅极电极54以及所述的覆盖电极56上，如图上所示的硅化物区域90到96。
如同在图16A与图16B所示，一钝化层100，例如由二氧化硅所组成的钝化层，随后被涂布上去。多个接触孔洞随后以蚀刻的方式蚀刻进入所述的钝化层100并且随后以例如，钨材加以充填，因此产生了连接区段102、104、106、108以及110，这个些区段分别连接到硅化物区域90、94、96以及92。在另一个具体实施例中，连接区段108与110替换成只有单一连接区段而连接到硅化物区域92。这些连接区段102到110随后也连接到一金属化层或者多个金属化层的内部连结上。一传统的CMOS制造工艺过程方式，也被当作是“背端”的方式实施于这个实施例中。
图17表示一存储器单元120的一平面图，其上包含一FinFET 122以及一电容124。所述的电容124在尺寸上以表现出相较于从前面图1A到图17中所述的晶体管122具有较小的面积。
所述的电容124的有效面积可由下式产生：
A＝L.B+H.(2.L+B)
其中，A表示电容124的有效面积，B表示电容的宽度，L表示电容的长度，而H则表示如同图16A中所述的底部电极区域34的高度。
对于这样一个嵌入DRAM电容值的应用的一个较佳区域面积的具体实施例为通过一个快速地嵌入式DRAM取代中级尺寸的SRAM内存单元，例如在一微处理器内存阶层中的第二与第三存取等级，也就是在第二与第三等级的快取(cache)。举例来说，到目前为止，一SRAM内存单元具有一134 F2的面积，其中F表示最小的特征尺寸。假如使用具有一介电常数εr相等于25的一介电层，例如五氧化钽，那么根据下列计算式的计算后，这个接口层可能可以达成传统嵌入式DRAM的电容值CMEM达到每内存单元25fF(femto-farads)。这个氧化物的电容值达到：
COX＝εrε0/tphys＝110fF/μm2
其中，tphys为氧化层厚度，在一较佳的具体实施例中通常达到2nm。这形成储存电容值所需要的面积：
AMEM＝CMEM/COX-0.18μm2
如果最小特征尺寸F相等于50nm，这使得对应的电容达到72F2。这样的面积可以用来产生，例如具有一基本面积L.B＝8F.6F的一平行六面体的底部电极区域34，而高度H则相等于1F。这样的面对应于一平面的SOI制造工艺过程可以造成33％的面积减少。这样的面积获得更高的高度H的增压加。包括所述的存取晶体管在内，所述的FinFET以及电容装置的具有68F2的全部面积大小因而产生，所述的FinFET 122并以一栅极接触而具体实施。因此，所述的嵌入式DRAM内存单元的面积可以小于所述的SRAM单元134 F2的尺时大小。
在本发明的情况下，一电容值整合于所述的FET平面上，也就是说整合于一SOI基材上所谓的顶部硅材上。对比于SOI-CMOS平面利用完全空阀的SOI晶体管的技术，本发明使用的是FinFET，因而在边侧的两个控制沟道上具有较佳的控制性质。而假如所述的晶体管特别高品质的栅极介电层用来当成电容的介电层时，SOI电容值得制造只需要一额外的步骤。
假如一有效地氧化厚度是1nm，而在栅极与顶部的硅空阀区具有0.8nm的校正厚度，并考虑量子力学的效应，每单位面积所具有的电容值为：
COX＝3.9ε0/tfox＝19fF/μm2
其中，相等于1.8nm的tfox表示电性有效氧化厚度，而ε0则表示自由空间的电容率。若已知一金属栅极的使用，电性有效氧化厚度为了考虑栅极的空阀区降低0.4nm而使空阀区不再出现，那么所造成的每单位面积所具有的电容值为：
COX＝3.9ε0/tfox＝24fF/μm2
根据本发明的电容值也被当成所谓的旁通电容值以减弱在集成电路装置上的电压供应时所谓的突起(spike)以及串音(cross talk)的效应。
在另一较佳的具体实施例中，一个别高k值的DRAM介电层(其中εr值远大于100)被用来取代所述的栅极氧化物。例如，包含钡锶钛(BST)化合物或钡锶钛的外延。因此，所需要的面积减少至大约22F2。一第二掩模用来定义这个在SOI叠层上所述的高k值的接口层的区域。
前面所提到的技术概念的带的另一个优势在于一平面晶体管位在纯逻辑区块以及嵌入式DRAM区块之间。除此之外，深层的沟道与接触都可以避免。
在FinFET上的因为具有低泄漏电流以及较低的寄生电容值因而增加全部电容值中有效电容值的比例，因此所述的FinFET额外地造成另一个降低的嵌入式DRAM电容值CMEM等于10fF。
在图1A到图17的所有具体实施例中，并没有提到LDD掺杂(低度掺杂的漏极)的实施。因此，在另一具体实施例中，除了HDD掺杂外，一LDD掺杂也可以执行于所述的制造工艺过程中。
在另一个具体实施例中，一晶体管以及所述的电容在空间上是排列成彼此相互远离，而且各自连接到所指定的连接区段上。
尤其是在只具有一个晶体管的DRAM内存单元(动态随机存取存储器)中，所述的连接区段104是不必要的。所述的间隙物60c与60d随后可以彼此接触以使得他们在终端区域70的掺杂期间以及在所述的选择性的硅转化(siliciding)期间当成是一个掩模。一终端区域随后透过所掺杂的原子的扩散从所述的底部电极区域34形成于间隙物60c与60d之下。
图18表示一DRAM内存单元(动态随机存取存储器)200的电路图，其具有三个晶体管M1到M2以及具有一电容Cs，并通过参照图1A到图16A所解释的制造工艺过程步骤的方式来制造。举例来说，如图17中所述的晶体管122是第一的情况中的晶体管M1。而所述的电容124则为对应的电容Cs。在这个第一个情况中，一电传导的连接形成于从接近于所述的半导体层16上的底部电极区域34的一额外的接点或从连接区段104到晶体管M2的栅极之间。
在另一个替代的实施例中，在第二个情况下的电路布局为选择成使得所述的晶体管122对应到图18中的晶体管M2，而电容124则是再一次的对应的电容Cs。在这个第二个情况中，所述的覆盖电极56电传导性地连接到所述的晶体管M1的一终端区域以及连接到所述的晶体管M2的栅极。
所述的存储器单元200的电路包含用以进行写入的一子电路以及用以进行读取的一子电路，在进行读取的期间，所述的电容Cs的充电状况不会改变，因而这个结果使得在一读取操作结束后不需要更新所述的充电状况。
所述的用以进行写入的子电路包含写入晶体管M1以及电容Cs。所述的晶体管M1的栅极端连接到一写入字符线路WWL。而所述的晶体管M1的源极端则是连接到一写入位线BL1。根据前面的第一个情况中所提到的在具有特定的良好电子特性的电路装置的情况中，所述的地晶体M1的漏极端引导到由所述的电容124的底部电极34所形成的一储存节点X。所述的电容Cs的覆盖电极56连接到接地的电动势VSS。根据上述的第二种情况的另一个替代的实施例中，所述的晶体管M1的漏极引导到由所述的电容124的覆盖电极56所形成的一储存节点。所述的电容Cs的底部电极34则是连接到接电的电动势VSS。
所述的用以进行读取的子电路包含写入晶体管M2与M3。所述的晶体管M3的栅极端连接到一读取字符线路RWL。而所述的晶体管M3的源极端则是连接到一写入位线BL2，并且在读取操作开始前，以一操作电动势，例如VDD来充电。所述的晶体管M3的源极端电连接到所述的晶体管M1的一漏极端。所述的晶体管M2的栅极则是连接到储存节点X。所述的晶体管M2的源极端则是连接到接地的电动势VSS。
所述的晶体管M2执行一放大器的任务，以使得即使是在储存节点X上具有充电损失的情况下，一个可靠的读取程序仍然可以进行。假如在储存节点X上具有一正型充电，那么所述的晶体管M2便是在其打开(switch on)的状态，而预先充电的读取位线路BL2则是在读区操作的期间放电。
因为所述的晶体管M2的栅极-源极的电容值与所述的电容Cs是并联连结的，所述的有效储存电容Ceff增加为：
Ceff＝Cs+CGS(M2)
式中Cs表示所述的电容Cs的电容值，而CGS则为所述的晶体管M2的栅极-源极的电容值。考虑到制造的方法时，所述的储存电容Cs以及所述的晶体管M2的每单位面积的电容值可以，例如是相同量值，假如其中的栅极氧化物以及电容的介电层是制造在同一个介电层上而且在该层的每一点都具有相同的厚度时。
所述的内存单元200的面积需求是通过组成有效储存电容Ceff的需要所决定。假如已知所述的内存单元200具有造成一高读取电流的低泄漏电流以及一高晶体管增益，进一步降低所述的储存电容Cs的尺寸是可能的。关于电容Cs所需要的面积，以及其内部的电子特性是具有多重的内存单元200的一内存单元是否能够合乎经济效益地制造的主要关键。具有多重的内存单元200的一内存单元也适合用来取代在一处理器内存阶层上的一SRAM。
在另一个具体的较佳实施例中，除了所述的FinFET晶体管之外，也可以使用一muti-FinFET晶体管取代不止一个网状组织(web)，因而多个网状组织彼此平行排列于其漏极端区域以及其源极端区域之间。
附图标记说明
10           SOI基板       12    载流子基板
14           埋藏绝缘层    16    半导体层
20、20a、20b TEOS层        22    光刻胶层
30           叠层
30a          晶体管部      30b   电容部
34           底部电极      40    离子注入制造工
                            艺过程
42           栅极氧化层    44    栅极氧化层
46           介电层        50    多晶硅层
52           TEOS层        52    TEOS层
                        a-d
54           栅极电极      56    覆盖电极
60           氮化硅层      60    间隙物
                         a-d
62        外延区域         64    外延区域
70        源极-漏极区域    72    源极-漏极区域
80        离子注入制造     82    有源区域
         艺过程
90-96     硅化物区域       100    钝化层
102-110   连接区段         120    内存单元
122       晶体管           124    电容器
200       DRAM内存单元。

Claims (31)

1.一种集成电路装置(120)，其具有一绝缘区域，以及具有至少一序列的区域，所述的序列的区域形成一电容器(124)并且依序包含：
接近该绝缘区域的一电极区域(34)；
一介电层区域(46)；以及
远离该绝缘区域的一电极区域(56)；
其中该绝缘区域为设置在一平面上的一绝缘层(14)的一部份，而该电容器(124)以及在该集成电路(120)上的至少一有源组件(122)设置在该绝缘层(14)的同一侧，而所述接近绝缘区域的电极区域(34)以及该有源组件(122)的一有源区域(82)设置在与用来设置该绝缘层(14)的平面相互平行的一平面上，
所述接近绝缘区域的电极区域(34)为含有多个网状结构的一单晶体的区域。
2.如权利要求1所述的电路装置(120)，其中
所述接近绝缘区域的电极区域(34)以及/或是该有源区域(82)具有少于100nm的厚度，
以及/或是其中该有源区域(82)为一单晶区域，
以及/或是其中该绝缘层(14)在其中一侧紧靠着一载流子基板(12)，
以及/或是其中该绝缘层(14)在另外一侧紧接于所述接近绝缘区域的电极区域(34)，
以及/或是其中介于该绝缘层(14)与所述接近绝缘区域的电极区域(34)之间的边界区域以及介于该绝缘层(14)与该载流子基板(12)之间的边界区域为完全位于两个相互平行的平面上，
以及/或是其中该绝缘层(14)包含一电绝缘的材料，
以及/或是其中该有源组件(122)为一晶体管。
3.如权利要求2所述的电路装置(120)，其中该介电层区域(46)包含二氧化硅，
以及/或是所述远离绝缘区域的电极区域(56)包含硅。
4.如权利要求3所述的电路装置(120)，其中该介电层区域(46)包含一个介电常数大于4的材料，以及/或是所述远离绝缘区域的电极区域(56)包含一金属。
5.如权利要求3所述的电路装置(120)，其中所述远离绝缘区域的电极区域(56)含有一低阻抗的材料。
6.如权利要求3所述的电路装置(120)，其中所述远离绝缘区域的电极区域(56)包含金属-半导体化合物(96)。
7.如权利要求1所述的电路装置(120)，其中该介电层区域(46)包含二氧化硅，
以及/或是其中所述远离绝缘区域的电极区域(56)含有钛氮氧化物、钽氮氧化物、铷或者是高度掺杂的硅锗化物其中之一的低阻抗的材料。
8.如权利要求1所述的电路装置(120)，其中该介电层区域(46)以及所述远离绝缘区域的电极区域(56)设置在所述接近绝缘区域的电极区域(34)的侧边区域上，
以及/或是其中包含于所述接近绝缘区域的电极区域(34)的多个网状结构所具有的高度大于该网状结构所具有的宽度的两倍。
9.如权利要求1所述的电路装置(120)，其特征在于至少一场效应晶体管(122)的沟道区域为所述的有源区域(82)，其中该沟道区域(82)是未经过掺杂的，
以及/或是至少一场效应晶体管(122)的栅极电极(54)含有与所述远离绝缘区域的电极区域(56)相同掺杂浓度的材料，
以及/或是至少一场效应晶体管(122)的栅极电极的绝缘区域(42、44)含有与该介电层区域(46)相同的材料以及/或是具有相同厚度的材料。
10.如权利要求1所述的电路装置(120)，其特征在于至少一场效应晶体管(122)的栅极电极的绝缘区域(42、44)具有与该介电层区域(46)不同的材料以及/或是具有不同厚度的材料。
11.如权利要求9或10所述的电路装置(120)，其中多个栅极电极(54)设置在所述的网状结构(30a)相对的两侧，
至少一栅极电极(54)紧接于含有金属-半导体化合物的一区域(92)，
以及/或是至少一源极/漏极区域包含与所述远离绝缘区域的电极区域(56)相同的材料以及/或是具有相同掺杂程度。
12.如权利要求9或10所述的电路装置(120)，其中该场效应晶体管(122)的两个终端区域(70、72)至少其中之一紧接于所述的绝缘层(14)，
以及/或是其中至少一终端区域(70、72)紧接于含有一金属-半导体化合物的一区域(90、94)，
以及/或是其中所述的终端区域(70、72)具有一较有源区域(82)更厚的厚度。
13.如权利要求9或10所述的电路装置(120)，其中一第一与一第二间隙物(60b、60c)设置在该栅极电极(54)的两侧，其中该第一与第二间隙物包含与该栅极电极不同的材料，
以及/或是其中一第三间隙物(60d)是设置在所述远离绝缘区域的电极区域(56)的至少一侧，
以及/或是其中设置在该场效应晶体管(122)的一栅极电极(54)上的第二间隙物(60c)与设置在所述的远离绝缘区域的控制电极(56)上的一第三间隙物(60d)彼此接触。
14.如权利要求13所述的电路装置(120)，其中所述的间隙物为氮硅化合物。
15.如权利要求9或10所述的电路装置(120)，其中该场效应晶体管(122)的一终端区域(72)以及该电容器(124)的接近绝缘区域的电极区域(34)彼此相互紧接在一起而且在边界上具有一电传导性的连接。
16.如权利要求15所述的电路装置(120)，其中所述接近绝缘区域的电极区域(34)在其紧接于该终端区域(72)的那一侧较所述接近绝缘区域的电极区域(34)在其横切面上相对于紧接于该终端区域的另一侧为长，
以及/或是该晶体管(122)具有一晶体管宽度为最小的特征尺寸(F)的倍数。
17.如权利要求16所述的电路装置(120)，其中所述接近绝缘区域的电极区域(34)在其紧接于该终端区域(72)的那一侧较所述接近绝缘区域的电极区域(34)在其横横切面上相对于紧接于该终端区域的另一侧具有至少两倍长的长度，
以及/或是该晶体管(122)具有一晶体管宽度小于最小的特征尺寸(F)的三倍。
18.如权利要求15所述的电路装置(120)，其中所述接近绝缘区域的电极区域(34)在其横切面上相对于所述接近绝缘区域的电极区域(34)紧接于该终端区域(72)的另一侧较所述接近绝缘区域的电极区域(34)紧接于该终端区域的那一侧为长，
以及/或是该晶体管(122)具有一晶体管宽度小于最小的特征尺寸(F)的三倍。
19.如权利要求18所述的电路装置(120)，其中所述接近绝缘区域的电极区域(34)在其横切面上相对于所述接近绝缘区域的电极区域(34)紧接于该终端区域(72)的另一侧较所述接近绝缘区域的电极区域(34)紧接于该终端区域的那一侧具有至少两倍长的长度，以及/或是
该晶体管(122)具有一晶体管宽度小于最小的特征尺寸(F)的两倍。
20.如权利要求9或10所述的电路装置(120)，其中所述的电路装置(120)含有一微处理器，
以及/或是其中所述的电容器(124)以及有源组件(122)形成一动态的RAM内存单元，
以及/或是一内存单元，其包含一电容器(124)与一单一晶体管(122)或者是包含一电容(Cs)与三个晶体管(M1到M3)。
21.如权利要求1至8之一所述的电路装置(120)，其中所述的电路装置(120)含有至少一处理器，
以及/或是其中所述的电容器(124)以及有源组件(122)形成一内存单元(120)，
以及/或是一内存单元包含一电容器(124)与一单一晶体管(122)或者是包含一电容(Cs)与超过一晶体管(M1到M3)。
22.一种用以制造具有一电容器(124)的一集成电路装置(120)的方法，其中包含下列步骤：
提供一基板(10)，该基板(10)包含一绝缘层(14)以及一半导体层(16)，其中该绝缘层(14)是有由电绝缘的材料所组成，
图形化该半导体层(16)以形成一电容的至少一电极区域(34)以及一晶体管(122)的至少一有源区域(82)，
在图形化该半导体层(16)后，于该半导体层上产生至少一介电层(42、44、46)，且在产生该至少一介电层(42、44、46)后，产生一电极层(50)，
在该电极层(50)上形成该电容器(124)的一电极(56)，该电极为远离绝缘区域的电极区域，以及
在形成所述远离绝缘区域的电极区域(56)时，同时形成该晶体管(122)的一栅极电极(54)，其中，接近绝缘区域的电极区域(34)含有多个网状结构。
23.如权利要求22所述的方法，其特征在于下列步骤：
在该半导体层(16)图形化前，于其上涂布至少一绝缘层(18、20)，
以及/或是对接近绝缘区域的电极(34)进行掺杂，
以及/或是在产生该晶体管(122)的有源区域(82)上的介电层时，同时产生该介电层(42、44、46)。
24.如权利要求23所述的方法，其特征在于下列步骤：
在所述的半导体层(16)图形化前，于其上涂布至少一氮化硅层(18)以及/或是具有一第一厚度的一氧化层(20)，
以及/或是在产生该介电层(42、44、46)前，对接近绝缘区域的电极(34)进行掺杂，
以及/或是在产生该晶体管(122)的有源区域(82)上的介电层时，同时产生该介电层(42、44、46)。
25.如权利要求23所述的方法，其特征在于下列步骤：
在产生该电极层(50)后，产生厚度较氧化层(18、20)的厚度更大的附属层(52)，
以及/或是利用该附属层(52)作为一掩模，以图形化所述远离绝缘区域的电极区域(56)以及图形化所述的晶体管的一栅极电极(54)。
26.如权利要求22所述的方法，其特征在于下列步骤：
在产生该电极层(50)后，产生一附属层(52)，
以及/或是利用该附属层(52)作为一掩模，以图形化所述远离绝缘区域的电极区域(56)以及图形化该晶体管的一栅极电极(54)。
27.如权利要求22至26之一所述的方法，其特征在于下列步骤：
在图形化所述的晶体管(122)的一控制电极(54)后，涂布另一附属层(60)，
以及/或是在图形化该绝缘层(20)后，非等向性蚀刻该另一附属层(60)。
28.如权利要求27所述的方法，其特征在于该另一附属层(60)为一氮化硅层。
29.如权利要求27所述的方法，其特征在于下列步骤：
重复图形化所述的绝缘层(18、20)，该附属层(52)的厚度逐渐减少，然而该附属层(52)不会完全被移除，
以及/或是在图形化该绝缘层(20)后，非等向蚀刻所述的另一附属层(60)。
30.如权利要求22至26之一所述的方法，其特征在于下列步骤：
在形成所述远离绝缘区域的电极区域(56)以及/或是该晶体管(122)的一栅极电极(54)图形化后，于该半导体层(16)所组成的未覆盖的区域上实施选择性地外延工艺过程，
以及/或是在形成所述远离绝缘区域的电极区域(56)后，以及/或是所述的晶体管(122)的一栅极电极(54)图形化后，对该晶体管(122)的终端区域(70、72)进行掺杂。
31.如权利要求30所述的方法，其特征在于下列步骤：
在图形化该绝缘层(18、20)以及/或是执行完该选择性外延后，移除该附属层(52)，
以及/或是于该电极层(54)上以及/或是于未覆盖的半导体区域(16)上选择性形成一金属-半导体化合物。
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