CN101217143A - 半导体器件以及方法 - Google Patents

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Abstract

本发明的实施例提供了一种采用双应力STI的器件、方法等等。提供了一种具有这样的衬底的半导体器件，所述衬底具有第一晶体管区域和不同于所述第一晶体管区域的第二晶体管区域。所述第一晶体管区域包括PFET；以及，所述第二晶体管区域包括NFET。此外，在所述衬底中提供邻近所述第一晶体管区域和所述第二晶体管区域的侧面并位于所述第一晶体管区域与所述第二晶体管区域之间的STI区域，其中每一个所述STI区域包括压缩区域、压缩衬里、拉伸区域以及拉伸衬里。

Description

半导体器件以及方法
本发明的实施例提供了一种采用双应力浅沟槽隔离(STI)的器件、方法等等。
背景技术
应力感应改善器件的性能。例如，较多的拉伸应力改善n型场效应晶体管(NFET)的性能。此外，较多的压缩应力改善p型场效应晶体管(PFET)的性能。
发明内容
本发明的实施例提供了一种采用双应力STI的器件、方法等等。提供了一种具有这样的衬底的半导体器件，所述衬底具有第一晶体管区域和不同于所述第一晶体管区域的第二晶体管区域。所述第一晶体管区域可以包括p型场效应晶体管(PFET)；以及，所述第二晶体管区域可以包括n型场效应晶体管(NFET)。此外，在所述衬底中提供邻近所述第一晶体管区域和所述第二晶体管区域的侧面和位于所述第一晶体管区域与所述第二晶体管区域之间的STI区域，每一个所述STI区域包括压缩区域、压缩衬里、拉伸区域以及拉伸衬里。
更具体而言，所述压缩区域和所述压缩衬里邻近所述第一晶体管区域；以及所述拉伸区域和所述拉伸衬里邻近所述第二晶体管区域。所述压缩区域和所述压缩衬里适用于在所述PFET的沟道区域中产生应力；以及，所述拉伸区域和所述拉伸衬里适用于在所述NFET的沟道区域中产生应力。此外，所述压缩区域接触所述压缩衬里；以及，所述拉伸区域接触所述拉伸衬里和所述压缩区域，其中所述拉伸区域的一部分覆盖所述压缩区域的一部分。
还提供了一种方法，包括在衬底上淀积氧化物层和氮化物层。接下来，构图所述氧化物层、所述氮化物层以及所述衬底以在衬底内形成第一晶体管区域和第二晶体管区域。然后，所述方法在所述第一晶体管区域之上淀积第一压缩层，在所述第一压缩层之上淀积第二压缩层，并在所述第二晶体管区域之上淀积第一拉伸层。此外，在所述第一拉伸层之上淀积第二拉伸层。
在这之后，所述方法抛光所述第二压缩层、所述第二拉伸层、所述第一压缩层以及所述第一拉伸层以便形成邻近所述第一晶体管区域和所述第二晶体管区域的侧面和位于所述第一晶体管区域与所述第二晶体管区域之间的STI区域，每一个所述STI区域包括压缩区域、压缩衬里、拉伸区域以及拉伸衬里。
更具体而言，所述第一和第二压缩层的所述淀积包括淀积所述第一和第二压缩层以便邻近所述第一晶体管区域分别形成所述压缩衬里和所述压缩区域。此外，所述第一和第二拉伸层的所述淀积包括淀积所述第一和第二拉伸层以便邻近所述第二晶体管区域分别形成所述拉伸衬里和所述拉伸区域。此外，所述第一压缩层的所述淀积包括淀积所述第一压缩层以形成所述压缩衬里从而使所述压缩衬里接触所述第一晶体管区域和所述衬底。所述第一拉伸层的所述淀积包括淀积所述第一拉伸层以形成所述拉伸衬里从而使所述拉伸衬里接触所述第二晶体管区域、所述衬底以及所述压缩衬里。此外，所述第二压缩层的所述淀积包括淀积所述第二压缩层以形成所述压缩区域从而使所述压缩区域接触所述压缩衬里。所述第二拉伸层的所述淀积包括淀积所述第二拉伸层以形成所述拉伸区域从而使所述拉伸区域接触所述拉伸衬里和所述压缩区域。
另外，所述压缩区域和所述压缩衬里适用于在所述第一晶体管区域的第一沟道区域中产生应力；以及，所述拉伸区域和所述拉伸衬里适用于在所述第二晶体管区域的第二沟道区域中产生应力。此外，所述方法包括：在所述抛光之前，在所述第二拉伸层之上淀积中性层。因此，可以进行所述抛光以抛光所述中性层从而形成所述STI区域，其中每一个所述STI区域包括中性区域。
因此，通过为PFET提供较多的压缩应力和为NFET提供较多的拉伸应力，本发明的实施例提供了附加的应力感应以改善器件性能。通过控制所述STI区域中的应力以单独控制所述PFET和NFET沟道区域中的应力。这包括双应力STI氮化物衬里和双应力STI氧化物衬里。这里的实施例与现有的FET改善方法是兼容的，并可以与其结合。
当结合下列说明和附图进行考虑时，将更好地了解和理解本发明的实施例的这些和其他的方面。然而，应当理解，以示例的方式给出了下列说明而非限制，尽管下列说明指出了本发明的优选实施例及其多个具体细节。可以在本发明的实施例的范围内进行很多改变和修改而不背离其精神，然而本发明的实施例包括所有这样的修改。
附图说明
通过下列详细的描述并参考附图，可以更好的理解本发明的实施例，其中：
图1是示例了PFET区域和NFET区域的图；
图2是示例了拉伸衬里和压缩衬里以及压缩层的图；
图3是示例了拉伸层的图；
图4A是示例了具有中性氧化物的STI区域的图；
图4B是示例了缺少中性氧化物的STI区域的图；
图5是示例了PFET区域的从顶向下示意图的图；
图6是示例了PFET和NFET的从顶向下示意图的图；
图7是示例了邻近NFET的拉伸HDP的从顶向下示意图的图；
图8是示例了邻近NFET的拉伸HDP的从顶向下示意图的图，其中拉伸HDP没有延伸超过PFET的外边缘；以及
图9是示例了形成双应力STI的方法的流程图。
具体实施方式
通过参考在附图中示例并在下列描述中详细介绍的非限定的实施例，可以较全面地解释本发明的实施例和各种特征以及有利的细节。应当注意，附图中所示例的特征不必按比例绘制。略去了公知基元和工艺技术的描述，以便不会不必要的模糊本发明的实施例。这里使用的实例仅仅旨在有助于理解实践本发明的实施例的方法，并进一步使本领域的技术人员能够实践本发明的实施例。因此，实例不应被解释为限定本发明的实施例的范围。
通过对PFET提供较多的压缩应力和对NFET提供较多的拉伸应力，本发明的实施例提供附加的应力感应以改善器件性能。通过控制STI区域中的应力而在PFET和NFET沟道区域中控制应力。这包括双应力STI氮化物衬里和双应力STI氧化物衬里。这里的实施例与现有的FET改进方法是兼容的，并可以与其结合。
形成STI区域、拉伸区域、压缩区域、氧化物、氮化物、蚀刻、构图、抛光等等的许多细节是公知的，因此没有在这里详细讨论，以便使读者集中于本发明的显著部分。作为替代，关于这样的细节的描述，可以参考Chidambarrao等人的美国专利公开20040113174和Freeman等人的美国专利公开20060255415，并将它们全部在此引作参考。
现在参考图1，尽管认识到可以采用体硅晶片，但以绝缘体上硅(SOI)的晶片示出各工艺步骤。掩埋氧化物(BOX)层110在硅层100上；以及SOI层122和132(这里也称为硅基元)在BOX层110上。
图1示出了在STI蚀刻之后的截面示意图。在SOI层122和132上淀积衬垫氧化物和衬垫氮化物。构图并蚀刻STI。然后，在SOI的侧面上形成STI衬里氧化物。在BOX层110上构图至少一个PFET区域120(这里称为“第一晶体管区域”)，其中PFET区域120包括硅基元122上的衬垫氧化物124。在衬垫氧化物124上提供衬垫氮化物126，其中衬垫氮化物126可以包括氮化硅(Si3N4)。STI衬里氧化物128同样在硅基元122的侧壁上，其中SIT衬里氧化物128的高度大约等于硅基元122的高度。
与前述工艺同时或者分开地，在BOX层110上构图至少一个NFET区域130(这里也称为“第二晶体管区域”)，其中NFET区域130包括硅基元132和在硅基元132上的衬垫氧化物134。在衬垫氧化物134上提供衬垫氮化物136，其中衬垫氮化物136可以包括Si3N4。STI衬里氧化物138同样被形成在硅基元132的侧壁上，其中STI衬里氧化物138的高度大约等于硅基元132的高度。
图2的工艺步骤包括以下步骤：在各处淀积压缩氮化物衬里200和压缩氧化物220。使用光刻和蚀刻方法，从NFET区域130去除压缩氧化物和氮化物层。在各处淀积拉伸氮化物衬里210。使用光刻和蚀刻方法，从PFET区域120去除拉伸氮化物衬里。
换言之，在PFET区域120(即，STI衬里氧化物128的外侧壁和顶部表面以及衬垫氮化物126的顶表面)上和邻近PFET区域120的BOX层110顶表面上形成压缩衬里200(这里也称为“第一压缩层”)。此外，在NFET区域130(即，STI衬里氧化物138的外侧壁和顶表面以及衬垫氮化物136的顶表面)上和邻近NFET区域130的BOX层110顶表面上形成拉伸衬里210(这里也称为“第一拉伸层”)。例如，可以由氮化物形成压缩衬里200和拉伸衬里210。此外，在压缩衬里200上形成压缩层220(这例也称为“第二压缩层”)，其中可以由氧化物形成压缩层220。
在这之后，如图3中所示例的，在压缩层220和拉伸衬里210上形成拉伸层300(这里也称为“第二拉伸层”)，其中可以由氧化物形成拉伸层300。可选地，可以在拉伸层300上形成中性氧化物层310。
如图4A所示，随后进行化学机械抛光(CMP)工艺去除在衬垫氮化物126和136的顶表面之上的中性氧化物层310、拉伸层300和压缩层220的部分。此外，CMP工艺去除在衬垫氮化物126和136的顶表面之上的压缩衬里200和拉伸衬里210的部分。
这样，在PFET区域120与NFET区域130之间形成STI区域400。具体而言，如图4A所示例的，STI区域400包括压缩衬里200和拉伸衬里210，其中压缩衬里200和拉伸衬里210的底表面在BOX层110的顶表面上。而且，压缩衬里200的外侧壁在PFET区域120的STI衬里氧化物128的外侧壁上，其中压缩衬里200的高度大约等于STI衬里氧化物128、衬垫氧化物124以及衬垫氮化物126的联合高度。压缩衬里200下内侧壁接触拉伸衬里210下内侧壁。拉伸衬里210的外侧壁在NFET区域130的STI衬里氧化物138的外侧壁上，其中拉伸衬里210的高度大约等于STI衬里氧化物138、衬垫氧化物134以及衬垫氮化物136的联合高度。压缩区域(PFET区域)122被压缩氮化物衬里和压缩氧化物所围绕，同时，拉伸区域(NFET区域)132被拉伸氮化物衬里和拉伸氧化物所围绕，这将压缩应力给予了PFET区域，并将拉伸应力给予了NFET区域。
这在压缩衬里200上形成了压缩区域222，其中压缩区域222的上顶表面与压缩衬里200的上顶表面共线(colinear)。压缩区域222的外侧壁在压缩衬里200的上内侧壁上；以及，压缩区域222的下内侧壁与压缩衬里200的下内侧壁共线。
这同样在拉伸衬里210上形成了拉伸区域302，其中拉伸区域302的上顶表面与拉伸衬里210的上顶表面共线。拉伸区域302的外侧壁在拉伸衬里210的上内侧壁上。此外，拉伸区域302的下内侧壁与拉伸衬里210的下内侧壁共线，其中拉伸区域302的下内侧壁接触压缩区域222的下内侧壁。拉伸区域302的上内侧壁接触压缩区域222的上内侧壁。因而，该拉伸区域的上内部分覆盖了压缩区域的下内部分。如果在拉伸层300上形成中性氧化物层310，那么中性氧化物区域312被形成在拉伸区域302的上凹口中。然而，如图4B中所示例的，如果没有形成中性氧化物层310，那么就不会形成中性氧化物区域312，并且拉伸区域302会缺少上凹口。
因此，压缩衬里200扩展以产生压缩应力。这引起在硅基元122中的垂直拉伸应力和在PFET区域120的沟道中的水平压缩应力。因而，改善了PFET区域120的性能。由于Poisson收缩(Poisson contraction)，SOI层122处于压缩应力之下。如图5中所示例的，压缩区域222的水平扩展造成在PFET区域120的沟道中的水平压缩应力。
以下是非限制的实例。实施例不局限于这些实例并可以是任何尺寸。在一个实例中，PFET区域120、STI区域400以及NFET区域130中的每一个可以具有120nm的宽度。在一个实例中，STI衬里氧化物128和压缩衬里200中的每一个可以具有10nm的厚度。在一个实例中，压缩区域222的外侧壁与上内侧壁之间的距离可以为30nm。在一个实例中，拉伸区域302可以具有50nm的宽度。
图6示例了根据前述描述形成的结构的顶视图，该结构具有NFET600和PFET610，其中该NFET600具有源极602、栅极604以及漏极606；该PFET610具有源极612、栅极614以及漏极616。在NFET600与PFET610之间提供中性高密度等离子体(HDP)620。NFET600包括邻近(相邻、接近、接触等等)源极602和漏极606的拉伸HDP。拉伸HDP同样邻近栅极604的第一和第二侧面，其中栅极604的第二侧面与第一侧面相对，并邻近中性HDP620。相似地，PFET610包括邻近源极612和漏极616的压缩HDP。压缩HDP还邻近栅极614的第一和第二侧面，其中栅极614的第二侧面与第一侧面相对，并邻近中性HDP620。
可选地，拉伸HDP可以邻近栅极614的第一和第二侧面。如图7中所示例的，拉伸HDP可以延伸超过源极612和漏极616。然而，如图8中所示例的，拉伸HDP可以仅仅延伸至源极612和漏极616的外边缘。
因此，本发明的实施例提供了一种采用双应力STI的器件、方法等等。提供了具有这样衬底的半导体器件，该衬底具有第一晶体管区域和不同于第一晶体管区域的第二晶体管区域。第一晶体管区域包括p型场效应晶体管(PFET)；以及，第二晶体管区域包括n型场效应晶体管(NFET)。如上所述，第一和第二晶体管区域中的每一个区域都具有硅基元、衬垫氧化物、衬垫氮化物。
在衬底中提供邻近第一晶体管区域和第二晶体管区域的侧面并位于第一晶体管区域与第二晶体管区域之间的STI区域，其中每个STI区域包括压缩区域、压缩衬里、拉伸区域以及拉伸衬里。如上所述，压缩和拉伸衬里中的每一个具有大约等于STI衬里氧化物、衬垫氧化物以及衬垫氮化物的联合高度的高度。
在图4A&4B中所示的化学机械抛光步骤之后，进行标准CMOS形成工艺。剥离衬垫氮化物和衬垫氧化物。生长牺牲氧化物层，并进行全部的器件注入。之后，形成PC(多晶导体)层，并进行附加的器件注入。在压缩硅区域120中形成PFET，而在拉伸硅区域130中形成NFET。
压缩区域和压缩衬里邻近第一晶体管区域；以及，拉伸区域和拉伸衬里邻近第二晶体管区域。压缩区域和压缩衬里适用于在PFET的沟道区域中产生应力；以及，拉伸区域和拉伸衬里适用于在NFET的沟道区域中产生应力。如上所述，通过为PFET提供较多的压缩应力和为NFET提供较多的拉伸应力，这里的实施例提供了附加的应力感应以改善器件性能。
此外，压缩区域接触压缩衬里；以及，拉伸区域接触拉伸衬里和压缩区域，其中拉伸区域的一部分覆盖压缩区域一部分。如上所述，可以由氮化物形成压缩衬里和拉伸衬里；以及，可以由氧化物形成压缩区域和拉伸区域。
还提供一种方法，其包括：在SOI衬底上淀积氧化物层和氮化物层。尽管附图用于SOI晶片，但是使用体硅晶片替代SOI晶片对于本领域的技术人员是显而易见的。构图氧化物层、氮化物层以及衬底以在衬底内(在BOX之上)形成第一晶体管区域和第二晶体管区域。如上所述，第一和第二晶体管区域中的每一个具有硅基元、衬垫氧化物、衬垫氮化物。还在硅基元的侧壁上提供STI衬里氧化物，其中STI衬里氧化物的高度大约等于硅基元的高度。
然后，该方法在第一晶体管区域之上淀积第一压缩层和在第一压缩层之上淀积第二压缩层。这包括在各处淀积第一压缩层，然后在各处淀积第二压缩层，并使用阻挡掩模从第二晶体管区域蚀刻各层。在第二晶体管区域之上淀积第一拉伸层。这包括在各处淀积第一拉伸层和使用阻挡掩模从第一晶体管区域蚀刻该层。如上所述，第一压缩层和第一拉伸层中的每一个被分别形成在它们各自的STI衬里氧化物的外侧壁和顶表面上以及它们各自的衬垫氮化物的顶表面上。此外，第二拉伸层被淀积在第一拉伸层之上。
在这之后，该方法抛光第二压缩层、第二拉伸层、第一压缩层以及第一拉伸层以便形成STI区域，其中每一个STI区域包括压缩区域、压缩衬里、拉伸区域以及拉伸衬里，STI区域邻近第一晶体管区域和第二晶体管区域的侧面并位于第一晶体管区域与第二晶体管区域之间。如上所述，进行CMP工艺以去除第一和第二拉伸层、以及第一和第二压缩层在衬垫氮化物的顶表面之上的部分。
更具体而言，淀积第一和第二压缩层包括：淀积第一和第二压缩层以便邻近第一晶体管区域分别地形成压缩衬里和压缩区域。此外，淀积第一和第二拉伸层包括：淀积第一和第二拉伸层以便邻近第二晶体管区域分别地形成拉伸衬里和拉伸区域。压缩区域和压缩衬里适用于在第一晶体管区域的第一沟道区域中产生应力；以及，拉伸区域和拉伸衬里适用于在第二晶体管区域的第二沟道区域中产生应力。因而，如上所述，通过为PFET提供较多的压缩应力和为NFET提供较多的拉伸应力，这里的实施例提供了附加的应力感应以改善器件性能。
此外，淀积第一压缩层包括：淀积第一压缩层以形成压缩衬里以便压缩衬里接触第一晶体管区域和衬底。淀积第二压缩层包括：淀积第二压缩层以形成压缩区域从而使压缩区域接触压缩衬里。淀积第一拉伸层包括：淀积第一拉伸层以形成拉伸衬里从而使拉伸衬里接触第二晶体管区域、衬底以及压缩衬里。此外，淀积第二拉伸层包括：淀积第二拉伸层以形成拉伸区域从而使拉伸区域接触拉伸衬里和压缩区域。如上所述，可以由氮化物形成压缩衬里和拉伸衬里；以及，可以由氧化物形成压缩区域和拉伸区域。
此外，该方法包括：在抛光之前，在第二拉伸层之上淀积中性层。这样，可以进行抛光以抛光中性层以便形成STI区域，其中每一个STI区域包括中性区域。如上所述，如果在第二拉伸层上形成中性层，那么中性氧化物区域被形成在拉伸区域的上凹口中。
图9是流程图，示例了形成双应力STI的方法。该方法开始于条目900，其中在衬底上淀积氧化物层和氮化物层。衬底可以是SOI或者体硅晶片。接下来，在条目910中，构图氧化物层、氮化物层以及衬底以在衬底内形成第一晶体管区域和第二晶体管区域。如上所述，在硅基元的侧壁上提供STI衬里氧化物，其中STI衬里氧化物的高度大约等于硅基元的高度。
在条目920中，然后，该方法在第一晶体管区域之上淀积第一压缩层，在第一压缩层之上淀积第二压缩层，在第二晶体管区域之上淀积第一拉伸层。如上所述，第一压缩层和第一拉伸层中的每一个被分别形成在它们各自的STI衬里氧化物的外侧壁和顶表面上以及它们各自的衬垫氮化物的顶表面上。此外，在条目930中，第二拉伸层被淀积在第一拉伸层之上。在这之后，在条目940中，可以在第二拉伸层之上淀积中性层。如上所述，如果在第二拉伸层上形成中性层，那么中性氧化物区域随即被形成在拉伸区域的上凹口中。
接下来，在条目950中，抛光第二压缩层、第二拉伸层、第一压缩层、第一拉伸层以及中性层以形成STI区域，其中每一个STI区域包括压缩区域、压缩衬里、拉伸区域、拉伸衬里以及中性区域，该STI区域邻近第一晶体管区域和第二晶体管区域的侧面并位于第一晶体管区域与第二晶体管区域之间。如上所述，进行CMP工艺去除在衬垫氮化物的顶表面之上的第一和第二拉伸层以及第一和第二压缩层的部分。
因此，通过为PFET提供较多的压缩应力和为NFET提供较多的拉伸应力，本发明的实施例提供附加的应力感应以改善器件性能。通过控制STI区域中的应力以在PFET和NFET沟道区域中独立地控制应力。这包括双应力STI氮化物衬里和双应力STI氧化物衬里。这里的实施例与现有的FET改进方法是兼容的，并可以与其结合。
特定实施例的前述描述将充分揭示本发明的一般本质，其他人可以通过应用当前的知识，轻易地修改这些特定的实施例和/或使其适应于各种应用而不脱离其一般的概念；因此，应该并旨在在公开的实施例的等价物的意义和范围内理解这些适应和修改。应当理解，这里所采用的措词和术语出于描述的目的而不是限制。因此，虽然已经根据优选的实施例描述了本发明的实施例，但是本领域的技术人员将认识到，可以使用在所附权利要求的精神和范围内的修改来实践本发明的实施例。

Claims (20)

1.一种半导体器件，包括：
衬底，其包括第一晶体管区域和不同于所述第一晶体管区域的第二晶体管区域；以及
浅沟槽隔离(STI)区域，其在所述衬底中，邻近所述第一晶体管区域和所述第二晶体管区域的侧面并位于所述第一晶体管区域与所述第二个晶体管区域之间，
其中每一个所述STI区域包括压缩区域和拉伸区域。
2.根据权利要求1的器件，其中所述第一晶体管区域包括p型场效应晶体管(PFET)，以及其中所述第二晶体管区域包括n型场效应晶体管(NFET)。
3.根据权利要求1的器件，其中所述压缩区域邻近所述第一晶体管区域，以及其中所述拉伸区域邻近所述第二晶体管区域。
4.根据权利要求2的器件，其中所述压缩区域适用于在所述PFET的沟道区域中产生应力，以及其中所述拉伸区域适用于在所述NFET的沟道区域中产生应力。
5.根据权利要求1的器件，其中所述拉伸区域的一部分覆盖所述压缩区域的一部分。
6.一种半导体器件，包括：
衬底，其包括第一晶体管区域和不同于所述第一个晶体管区域的第二晶体管区域；以及
浅沟槽隔离(STI)区域，其在所述衬底中，邻近所述第一晶体管区域和所述第二晶体管区域的侧面并位于所述第一晶体管区域与所述第二晶体管区域之间，
其中每一个所述STI区域包括压缩区域、压缩衬里、拉伸区域以及拉伸衬里。
7.根据权利要求6的器件，其中所述压缩区域和所述压缩衬里邻近所述第一晶体管区域，其中所述第一晶体管区域包括p型场效应晶体管(PFET)，其中所述拉伸区域和所述拉伸衬里邻近所述第二晶体管区域，以及其中所述第二晶体管区域包括n型场效应晶体管(NFET)。
8.根据权利要求7的器件，其中所述压缩区域和所述压缩衬里适用于在所述PFET的沟道区域中产生应力；以及其中所述拉伸区域和所述拉伸衬里适用于在所述NFET的沟道区域中产生应力。
9.根据权利要求6的器件，其中所述压缩区域接触所述压缩衬里，以及其中所述拉伸区域接触所述拉伸衬里和所述压缩区域。
10.根据权利要求6的器件，其中所述拉伸区域的一部分覆盖所述压缩区域的一部分。
11.一种方法，包括以下步骤：
在衬底上淀积氧化物层和氮化物层；
构图所述氧化物层、所述氮化物层以及所述衬底以在所述衬底内形成第一晶体管区域和第二晶体管区域；
在所述第一晶体管区域之上淀积压缩层；
在所述第二晶体管区域之上淀积拉伸层；以及
抛光所述压缩层和所述拉伸层以便形成邻近所述第一晶体管区域和所述第二晶体管区域的侧面并位于所述第一晶体管区域与所述第二晶体管区域之间的浅沟槽隔离(STI)区域，其中每一个所述浅沟槽隔离(STI)区域包括压缩区域和拉伸区域。
12.根据权利要求11的方法，其中所述压缩层的所述淀积包括淀积所述压缩层以便邻近所述第一晶体管区域形成所述压缩区域，以及其中所述拉伸层的所述淀积包括淀积所述拉伸层以便邻近所述第二晶体管区域形成所述拉伸区域。
13.根据权利要求12的方法，其中所述压缩区域适用于在所述第一晶体管区域的第一沟道区域中产生应力；以及其中所述拉伸区域适用于在所述第二晶体管区域的第二沟道区域中产生应力。
14.根据权利要求11的方法，还包括：在所述抛光之前，在所述拉伸层之上淀积中性层，其中进行所述抛光以抛光所述中性层从而形成所述STI区域，每一个所述STI区域包括中性区域。
15.一种方法，包括以下步骤：
在衬底上淀积氧化物层和氮化物层；
构图所述氧化物层、所述氮化物层以及所述衬底以在所述衬底内形成第一晶体管区域和第二晶体管区域；
淀积在所述第一晶体管区域之上的第一压缩层、在所述第一压缩层之上的第二压缩层、以及在所述第二晶体管区域之上的第一拉伸层；
在所述第一拉伸层之上淀积第二拉伸层；
抛光所述第二压缩层、所述第二拉伸层、所述第一压缩层以及所述第一拉伸层以便形成邻近所述第一晶体管区域和所述第二晶体管区域的侧面并位于所述第一晶体管区域与所述第二晶体管区域之间的浅沟槽隔离(STI)区域，其中每一个所述浅沟槽隔离(STI)区域包括压缩区域、压缩衬里、拉伸区域以及拉伸衬里。
16.根据权利要求15的方法，其中所述第二压缩层的所述淀积包括淀积所述第二压缩层以便邻近所述第一晶体管区域形成所述压缩区域，其中所述第一压缩层的所述淀积包括淀积所述第一压缩层以便邻近所述第一晶体管区域形成所述压缩衬里，其中所述第二拉伸层的所述淀积包括淀积所述第二拉伸层以便邻近所述第二晶体管区域形成所述拉伸区域，以及其中所述第一拉伸层的所述淀积包括淀积所述第一拉伸层以便邻近所述第二晶体管区域形成所述拉伸衬里。
17.根据权利要求16的方法，其中所述压缩区域适用于在所述第一晶体管区域的第一沟道区域中产生应力，其中所述压缩衬里适用于在所述第一沟道区域中产生应力，其中所述拉伸区域适用于在所述第二晶体管区域的第二沟道区域中产生应力，以及其中所述拉伸衬里适用于在所述第二沟道区域中产生应力。
18.根据权利要求15的方法，其中所述第一压缩层的所述抛光包括抛光所述第一压缩层以形成所述压缩衬里从而使所述压缩衬里接触所述第一晶体管区域和所述衬底；其中所述第一拉伸层的所述抛光包括抛光所述第一拉伸层以形成所述拉伸衬里从而使所述拉伸衬里接触所述第二晶体管区域、所述衬底以及所述压缩衬里。
19.根据权利要求15的方法，其中所述第二压缩层的所述抛光包括抛光所述第二压缩层以形成所述压缩区域从而使所述压缩区域接触所述压缩衬里，以及其中所述第二拉伸层的所述抛光包括抛光所述第二拉伸层以形成所述拉伸区域从而使所述拉伸区域接触所述拉伸衬里和所述压缩区域。
20.根据权利要求15的方法，还包括：在所述抛光之前，在所述第二拉伸层之上淀积中性层，其中进行所述抛光以抛光所述中性层从而形成所述STI区域，每一个所述STI区域包括中性区域。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102651332A (zh) * 2011-02-28 2012-08-29 中国科学院微电子研究所 浅沟槽隔离及其形成方法
CN107993982A (zh) * 2017-11-30 2018-05-04 上海华虹宏力半导体制造有限公司 Cmos器件及其形成方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7767515B2 (en) * 2006-02-27 2010-08-03 Synopsys, Inc. Managing integrated circuit stress using stress adjustment trenches
CN101641778B (zh) * 2007-03-30 2014-12-17 富士通半导体股份有限公司 半导体集成电路装置
US8236638B2 (en) 2007-04-18 2012-08-07 Freescale Semiconductor, Inc. Shallow trench isolation for SOI structures combining sidewall spacer and bottom liner
US7691693B2 (en) * 2007-06-01 2010-04-06 Synopsys, Inc. Method for suppressing layout sensitivity of threshold voltage in a transistor array
US7816271B2 (en) * 2007-07-14 2010-10-19 Samsung Electronics Co., Ltd. Methods for forming contacts for dual stress liner CMOS semiconductor devices
US8115254B2 (en) * 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US7895548B2 (en) * 2007-10-26 2011-02-22 Synopsys, Inc. Filler cells for design optimization in a place-and-route system
US20090108408A1 (en) * 2007-10-29 2009-04-30 Synopsys, Inc. Method for Trapping Implant Damage in a Semiconductor Substrate
US9472423B2 (en) * 2007-10-30 2016-10-18 Synopsys, Inc. Method for suppressing lattice defects in a semiconductor substrate
US7960223B2 (en) * 2008-06-16 2011-06-14 International Business Machines Corporation Structure and method to integrate dual silicide with dual stress liner to improve CMOS performance
US8603916B2 (en) * 2009-12-30 2013-12-10 Stmicroelectronics, Inc. CMP techniques for overlapping layer removal
US8927364B2 (en) 2012-04-10 2015-01-06 International Business Machines Corporation Structure and method of high-performance extremely thin silicon on insulator complementary metal—oxide—semiconductor transistors with dual stress buried insulators
KR102443696B1 (ko) 2016-05-31 2022-09-15 삼성전자주식회사 반도체 소자의 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6329681B1 (en) * 1997-12-18 2001-12-11 Yoshitaka Nakamura Semiconductor integrated circuit device and method of manufacturing the same
JP4063450B2 (ja) * 1999-06-14 2008-03-19 エルピーダメモリ株式会社 半導体集積回路装置
JP3921331B2 (ja) * 2000-05-26 2007-05-30 富士通株式会社 半導体装置
US6509216B2 (en) * 2001-03-07 2003-01-21 United Microelectronics Corp. Memory structure with thin film transistor and method for fabricating the same
US6791155B1 (en) 2002-09-20 2004-09-14 Integrated Device Technology, Inc. Stress-relieved shallow trench isolation (STI) structure and method for forming the same
US6974981B2 (en) * 2002-12-12 2005-12-13 International Business Machines Corporation Isolation structures for imposing stress patterns
US6882025B2 (en) * 2003-04-25 2005-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel transistor and methods of manufacture
US6943391B2 (en) 2003-11-21 2005-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Modification of carrier mobility in a semiconductor device
JP2005251973A (ja) * 2004-03-04 2005-09-15 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US7119404B2 (en) 2004-05-19 2006-10-10 Taiwan Semiconductor Manufacturing Co. Ltd. High performance strained channel MOSFETs by coupled stress effects
JP4813778B2 (ja) * 2004-06-30 2011-11-09 富士通セミコンダクター株式会社 半導体装置
DE102004031710B4 (de) * 2004-06-30 2007-12-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen unterschiedlich verformter Halbleitergebiete und Transistorpaar in unterschiedlich verformten Halbleitergebieten
US7002214B1 (en) * 2004-07-30 2006-02-21 International Business Machines Corporation Ultra-thin body super-steep retrograde well (SSRW) FET devices
JP2006049413A (ja) * 2004-08-02 2006-02-16 Fujitsu Ltd 半導体装置及びその製造方法
JP4643223B2 (ja) * 2004-10-29 2011-03-02 株式会社東芝 半導体装置
US7190036B2 (en) * 2004-12-03 2007-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor mobility improvement by adjusting stress in shallow trench isolation
US7355221B2 (en) 2005-05-12 2008-04-08 International Business Machines Corporation Field effect transistor having an asymmetrically stressed channel region
JP4859441B2 (ja) * 2005-06-10 2012-01-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7384851B2 (en) * 2005-07-15 2008-06-10 International Business Machines Corporation Buried stress isolation for high-performance CMOS technology
DE102005052054B4 (de) * 2005-10-31 2010-08-19 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung
US7521307B2 (en) * 2006-04-28 2009-04-21 International Business Machines Corporation CMOS structures and methods using self-aligned dual stressed layers
US7727856B2 (en) * 2006-12-24 2010-06-01 Chartered Semiconductor Manufacturing, Ltd. Selective STI stress relaxation through ion implantation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102651332A (zh) * 2011-02-28 2012-08-29 中国科学院微电子研究所 浅沟槽隔离及其形成方法
CN107993982A (zh) * 2017-11-30 2018-05-04 上海华虹宏力半导体制造有限公司 Cmos器件及其形成方法

Also Published As

Publication number Publication date
US7927968B2 (en) 2011-04-19
US7521763B2 (en) 2009-04-21
CN101217143B (zh) 2011-03-02
US20080157216A1 (en) 2008-07-03
US20080220587A1 (en) 2008-09-11

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