CN101154587A - 制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括：在衬底上形成第一图案；在所述第一图案上形成基于氧化物的层；在所述基于氧化物的层上形成硬掩模层；在第一衬底温度下蚀刻所述硬掩模层；和蚀刻所述基于氧化物的层以形成第二图案，其中在大于所述第一衬底温度的第二衬底温度下，使用含有氟(F)和碳(C)的气体作为主蚀刻气体来蚀刻所述基于氧化物的层。

Description

制造半导体器件的方法
相关申请的交叉参考
本发明要求2006年9月29日提交的韩国专利申请10-2006-0096465的优先权，通过引用将其全部并入。
技术领域
本发明涉及制造半导体器件的方法，更具体涉及制造包括定位塞(landing plug)的半导体器件的方法。
背景技术
当在80nm或更小线宽的半导体器件中使用氟化氩(ArF)进行波长193nm的光刻工艺的时候，随着典型的蚀刻工艺原理一般需要附加条件，即精确的图案形成和垂直的蚀刻外形。所述条件是指抑制可能在蚀刻期间产生的光刻胶变形。因此，当制造80nm或更小的半导体时，开发可满足典型条件和抑制图案变形的附加条件的改进的工艺条件变得重要。同时，随着集成规模的加快，构成半导体器件的各种元件形成为堆叠结构。因此，引入接触塞(或垫)。在形成这些接触塞时，已经典型地采用了利用自对准接触(SAC)方法的定位塞接触技术。定位塞接触技术用于在底部部分中利用最小的表面积来扩大接触表面积，并在上部中相对于后续过程扩大加工裕度(process margin)。
图1说明制造半导体器件的典型方法的横截面图。在衬底11上形成栅极图案G。每个栅极图案包括配置有栅极绝缘层12、栅极导电层13和栅极硬掩模14的堆叠结构。在栅极图案G的表面轮廓上形成蚀刻停止层(未显示)。在所得结构上形成绝缘层。平坦化所述绝缘层直到暴露栅极硬掩模14。在平坦化绝缘层的特定区域上形成光刻胶图案17。在光刻胶图案17和平坦化绝缘层之间形成抗反射涂层16。利用光刻胶图案17作为蚀刻阻挡层来蚀刻平坦化绝缘层以形成暴露相邻的栅极图案G之间的衬底11的接触孔18。形成所述接触孔18的工艺称为自对准接触(SAC)蚀刻工艺。附图标记15表示图案化的绝缘层15。
在上述的典型方法中，形成接触孔18的蚀刻工艺使用包括CxFy气体和CaHbFc气体的气体，其中CxFy气体含有氟(F)和碳(C)，其中x和y分别表示C和F的原子比，其范围为约1到约10，CaHbFc气体含有C、氢(H)和F，其中a、b和c分别表示C、H和F的原子比，范围为约1到约10。例如，CaHbFc气体包括CH2F2。
然而，随着集成规模的增加，栅极图案的垂直高度增加。因此，在SAC蚀刻过程中，不可避免地会针对对应于增加的蚀刻目标的量而过度使用蚀刻气体或增加蚀刻时间。因此，在栅极硬掩模14中可能产生蚀刻损失‘A’，导致降低的肩部裕度(shoulder margin)并引起接触孔洞未打开事件‘B’。
美国专利US6174451B1、US5869404B1和US6569778B2、和美国专利申请公开US20060003571A1给出了改进上述限制的现有技术。然而，可能难以控制这些现有技术中蚀刻工艺复杂的蚀刻变量，这是因为在蚀刻工艺期间加入CaHbFa气体或CxFy气体。
发明内容
本发明的实施方案涉及提供制造半导体器件的方法，其可改善接触孔的接触未打开事件，同时最小化栅极硬掩模的损失。
根据本发明的一个方面，提供一种制造半导体器件的方法，所述方法包括：在衬底上形成第一图案；在所述第一图案上形成基于氧化物的层；在所述基于氧化物的层上形成硬掩模层；在第一衬底温度下蚀刻所述硬掩模层；和蚀刻所述基于氧化物的层以形成第二图案，其中在大于第一衬底温度的第二衬底温度下，用包括氟(F)和碳(C)的气体作为主蚀刻气体蚀刻所述基于氧化物的层。
根据本发明的另一个方面，提供一种制造半导体器件的方法，所述方法包括：在衬底上形成多个栅极图案，每个栅极图案包括配置有导电层和基于氮化物的层的堆叠结构；在所述栅极图案上形成用于绝缘的基于氧化物的层；在所述基于氧化物的层上形成硬掩模层；在第一衬底温度下利用光刻胶图案蚀刻所述硬掩模层；和在第二衬底温度下利用所述基于氧化物的层和所述基于氮化物的层之间的选择性进行自对准接触蚀刻工艺来蚀刻所述基于氧化物的层以形成接触孔，其中使用包括氟(F)和碳(C)的气体作为主蚀刻气体蚀刻所述基于氧化物的层。
根据本发明的另一个方面，提供一种制造半导体器件的方法，所述方法包括：在衬底上形成蚀刻停止层和绝缘层；在所述绝缘层上形成硬掩模层；在第一衬底温度下蚀刻所述硬掩模层；和使用包括CxFy-基气体作为主蚀刻气体，在高于第一衬底温度的第二衬底温度下蚀刻所述绝缘层和所述蚀刻停止层，以形成暴露所述衬底的接触孔，其中所述基于CxFy的气体具有约1.5∶1到1.6∶1的碳氟比。
附图说明
图1说明制造半导体器件的典型方法的横截面图。
图2A到2D说明根据本发明的一个实施方案制造半导体器件的方法的横截面图。
具体实施方式
本发明的实施方案涉及制造半导体器件的方法。
图2A到2D说明根据本发明的一个实施方案，制造半导体器件的方法的横截面图。
参考图2A，在预先进行阱工艺和隔离工艺的半成品衬底21上形成栅极图案G’。栅极图案G’包括图案化栅极绝缘层22、图案化栅极导电层23、和图案化的栅极硬掩模24。更详细地，在衬底21上形成栅极绝缘层、栅极导电层和栅极硬掩模。实施光掩模工艺以形成图案化光刻胶。使用图案化光刻胶作为阻挡层蚀刻所述栅极硬掩模。因此，形成图案化栅极硬掩模24。去除图案化光刻胶。使用图案化栅极硬掩模24蚀刻所述栅极导电层和栅极绝缘层。因此，形成图案化栅极绝缘层22和图案化栅极导电层23。
使用典型的热氧化和干/湿氧化来形成所述栅极绝缘层。所述栅极导电层包括多晶硅层、钨层、硅化钨层及其组合中的一种。图案化栅极硬掩模24包括基于氮化物的层。例如，图案化栅极硬掩模24包括氮化硅层。
在所述栅极图案G’的表面轮廓上形成蚀刻停止层。所述蚀刻停止层包括基于氮化物的层。例如，所述蚀刻停止层包括氮化硅层。
在所得结构上形成绝缘层。进行化学机械抛光(CMP)工艺或回蚀刻工艺以平坦化所述绝缘层直到暴露图案化栅极硬掩模24。此时，栅极图案G’的上表面上的所述蚀刻停止层的一部分也被抛光。因此，形成图案化蚀刻停止层25和抛光绝缘层26。
抛光的绝缘层26包括选自硼硅玻璃(BSG)层、磷硅酸盐玻璃(PSG)层、原硅酸四乙酯(TEOS)层、高密度等离子体(HDP)氧化物层、旋涂玻璃(SOG)(spin on glass)层、和预平坦化层(APL)(advanced planarizationlayer)的一种。除了基于氧化物的层，抛光绝缘层26也可以包括无机的或有机基低k介电层。
在抛光绝缘层26上形成硬掩模层27。在接触蚀刻期间，硬掩模层27将用作接触硬掩模。硬掩模层27包括选自氧氮化硅(SiON)层、非晶碳层、多晶硅层、有机聚合物层、无机聚合物层、基于氮化物的层及其组合中的一种。
在硬掩模层27上形成光刻胶图案29。光刻胶图案29可形成为线型或沟槽型结构。可以在光刻胶图案29之下形成抗反射涂层28。
参考图2B，使用光刻胶图案29作为蚀刻阻挡层蚀刻硬掩模层27以形成硬掩模图案27A。在约-60℃～约20℃的第一衬底温度下蚀刻硬掩模层27。在第一衬底温度下蚀刻硬掩模层27基于温度来控制物理和化学反应，并允许形成硬掩模图案27A而没有变形。在形成硬掩模图案27A之后可去除光刻胶图案29。
参考图2C，利用抗反射涂层28作为蚀刻阻挡层蚀刻所述抛光的绝缘层26和图案化蚀刻停止层25，以形成暴露栅极图案G’之间的衬底21的接触孔30。因此，形成剩余的绝缘层26A。可以蚀刻抗反射涂层28同时蚀刻抛光的绝缘层26。可以在基本与用于蚀刻硬掩模层27的蚀刻装置相同的蚀刻装置中或在独立的蚀刻装置中，使用包括碳(C)和氟(F)的气体即基于CxFy的气体作为主蚀刻气体来蚀刻抛光的绝缘层26。在比用于蚀刻硬掩模层27的第一衬底温度高的第二衬底温度下，蚀刻抛光绝缘层26。例如，第二衬底温度约为30℃到约60℃。
用作主蚀刻气体的基于CxFy的气体包括具有低碳氟比的气体，比如C4F6或C5F8气体。氧(O2)和氩(Ar)可以加入到主蚀刻气体作为辅助气体。用作主蚀刻气体的基于CxFy的气体和O2的流量可以为约0.5sccm～约1.3sccm。例如C4F6气体和O2的流量可以为约0.5sccm～约1.3sccm。
当使用基于CxFy的气体作为主蚀刻气体蚀刻抛光的绝缘层26时，可以确保氧化物即抛光的绝缘层26和氮化物即图案化栅极硬掩模24之间的高选择性。因此，使图案化栅极硬掩模24的损失最小化，并可以显著改进接触孔30的打开。
换句话说，使用具有低碳氟比的基于CxFy的气体作为主蚀刻气体以形成接触孔能得到对氮化物的高选择性，保护基于氮化物的材料，同时选择性地蚀刻基于氧化物的材料。因此，可以减少不理想形成的接触孔，同时减少基于氮化物的材料的损失。因此，在蚀刻包括氧化物的抛光绝缘层26时，减少所述图案化栅极硬掩模24和图案化蚀刻停止层25的蚀刻损失。
可以得到对氮化物的高选择性，这是因为主蚀刻气体包括基于CxFy的气体。尤其是，所述基于CxFy的气体包括具有低碳氟比即y/x比的气体，比如C4F6气体，其中y/x比约1.5∶1，或C5F8气体，其中y/x比约1.6∶1与具有高碳氟比的气体相比，具有低碳氟比的气体能更易于产生CF2自由基。CF2自由基蚀刻氧化物，对氮化物具有高选择性。例如，根据该实施方案的基于CxFy的气体包括具有碳氟比1.6∶1或更小的气体。因此，在蚀刻氧化物时，可以得到对氮化物的高选择性，不生成聚合物。
如果在约30℃～约60℃的衬底温度，即第二衬底温度下蚀刻抛光的绝缘层26，那么可以得到对氮化物的更高选择性。即，在约30℃～约60℃的第二衬底温度下，使用包括低碳氟比即y/x比的气体的主蚀刻气体，比如C4F6气体，其中y/x比约1.5∶1、或C5F8气体，其中y/x比是约1.6∶1，更易于得到对氮化物的高选择性。
参考图2D，蚀刻所述图案化的蚀刻停止层25并去除所述硬掩模图案27A。因此，形成剩余的蚀刻停止层25A。在所得衬底结构上形成用于形成塞的导电材料。例如，导电材料包括多晶硅层。平坦化导电材料直到暴露图案化栅极硬掩模24，以在相邻的栅极图案G’之间形成定位塞31。
根据本发明的实施方案，在低的衬底温度下蚀刻用作自对准接触(SAC)硬掩模的硬掩模层，并在约30℃～约60℃的衬底温度下，使用基于CxFy的气体与包括O2和Ar的辅助气体来蚀刻所述图案化绝缘层。因此，可以在氧化物和氮化物之间得到高选择性裕度，产生最小化的图案化栅极硬掩模损失，同时改进开口形成。
即，可以改进不希望的接触孔的未打开事件，同时保证图案化栅极硬掩模的肩部裕度，不使用在典型的SAC工艺期间常常使用的生成聚合物的基于CHF的蚀刻气体。因为没有使用基于CHF的气体，所以在蚀刻工艺期间可不需要控制复杂的蚀刻变量。
虽然本发明的该实施方案描述了在栅极图案之间形成接触孔，但本发明也可用于在位线图案或金属线图案之间形成接触孔。
根据本发明的实施方案，因为减少了栅极硬掩模的损失同时不使用常常用于典型的SAC蚀刻工艺的生成聚合物的基于CHF的气体，所以可以保持所述栅极硬掩模的肩部裕度。此外，保持所述栅极硬掩模的肩部裕度改善了所述接触孔的未打开事件。
虽然已经关于具体的实施方案说明了本发明，显而易见的是，对于本领域技术人员而言可以不背离如以下权利要求限定的本发明的精神和范围而进行各种的变化和改变。

Claims (22)

1.一种制造半导体器件的方法，包括：
在衬底上形成第一图案；
在所述第一图案上形成基于氧化物的层；
在所述基于氧化物的层上形成硬掩模层；
在第一衬底温度下蚀刻所述硬掩模层；和
蚀刻所述基于氧化物的层以形成第二图案，
其中在大于所述第一衬底温度的第二衬底温度下，使用包括氟(F)和碳(C)的气体作为主蚀刻气体来蚀刻所述基于氧化物的层。
2.权利要求1的方法，其中所述包括F和C的气体包含碳氟比(y/x比)约1.6∶1或更小的基于CxFy的气体，其中x和y分别表示C和F的原子比。
3.权利要求2的方法，其中所述基于CxFy的气体包括C4F6气体和C5F8气体中的一种。
4.权利要求2的方法，其中将氧(O2)和氩(Ar)加入到所述基于CxFy的气体中，以蚀刻所述基于氧化物的层。
5.权利要求4的方法，其中所述基于CxFy的气体和O2的流量为约0.5sccm～约1.3sccm。
6.权利要求1的方法，其中在约30℃～约60℃的衬底温度下蚀刻所述基于氧化物的层。
7.权利要求1的方法，其中实施自对准接触蚀刻工艺以蚀刻所述基于氧化物的层包括使用硬掩模层。
8.权利要求1的方法，其中所述第一图案包含栅极图案、位线图案、和金属线中的一种，其上部具有基于氮化物的层，并且所述第二图案包含接触孔。
9.一种制造半导体器件的方法，包括：
在衬底上形成多个栅极图案，每个栅极图案包括配置有导电层和基于氮化物的层的堆叠结构；
在所述栅极图案上形成用于绝缘的基于氧化物的层；
在所述基于氧化物的层上形成硬掩模层；
在第一衬底温度下利用光刻胶图案蚀刻所述硬掩模层；和
在第二衬底温度下，利用所述基于氧化物的层和所述基于氮化物的层之间的选择性，实施自对准接触蚀刻工艺蚀刻所述基于氧化物的层，以形成接触孔，
其中使用包括氟(F)和碳(C)的气体作为主蚀刻气体来蚀刻所述基于氧化物的层。
10.权利要求9的方法，其中所述第一衬底温度为约-60℃～约20℃，所述第二衬底温度高于所述第一衬底温度。
11.权利要求9的方法，其中所述第二衬底温度为约30℃～约60℃，所述第一衬底温度低于所述第二衬底温度。
12.权利要求9的方法，其中所述第一衬底温度为约-60℃～约20℃，所述第二衬底温度为约30℃～约60℃。
13.权利要求9的方法，其中所述包括F和C的气体包含碳氟比(y/x比)约1.6∶1或更小的基于CxFy的气体，其中x和y分别表示C和F的原子比。
14.权利要求13的方法，其中所述基于CxFy的气体包括C4F6气体和C5F8气体中的一种。
15.权利要求13的方法，其中将氧气(O2)和氩气(Ar)加入到所述基于CxFy的气体中，以蚀刻所述基于氧化物的层。
16.权利要求15的方法，其中所述基于CxFy的气体和O2的流量为约0.5sccm～约1.3sccm。
17.权利要求9的方法，其中所述硬掩模层包含选自氧氮化硅(SiON)层、非晶碳层、多晶硅层、有机聚合物层、无机聚合物层、基于氮化物的层及其组合中的一种。
18.权利要求9的方法，其中实施自对准接触蚀刻工艺以蚀刻所述基于氧化物的层包括：在与用于蚀刻所述硬掩模层的蚀刻装置基本相同的蚀刻装置中或在独立的蚀刻装置中蚀刻所述基于氧化物的层。
19.一种制造半导体器件的方法，包括：
在衬底上形成蚀刻停止层和绝缘层；
在所述绝缘层上形成硬掩模层；
在第一衬底温度下蚀刻所述硬掩模层；和
在高于所述第一衬底温度的第二衬底温度下，使用包括基于CxFy的气体作为主蚀刻气体的气体蚀刻所述绝缘层和所述蚀刻停止层，以形成暴露所述衬底的接触孔，
其中所述基于CxFy的气体具有约1.5∶1～1.6∶1的碳氟比。
20.权利要求19的方法，其中利用光刻胶图案来蚀刻所述硬掩模层以形成硬掩模图案。
21.权利要求20的方法，其中利用抗反射涂层作为蚀刻阻挡层来蚀刻所述绝缘层。
22.权利要求21的方法，还包括：
去除所述硬掩模图案；
蚀刻剩余的蚀刻停止层；
利用导电材料在所得衬底结构上形成塞；和
平坦化所述导电材料直到暴露出栅极硬掩模，以在相邻的栅极图案之间形成定位塞。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376627A (zh) * 2010-08-10 2012-03-14 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100270262A1 (en) * 2009-04-22 2010-10-28 Applied Materials, Inc. Etching low-k dielectric or removing resist with a filtered ionized gas
US8846490B1 (en) * 2013-03-12 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
KR102321373B1 (ko) 2015-08-19 2021-11-02 삼성전자주식회사 반도체 장치의 제조 방법
US10600687B2 (en) * 2017-04-19 2020-03-24 Tokyo Electron Limited Process integration techniques using a carbon layer to form self-aligned structures

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3038950B2 (ja) * 1991-02-12 2000-05-08 ソニー株式会社 ドライエッチング方法
KR970000198B1 (en) * 1993-05-26 1997-01-06 Hyundai Electronics Ind Process for anisotropically etching semiconductor material
KR100244793B1 (ko) * 1996-05-01 2000-03-02 김영환 반도체 소자의 콘택홀 형성방법
US6174451B1 (en) * 1998-03-27 2001-01-16 Applied Materials, Inc. Oxide etch process using hexafluorobutadiene and related unsaturated hydrofluorocarbons
US6325861B1 (en) * 1998-09-18 2001-12-04 Applied Materials, Inc. Method for etching and cleaning a substrate
JP3436221B2 (ja) * 1999-03-15 2003-08-11 ソニー株式会社 半導体装置の製造方法
TW455948B (en) 1999-09-13 2001-09-21 Motorola Inc Process for etching an insulating layer and forming a semiconductor device
US6630407B2 (en) * 2001-03-30 2003-10-07 Lam Research Corporation Plasma etching of organic antireflective coating
US6569778B2 (en) * 2001-06-28 2003-05-27 Hynix Semiconductor Inc. Method for forming fine pattern in semiconductor device
KR20040057748A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 불화아르곤 노광원을 이용한 반도체소자의 패턴 형성 방법
KR100685675B1 (ko) * 2004-06-30 2007-02-23 주식회사 하이닉스반도체 반도체소자의 콘택홀 형성 방법
JP2006108336A (ja) * 2004-10-05 2006-04-20 Sony Corp 半導体装置の製造方法
JP2006245578A (ja) * 2005-02-28 2006-09-14 Hynix Semiconductor Inc 半導体装置の製造方法
KR101172853B1 (ko) * 2005-07-22 2012-08-10 삼성전자주식회사 반도체 소자의 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102376627A (zh) * 2010-08-10 2012-03-14 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法
CN102376627B (zh) * 2010-08-10 2013-11-06 中芯国际集成电路制造(上海)有限公司 接触孔的形成方法

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