CN101123432B - 具有可变延迟时钟的时钟产生装置及其方法 - Google Patents

Abstract

本发明揭露一种时钟产生装置及其方法。该装置的一实施例包含：一可调延迟电路，用以接收一输入时钟，并产生一具一相位偏移的输出时钟，其中该相位偏移由一控制信号所控制；一相位检测器，用以检测该输入时钟与该输出时钟间的相位差，并产生一相位误差信号；一加总电路，用以对一相位偏移信号与该相位误差信号予以进行加总成一经修正的相位误差信号；及一滤波器，用以对该经修正的相位误差信号予以进行滤波以产生该控制信号。

Description

具有可变延迟时钟的时钟产生装置及其方法

技术领域

本发明涉及一种时钟产生装置及其方法，特别涉及一种具有一可变延迟时钟的时钟产生装置及其方法。 

背景技术

对于时钟产生器而言，延迟锁定回路(delay lock loop，DLL)是一现有技术。图1是现有N级延迟锁定回路100的功能方块图。该N级延迟锁定回路100包含一压控延迟线(voltage-controlled delay line，VCDL)110、一相位检测器(phase detector，PD)120及一回路滤波器(loop filter，LF)130。压控延迟线110更包含N个可变延迟单元(variable delay cell)111_1、111_2、...、111_N等。压控延迟线110接收一输入时钟CLK_IN及一源自于回路滤波器130的控制电压Vc，并产生N个输出时钟CLK_1、CLK_2、...、CLK_N。输出时钟CLK_1是可变延迟单元111_1的输出，输出时钟CLK_2是可变延迟单元111_2的输出，依此类推。所有N个可变延迟单元实质上是由相同的电路所建构而成；因此，N个可变延迟单元实质上具有相同的延迟量。可变延迟单元111_N可藉由相位检测器120来对其输出时钟CLK_N与输入时钟CLK_IN的相位来进行比较，以产生用以表示输入时钟CLK_IN与输出时钟CLK_N间的相位关系的一相位误差信号PE。由相位检测器120所产生的相位误差信号PE，是藉由回路滤波器130予以进行滤波以产生控制电压Vc，该控制电压Vc控制压控延迟线110中的每一可变延迟单元的延迟。在稳态下，是产生一稳定的控制电压Vc以使得输出时钟CLK_N对准(align)该输入时钟CLK_IN；相位误差信号PE实质上是零，同时也意味对于控制电压Vc无须作更进一步的改变。令输入时钟CLK_IN的周期为T。在稳态下，每一可变延迟单元111_1、111_2、...、111_N皆具有一延迟量T/N，以使得输出时钟CLK_N对准输入时钟CLK_IN。在许多应用中，一相位反相运算(图1未示)施行在该最后一级可变延迟单元以产生一额外180°相移(即T/2的延迟)，在此情形中，每一可变延迟单元111_1、111_2、...、111_N在稳态下皆具有一T/(2N) 的延迟量。 

一时钟多路复用器(clock multiplexer)常被置于一延迟锁定回路中以产生一可变相位(或称为可变延迟)时钟。图2中例示一使用N级延迟锁定回路100所结构而成的时钟产生系统200及一时钟多路复用器220。图1中，N级延迟锁定回路100接收一输入时钟CLK_IN，并产生N个输出时钟CLK_1、CLK_2、...、CLK_N。时钟多路复用器220接收源自于N级延迟锁定回路100的N个输出时钟CLK_1、CLK_2、...、CLK_N，并依据一时钟选择信号PHASE_SELECT来产生一时钟产生系统200的输出时钟CLK_OUT。该输出时钟CLK_OUT依据时钟选择信号PHASE_SELECT来从该N个输出时钟CLK_1、CLK_2、...、CLK_N中所选出。 

虽然现有时钟产生系统200可产生一符合要求的相位(或称延迟量)，但仍存在着两个问题。第一个问题是需要一时钟多路复用器。在集成电路上实现一高频时钟多路复用器十分困难，当具大输入数目时更甚。第二个问题是延迟量的分辨率端视延迟缓冲器的级数而定。一般而言，一N级延迟锁定回路(具前述所提及的在最后一级可变延迟单元的输出端进行相位反相运作)能在相位延迟量上提供一具(180/N)°的分辨率。例如，为达相位延迟量具10°的分辨率，则须采用18级的延迟锁定回路。因此，在相位延迟上使用延迟锁定回路来产生一具高分辨率的可变延迟时钟是不实际的。 

发明内容

本发明的目的之一是提供一种时钟产生装置与其方法，以解决上述问题。 

本发明的目的之一是提供一种时钟产生装置与其方法，其能在一输入数目不多的时钟多路复用器下产生一符合要求的相位。 

本发明的目的之一是提供一种时钟产生装置与其方法，该时钟产生装置与其方法具有高分辨率的可变延迟时钟。 

本发明的实施例揭露一种时钟产生装置。该时钟产生装置包含：一可调延迟电路，用以接收一输入时钟以及一控制信号，并产生一输出时钟，其中，该输出时钟与该输入时钟具有一相位偏移量，该相位偏移量由该控制信号所决定；一相位检测器，用以检测该输入时钟与该输出时钟间的一相位差，并产生一相位误差信号，该相位误差信号对应于该相位差；一加总电路，加总该相位误差信号及一相位偏移信号而产生一经修正的相位误差信号；及一滤 波器，用以对该经修正的相位误差信号进行滤波以产生该控制信号。 

本发明的实施例揭露一种用以产生一输出时钟的方法。该方法包含下列步骤：接收一输入时钟；藉由延迟该输入时钟以产生该输出时钟，其中，该输入时钟的延迟量由一控制信号所控制；检测一该输入时钟与该输出时钟间的相位差以产生一相位误差信号；依据该相位误差信号与一相位偏移信号以产生一经修正的相位误差信号；及对该经修正的相位误差信号进行滤波以产生该控制信号。 

附图说明

图1是现有N级延迟锁定时钟回路(DLL)的功能方块图； 

图2是现有时钟产生系统的功能方块图； 

图3是本发明的时钟产生装置的延迟时钟合成器(DLCS)的一实施例示意图； 

图4是图3中的相位检测器(PD)的一实施例示意图； 

图5是产生相位偏差信号PO的一实施例示意图； 

图6是在不同PHA_OS数值下的时序图； 

图7是本发明的时钟产生装置的可变延迟时钟合成器的示意图； 

图8是在STATE＝0及POX＝I/4下的一实施例时序图； 

图9是本发明的有限状态机(FSM)的一实施例示意图；及 

图10是本发明的交越检测器(crossover detector)的一实施例示意图。 

附图符号说明 

100：现有N级延迟锁定时钟回路 

110、340、340_0、340_1：压控延迟线 

111_1-111_N：可变延迟单元 

120、310、400：相位检测器 

130、330、330_0、330_1：回路滤波器 

200：现有时钟产生系统 

220：相位选择器 

300、300_0、300_1：延迟锁定时钟合成器 

320、320_0、320_1：加总电路 

410：相位频率检测器

412、414：数据触发器 

416、1050：与门 

420：电荷泵 

422：电流源 

424：第一开关 

426：第二开关 

428：电流槽 

500、520_1-520_K、920：数字/模拟转换器 

510：编码器 

530：加总单元 

700：可变延迟时钟合成器 

710：有限状态机 

720：多路复用器 

910：累加器 

930：交越检测器 

940：触发器 

950：逻辑反相器 

960：第一多路复用器 

970：第二多路复用器 

1030：第二触发器 

1040：异或门 

1050：与门 

1060：第一触发器 

1080：绝对值运算器 

1090：比较器 

CLK_IN：输入时钟 

CLK_INB：反相输入时钟 

CLK_1-CLK_N、CLK_OUT：输出时钟 

CLK_OUTO：第一输出时钟 

CLK_OUTI：第二输出时钟 

PEO：第一相位误差信号

PE1：第二相位误差信号 

PE’：经修正的相位误差信号 

PEO’：经修正的第一相位误差信号 

PE1’：经修正的第二相位误差信号 

PO、PO0、PO1、PO₁ ^-PO_K：相位偏移信号 

UP、DN、RESET、S1、S2、OS_GT_TH、XO：逻辑信号 

STATE：有限状态信号 

PE：相位误差信号 

PHA_CH：相位变化信号 

POX：相位偏移变数 

VC：控制电压 

V_CO：第一控制电压 

V_C1：第二控制电压 

PHA_TH：临界值 

T：时钟周期 

PHA_OS：整数 

PHASE_SELECT：时钟选择信号 

P₁-P_K：三元码 

具体实施方式

图3是本发明的时钟产生装置。该时钟产生装置是一延迟时钟合成器(delay clock synthes izer，DLCS)。在一实施例中，延迟锁定时钟合成器300接收一输入时钟CLK_IN及一相位偏移信号PO，并产生一输出时钟CLK_OUT，其中，输出时钟CLK_OUT具有一与输入时钟CLK_IN有关的一相位偏移量(offset)，且该相位偏移量是由相位偏移信号PO所控制。延迟锁定时钟合成器300包含一相位检测器(Phase detector)310、一加总电路(summing circuit)320、一回路滤波器(Loop filter)330及一压控延迟线(Voltage controlled delay line，VCDL)340。压控延迟线340接收输入时钟CLK_IN，并藉由源自回路滤波器330的一控制电压V_C作为控制信号来控制输入时钟CLK_IN的延迟量，以产生输出时钟CLK_OUT。相位检测器310对输出时钟CLK_OUT的相位与该输入时钟CLK_IN的相位进行比较，并产生一 用以表示输入时钟CLK_IN与输出时钟CLK_OUT间的相位差的一相位误差信号PE。相位误差信号PE通过加总电路320与相位偏移信号PO进行加总，并产生一经修正的相位误差信号PE’。经修正的相位误差信号PE’通过回路滤波器330来予以进行滤波，以产生作为控制信号的控制电压V_C。在闭回路状态下，输出时钟CLK_OUT的相位被调整以建立了与输入时钟CLK_IN间的特定的关系。在稳态下，输出时钟CLK_OUT的相位与输入时钟CLK_IN的相位具有一特定的数值关系，以便相位误差信号PE通过相位偏移信号PO作补偿(offset)。总而言之，该经修正的相位误差信号PE’实际上是零，亦明白指出输出时钟CLK_OUT的相位无须再作改变。一实施例中，回路滤波器330包含有一电容。 

所述的压控延迟线340是可调延迟电路(Adjustable delay circuit)的一实施例，本领域普通技术人员可利用其它任一适用的可调延迟电路来取代延迟锁定时钟合成器300中的压控延迟线340，接受回路滤波器330的控制来延迟输入时钟CLK_IN，以产生输出时钟CLK_OUT。 

在一较佳实施例中，相位误差信号PE与相位偏移信号PO两者皆是电流型态信号。在此，相位误差信号PE与相位偏移信号PO可无须通过加总电路320来加总产生该经修正的相位误差信号PE’。亦即，该加总电路320是一节点，以将相位误差信号PE与相位偏移信号PO直接耦接合成为该经修正的相位误差信号PE’。 

在一较佳实施例中，相位检测器310被实作为一线性相位检测器(Linearphase detector)。在每次进行相位比较时，相位检测器310产生一脉冲(Pulse)，该脉冲的振幅(Magnitude)固定，但是，该脉冲的宽度是可变的，该脉冲的宽度与输入时钟CLK_IN与输出时钟CLK_OUT间的相位误差成比例。该脉冲的极性指出输入时钟CLK_IN与输出时钟CLK_OUT间的时序关系。举例来说，若输出时钟CLK_OUT早于输入时钟CLK_IN，则该脉冲的正负极性符号是一正值；若输出时钟CLK_OUT晚于输入时钟CLK_IN，则该脉冲的极性是一负值。在一较佳实施例中，该脉冲被实作为一电子电流脉冲(electricalcurrent pulse)。 

图4是图3中的相位检测器310的一具体实施例。在此，相位检测器400包含一相位频率检测器(phase-frequency detector)410及一电荷泵(chargepump circuit)420。电荷泵420接收输入时钟CLK_IN(即图3的延迟锁定 时钟合成器300的输入时钟CLK_IN)及输出时钟CLK_OUT(即图3的延迟锁定时钟合成器300的输出时钟CLK_OUT)，并产生二逻辑信号UP、DN。一实施例中，相位频率检测器410包含二数据触发器(dataflip-flop)412、414及一与门(AND gate)416。每一数据触发器具有四个端点：输入端D、时钟触发端、重置端(reset)R及输出端Q。相位频率检测器是熟悉此领域技术者所知悉，故在此不再赘述。电荷泵420包含一电流值为I的电流源(currentsource)422、一由逻辑信号UP所控制的第一开关424、一由逻辑信号DN所控制的第二开关426及一电流值为I的电流槽(current sink)428。电荷泵亦为熟悉此领域技术者所知悉，故在此不再赘述。若输出时钟CLK_OUT的时序是以一τ值领先输入时钟CLK_IN，则相位误差信号PE中产生一振幅为I且宽度为T的正向电流脉冲；若输出时钟CLK_OUT以一T值落后输入时钟CLK_IN，则相位误差信号PE中产生一振幅为I且宽度为τ的负向电流脉冲。 

一实施例中，相位偏移信号PO藉由一数字/模拟转换器(Digital-to-analog converter)而产生。图5例示使用一数字/模拟转换器500来产生相位补偿信号PO的一具体实施例。在此，以一整数PHA_OS来表示相位偏移量，其中K≤PHA_OS≤K，且K是一正整数。一编码器(Encoder)510将整数PHA_OS转换成K个三元码P₁、P₂、...、P_K，每一三元码具有1、0及1等三种可能数值。编码器510是在令所有K个三元码的总和等于整数PHA_OS的情境下运作。每一三元码(P₁、P₂、...或P_K)通过一三元数字/模拟转换器(520_1、520_2、...或520_K)而被转换成一模拟信号。举例来说，三元码P₁被三元数字/模拟转换器520_1接收及转换，三元码P₂被三元数字/模拟转换器520_2接收及转换，依此类推。所有三元数字/模拟转换器(520_1、520_2、...、520_K)的输出通过一加总单元530而进行加总，并产生相位偏移信号PO。在一较佳的实施例中，所有三元数字/模拟转换器(520_1-520_K)是电流模式(Current-mode)的数字/模拟转换器，且其输出可无须使用加总单元530而可被直接合并以产生相位偏移信号PO。请注意，其也能在不悖离本发明精神下去使用另一编码器，来将整数PHA_OS转换成多个二元码，其中，每一二元码具有两种数值，即-1及1；也能在不悖离本发明精神下去使用另种编码器，来将整数PHA_OS转换成二元码与三元码的组合。 

请继续参考图5。在一较佳实施例中，每一三元数字/模拟转换器(520_1、520_2、...、530_K)可由一对应的电荷泵电路来施作，其中，该对应的电荷泵电路与图4中的电荷泵420相似。每一三位码(P₁、P₂、…、或P_K等)以两逻辑信号来表示(详见图4中的UP及DN)：一是用以控制一第一开关(详见图4中的第一开关424)，且另一是用以控制一第二开关(详见图4中的第二开关426)；其中，该第一开关用于使能对应的电荷泵以供给电流，而该第二开关用于使能对应的电荷泵以汲取电流。举例来说，当三元码为1时(UP＝1及DN＝0)，对应的电荷泵供给一往外流的电流；当三元码为-1时(UP＝0及DN＝1)，对应的电荷泵汲取一往内流的电流；当三元码为0时(UP＝0及DN＝0)，对应的电荷泵则被禁止(disable)。在一具体实施例中，每一三元数字/模拟转换器(520_1、520_2、…、530_K)由其对应的电荷泵所施作，且源自每一之三元数字/模拟转换器的电流输出是：(1)若三元码是1时，则为J；(2)若三元码是-1时，则为-J；及(3)若三元码是0时，则为零。因此，用以表示相位偏移信号PO的输出电流的组合值(resultant value)是(PHA_OS)·J。在此，请参阅图3。在稳态下，相位误差信号PE信号则通过相位偏移信号PO信号而予以补偿(offset)，换言之，即其时间均值(time-averages)(或称时间积分(time-integrals))必须相同，但正负号却相反。倘若令输入时钟CLK_IN与输出时钟CLK_OUT间的时序差为τ，则在稳态下，依电荷守恒原则(principle of charge conservation)可得到下列关系式：

τ·I＝(PHA_OS)·J·T 

或 

τ＝T·PHA_OS·J/I 

这里，I是该相位检测器400(详见图4)中的电荷泵420的电流振幅；J是源自于产生相位偏移信号PO的每一三元数字/模拟转换器的电荷泵的电流振幅；PHA_OS是一整数，用以控制该相位偏移信号PO的生成；T是输入时钟CLK_IN的周期。T·PHA_OS·J/I是在图5实施例中图3的相位偏移信号PO的数值。 

这里，可藉由选择一合适的整数PHA_OS来建立一输入时钟CLK_IN与输出时钟CLK_OUT间的所欲达成的相位差。举例来说，倘若令PHA_OS为介于-4与4之间的一整数(即，当图5中的K为4时)。并且，令J为I/8，那么，在稳态下，介于输入时钟CLK_IN与输出时钟CLK_OUT间的时序差(timingdifference)将会是T·(PHA_OS)/8。图6显示出在数种不同PHA_OS数值下的 时序图。如此，为了在延迟中实现高分辨率，只须选择一较大的数值K即可。 

在所揭示的一实施例中，由于介于输入时钟CLK_IN与输出时钟CLK_OUT间的相位偏移量(phase offset)被限制在[-T，T]；由此，由一相位检测器所检测而得知一介于相同频率间的两时钟的相位差将不能比时钟周期来得大。因此，(PHA_OS)·J/I需被限制在[-1，1]，以确保稳态下经修正的相位误差信号PE’＝0能被达到。从而，延迟锁定时钟合成器300所产生的相位偏移量(offset)亦将被限制于[-T，T]。 

在一些应用里，其需以一超过一完整时钟周期的相位偏移量(offset)来延迟一时钟。尤对一锁相环(Phase-Lock Loop，PLL)的应用，相位偏移量(offset)应不受限制。这里，相较于绝对相位偏移量，周期间的相位变化量的具体说明更为合宜。当使用一三元码信号型态的相位变化信号PHA_CH指出从上一时钟周期所累增的相位改变量，取代使用PHA_OS信号来指出一绝对相位偏移量。此三元相位变化信号PHA_CH具三种可能值：0、1及-1。PHA_CH＝0意指无相位变化(从上一时钟周期)；PHA_CH＝1意指须进一步的相位延迟；及PHA_CH＝-1意指须进一步的相位超前。此绝对相位偏移量是该相位变化信号PHA_CH的累计总和，所以是不受限制的。 

一实施例中，是使用一双重可变延迟时钟电路(dual variable delayclock circuit，dual VDCC)结构的时钟产生系统来产生一具无相位偏移量限制的时钟。所述的双重可变延迟时钟电路结构包含两个可变延迟时钟电路；在任何操作时间下，该二可变延迟时钟电路其中之一是在主动(active)状态，而另一可变延迟时钟电路是在预备(stand-by)状态。在预备状态下的可变延迟时钟电路用于产生该时钟产生系统的一预备时钟，同时，在主动状态下的可变延迟时钟电路用于产生该时钟产生系统的一最终的输出时钟。介于该最终的输出时钟及该预备时钟间初始的相位差是180°。对于该主动状态的可变延迟时钟电路而言，是通过一相位偏移信号的控制来调整该最终的输出时钟的相位。当该最终的输出时钟的相位被调整至相位偏移为180°的程度时，则两个可变延迟时钟电路的角色将会被互换。亦即，当现行的预备状态的可变延迟时钟电路接替用以产生该最终的输出时钟的角色时，另一可变延迟时钟电路进入预备状态。每当该两个可变延迟时钟电路角色互换时，就能有效地对该最终的输出时钟的相位偏移量范围延展180°。如此，该最终的输出时钟的相位偏移量即可不受限制。

图7显示时钟产生装置，该时钟产生装置是一可变延迟时钟合成器700。可变延迟时钟合成器700使用双重延迟锁定时钟合成器(dual delay lockclock synthesizer，dual DLCS)结构来达到无限制的相位偏移量。按，所述的延迟锁定时钟合成器是前段所述的可变延迟时钟电路的一范例。图7中，可变延迟时钟合成器700包含二延迟锁定时钟合成器300_0及300_1、一多路复用器720及一有限状态机(Finite state machine，FSM)710。延迟锁定时钟合成器(DLCS)300_0、300_1由与图3中所示的延迟锁定时钟合成器300相同的电路所建构而成。延迟锁定时钟合成器300_0接收一输入时钟CLK_IN及一第一相位偏移信号PO0，并产生一第一输出时钟CLK_OUTO，其中第一输出时钟CLK_OUT0具一与输入时钟CLK_IN有关的相位偏移量，且该偏移量由第一相位偏移信号PO0所决定。延迟锁定时钟合成器300_1接收一反相输入时钟CLK_INB(即与输入时钟CLK_IN的相位相差180°)及一第二相位偏移信号PO1，并产生一第二输出时钟CLK_OUT1，其中该第二输出时钟CLK_OUT1具一与输入时钟CLK_INB有关的相位偏移，且该偏移量由第二相位偏移信号PO1所决定。多路复用器720接收该源自延迟锁定时钟合成器300_0的第一输出时钟CLK_OUT0与该源自延迟锁定时钟合成器300_1的第二输出时钟CLK_OUT1，并依据一有限状态信号STATE以产生该最终的输出时钟CLK_OUT。当有限状态信号STATE为0时，则选择第一输出时钟CLK_OUT0为该最终的输出时钟；反之，则选择第二输出时钟CLK_OUT1。有限状态机710接收源自延迟锁定时钟合成器300_0的第一输出时钟CLK_OUT0、源自延迟锁定时钟合成器300_1的第二输出时钟CLK_OUT1及一相位变化信号PHA_CH，并产生第一相位偏移信号P00以控制延迟锁定时钟合成器300_0的相位、第二相位偏移信号PO1以控制延迟锁定时钟合成器300_1的相位及有限状态信号STATE以决定选择哪一个延迟锁定时钟合成器来产生最终的输出时钟CLK_OUT。 

换言之，第一输出时钟信号CLK_OUT0与第二输出时钟信号CLK_OUT1是可变延迟时钟合成器700的中间时钟，而由多路复用器720从第一输出时钟信号CLK_OUT0与第二输出时钟信号CLK_OUT1等二中间时钟中，选择其中的一中间时钟来作为可变延迟时钟合成器700的输出时钟CLK_OUT。 

以下以一实施例说明可变延迟时钟合成器700的基本运作原理。相位变化信号PHA_CH是一三元信号，其可能的三种信号为：0、1及-1。当相位变 化信号PHA_CH为非零值时，一相位延迟或一相位提前便会被予以执行。在有限状态机710内部具有用以储存一相位偏移变量POX的可逆计数器(up/downcounter)。当相位变化信号PHA_CH为1时，相位偏移变量POX则被增加；当相位变化信号PHA_CH为-1时，相位偏移变数POX则会被减少。当另一延迟锁定时钟合成器在预备状态下时，现行被用以产生最终的输出时钟CLK_OUT的延迟锁定时钟合成器则会在主动状态下。对于处于主动状态下的延迟锁定时钟合成器而言，是将相对应的相位偏移信号指定为相位偏移变数POX的值。对于处于预备(stand-by)状态下的延迟锁定时钟合成器而言，是将该相对应的相位偏移信号指定为一预定值，例如，将相位偏移信号指定为0。举例来说，当有限状态信号STATE为0时，延迟锁定时钟合成器300_0处于主动状态，此时是将第一相位偏移信号PO0指定为相位偏移变数POX的值；同时，延迟锁定时钟合成器300_1处于预备(stand-by)状态，此时是将第二相位偏移信号PO1的值指定为0。当有限状态信号STATE为1时，延迟锁定时钟合成器300_1处于主动状态，此时是将第二相位偏移信号PO1指定为相位偏移变数POX的值；同时，延迟锁定时钟合成器300_0处于预备(stand-by)状态，此时是指派第一相位偏移信号PO0的值为0。每一延迟锁定时钟合成器电路工作在一闭回路状态下，并通过相对应的相位偏移信号来抵消相位误差信号。举例来说，当有限状态信号STATE为0时，相位误差信号PE0的值将转变(settle)为相位偏移变数POX，且相位误差信号PE1将转变(settle)为0。从而，第一输出时钟CLK_OUT0具有一由相位偏移变量POX所决定的相位偏移量(有关于输入时钟CLK_IN)，且第二输出时钟CLK_OUT1的相位与反相输入时钟CLK_INB的相位相同。这里，源自主动状态的延迟锁定时钟合成器的输出时钟相位因相位偏移变量POX的增加或减少而被提前或延迟，同时，预备状态的延迟定时钟合成器将产生一与其相对应的输入时钟同相位的输出时钟。图8是有限状态信号STATE＝0及相位偏移变量POX＝I/4时的时序图；图中显示出相对于输入时钟CLK_IN，第二输出时钟CLK_OUT1具有180的延迟(即T/2)，且第一输出时钟CLK_OUT0具有90°的延迟(即T/4)。 

若相位偏移变量POX的振幅达到I/2，则自主动状态的延迟锁定时钟合成器的相位延迟或相位提前亦会达到I/2。此种状况下，会检测到一般被称为交越状态(crossover)的状况，例如，在进行第一输出时钟CLK_OUT0与第二输出时钟CLK_OUT1间的相位比较时，第一输出时钟CLK_OUT0与第二输 出时钟CLK_OUT1将在主动状态的延迟锁定时钟合成器的相位延迟/提前达到T/2的瞬间彼此相互对齐(align)。在此情形下，有限状态机710触发(toggle)有限状态信号STATE的逻辑值改变，并将相位偏移变量POX、第一相位偏移信号PO0及第二相位偏移信号PO1重设为0。 

图9是有限状态机710的一实施例。在此实施例中，有限状态机710包含一累加器(accumulator)910、一数字/模拟转换器920、一交越检测器(crossover detector)930、一触发器(flip-flop)940、一逻辑反相器(logical inverter)950、一第一多路复用器960及一第二多路复用器970。累加器910是一可逆计数器，其接收相位变化信号PHA_CH。累加器910对相位变化信号PHA_CH作计数(count up)、倒数(count down)及维持原值。累加器910的输出是一整数PHA_OS，可通过数字/模拟转换器920来转换成相位偏移变数POX，较佳的实施是一电流型态信号；其中，数字/模拟转换器920的较佳实施可为显示于图5中的数字/模拟转换器500。交越检测器930接收源自延迟锁定时钟合成器300_0的第一输出时钟CLK_OUT0及源自延迟锁定时钟合成器300_1的第一输出时钟CLK_OUT1，并产生一数字逻辑信号RESET，其中数字逻辑信号RESET被用以重设累加器910中的计数器，及用以触发触发器940。交越检测器930检测输出时钟CLK_OUT0与CLK_OUT1的交越状态。一旦交越状态被检测到，逻辑信号RESET便被启动以重设累加器910中的计数器数值。同时，触发器940输出因逻辑信号RESET的触发而被激发，其中，逻辑信号RESET是藉由反相器950作为一反相反馈至触发器940。触发器940的输出(即有限状态信号STATE)用于决定选择哪一个延迟锁定时钟合成器来产生最终的输出时钟CLK_OUT。当有限状态信号STATE为0时，是选择延迟锁定时钟合成器300-0；在此情形下，相位偏移变量POX通过多路复用器960而被指定为第一相位偏移信号PO0。当有限状态信号STATE为1时，则选择延迟锁定时钟合成器300_1；在此情形下，相位偏移变量POX是通过多路复用器970而被指定为第二相位偏移信号PO1，且第一相位偏移信号PO0是通过多路复用器960而被指定为0。 

图10是交越检测器930的一实施例示意图。交越检测器930包含一第一触发器1060、一第二触发器1030、一异或门(XOR gate)1040、一与门(ANDgate)1050、一绝对值运算器(absolute value operator)1080及一比较器(Comparator)1090。触发器1060以第二输出时钟CLK_OUT1取样第一输 出时钟CLK_OUT0，以产生一逻辑信号S1，其中逻辑信号S1更通过触发器1030来进行取样，以产生一逻辑信号S2。当交越状态发生时，即第一输出时钟CLK_OUT0对齐(align)于第二输出时钟CLK_OUT1时，逻辑信号S1将会与逻辑信号S2反相。逻辑信号XO将会被启动，其中，逻辑信号XO通过逻辑门1040来对逻辑信号S1与逻辑信号S2进行互斥或运算(XOR operation)而得。然，熟悉此领域技术者都知晓，当第一输出信号CLK_OUT0与第二输出信号CLK_OUT1间相位相差180°时，逻辑信号XO便会被启动。一较佳实施例，为避免误判交越状态，则需更进一步使用与门1050与逻辑信号OS_GT_TH来确认逻辑信号XO是否符合要求，其中逻辑信号OS_GT_TH仅当相位偏移变量PHA-OS的绝对值大于预定临界值(predetermined threshold)PHA_TH时才会被启动。绝对值运算器1080与比较器1090被用以产生逻辑信号OS_GT_TH，其中，逻辑信号OS_GT_TH用于表示相位偏移变量PHA_OS的绝对值是否超过临界值PHA_TH。 

图9的实施例中，是使用一交越检测器930来决定一交越状态，并据此启动逻辑信号RESET与触发有限状态信号STATE的逻辑值改变。在另一具体实施例中，交越检测器的功能可由一算法来完成，无须一个真正的硬件电路。举例来说，在一未使用显式(explicit)交越检测器电路的实施例中，当有限状态机710内部的相位偏移变量PHA_OS符合180°的相位偏移量时，便触发逻辑信号RESET。举例来说，当PHA_OS·J/I等于1/2或(-1/2)时，则预期会有一交越状态发生，其中，J是在图9所示的数字/模拟转换器920中的每一三元数字/模拟转换器的电流振幅，而I是相位检测器310_0、310_1中的电荷泵电流振幅。在另一实施例中，是在一开回路状况下，预测将会有一交越状况发生。若在数字/模拟转换器920中的这些电荷泵电路与在相位检测器310_0中的这些电荷泵电路的电流振幅匹配(matching)良好的话，则上述交越状态的预测将会很精准。 

在另一实施例中，反相输入时钟CLK_INB相对于输入时钟CLK_IN并非成180°反相。举例来说，反相输入时钟CLK_INB可与输入时钟CLK_IN相差90相位。只要交越状态可被正确地检测(或预测)到，则在图9中所示的方法仍可继续运作。 

对于这些熟悉此领域技术者，本发明中所教示的原则可被以许多样态来加以实现。举例来说，其可利用三个延迟锁定时钟合成器来加以实现。当其 它两个延迟锁定时钟合成器在预备状态时，剩下的延迟锁定时钟合成器运作在主动状态下。当一交越状态被检测到时，主动状态的延迟锁定时钟合成器可与其它两个在预备状态的延迟锁定时钟合成器中的任一个进行角色互换。且，延迟锁定时钟合成器是可变延迟时钟电路的一范例。可任意选用一种可变延迟时钟电路来取代延迟锁定时钟合成器300_0或延迟锁定时钟合成器300_1，只要所选用的可变延迟时钟电路接收一输入时钟(CLK_IN或CLK_INB)及一偏移信号(PO0或PO1)，并产生一相对于其输入时钟(CLK_IN或CLK_INB)具相位偏移量的输出时钟(CLK_OUT0或CLK_OUT1)，其中，输出时钟的相位偏移量由相位偏移信号(PO0或PO1)所决定。 

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (12)

1.一种时钟产生装置，包含：

一可调延迟电路，用以接收一输入时钟以及一控制信号，并产生一输出时钟，其中，该输出时钟与该输入时钟具有一相位偏移量，该相位偏移量由该控制信号所决定；

一相位检测器，用以检测该输入时钟与该输出时钟间的一相位差，并产生一相位误差信号，该相位误差信号对应于该相位差；

一加总电路，加总该相位误差信号及一相位偏移信号而产生一经修正的相位误差信号；

一滤波器，用以对该经修正的相位误差信号进行滤波以产生该控制信号；

一编码器，用以接收一输入码，并转换该输入码为多个输出码；

多个转换器，用以分别对该多个输出码予以进行转换以输出多个模拟信号；及

一加总单元，用以将该模拟信号加总以输出该相位偏移信号。

2.如权利要求1所述的时钟产生装置，其中，该多个输出码中至少有一输出码为三元码。

3.如权利要求1所述的时钟产生装置，其中，该多个转换器中至少一转换器为电荷泵电路。

4.如权利要求3所述的时钟产生装置，其中，该加总单元是一节点。

5.如权利要求1所述的时钟产生装置，其中，该相位误差信号具有一符号，该符号用于表示该输入时钟与该输出时钟间的时间关系，且该相位误差信号具有一振幅，该振幅与该输入时钟与该输出时钟间的该相位差成比例。

6.如权利要求1所述的时钟产生装置，其中，该相位检测器是一线性相位检测器。

7.如权利要求1所述的时钟产生装置，其中，该加总电路是一节点。

8.一种用于产生一输出时钟的方法，包含下列步骤：

接收一输入时钟；

藉由延迟该输入时钟以产生该输出时钟，其中，该输入时钟的延迟量由一控制信号所控制；

检测一该输入时钟与该输出时钟间的相位差以产生一相位误差信号；

对一输入码进行转换而成为多个输出码；

分别对该多个输出码进行转换以输出多个模拟信号；

对该多个模拟信号进行加总以产生一相位偏移信号；

依据该相位误差信号与该相位偏移信号以产生一经修正的相位误差信号；及

对该经修正的相位误差信号进行滤波以产生该控制信号。

9.如权利要求8所述的方法，其中，该多个输出码中至少一输出码为三元码。

10.如权利要求8所述的方法，其中，该多个模拟信号中至少一模拟信号是一电流型态信号。

11.如权利要求8所述的方法，其中，该相位误差信号具有一符号，该符号用于表示该输入时钟与该输出时钟间的时间关系，且该相位误差信号具有一振幅，该振幅与该输入时钟与该输出时钟间的该相位差成比例。

12.如权利要求8所述的方法，其中，该相位误差信号与该相位偏移信号是电流型态信号。

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