CN101123255B - 半导体集成电路装置 - Google Patents

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Abstract

本发明提供一种半导体集成电路装置，防止随着芯片的微细化而容易产生的闭锁。由NchMOSFETN1和PchMOSFETP1构成CMOS电路。具有：栅极、漏极及背栅与NchMOSFETN1的背栅连接、源极与NchMOSFETN1的源极连接的NchMOSFETN2以及栅极、漏极及背栅与PchMOSFETP1的背栅连接、源极与PchMOSFETP1的源极连接的PchMOSFETP2。NchMOSFETN2总是连接于NchMOSFETN1的接地的源极和背栅之间，PchMOSFETP2总是连接于PchMOSFETP1的与电源连接的源极和背栅之间，分别作为电压限制元件(限制电路)起作用。

Description

半导体集成电路装置
技术领域
本发明涉及到一种半导体集成电路装置，尤其涉及一种具有防止闭锁功能的半导体集成电路装置。
背景技术
在CMOS电路中，与nMOS晶体管、pMOS晶体管及阱的结构伴随地产生的一对npn及pnp双极性晶体管构成晶闸管，该晶闸管有时会由于噪声等而导通产生被称为闭锁(latch up)的现象。图5是示意性地表示包括CMOS电路的半导体集成电路装置的结构的截面图。在图5中，半导体集成电路装置在p基板110上形成深n阱(deep n-well)120、p阱121、n阱122。在p阱121上具有n+扩散层125、126，与栅电极127a一并形成nMOS晶体管。并且，在p阱121上具有p+扩散层151，从反馈偏压控制器电路140a经由p+扩散层151向p阱121供给反馈偏压。进而，与nMOS晶体管的源极相当的n+扩散层126与接地GND连接。
另一方面，在n阱122上具有p+扩散层128、129，与栅电极127b一并形成pMOS晶体管。并且，在n阱122上具有n+扩散层152，从反馈偏压控制器电路140b经由n+扩散层152向n阱122供给反馈偏压。进而，与pMOS晶体管的源极相当的p+扩散层129与电源VDD连接。并且，在各个扩散层间设有元件分离区域115。
在这种结构的半导体集成电路装置中，由n阱122、p阱121、n+扩散层126形成npn双极性晶体管Q1，由p阱121、n阱122、p+扩散层129形成pnp双极性晶体管Q2。并且，npn双极性晶体管Q1、pnp双极性晶体管Q2构成晶闸管。因此，该晶闸管由于噪声等而导通，产生闭锁时，从电源VDD向接地GND流过较大的短路电流Is，半导体集成电路装置的工作本身变得不稳定。因此，防止产生这种闭锁很重要。
可是，在电源接通等电压不稳定时很容易产生这种闭锁。尤其是反馈偏压控制器电路140a、140b大多数构成为提供被电荷泵电路等升压的电压，因此作为电源路径并不一定供给充分稳定的电压。因此，在专利文献1中，公开了一种防止电源接通时的闭锁现象的半导体集成电路。该半导体集成电路构成为，使用接地电位作为低电位VSS时，从电源电位VDD被供给开始、到偏压电路工作为止，供给低电位VSS的电源端子和形成有n沟道MOS晶体管的p型区短路，且在偏压电路开始工作后，切断电源端子和p型区，向该p型区供给负电位。因此，在电源接通时，形成有n沟道型MOS晶体管的P型区的电位不会过渡性地上升至正电位，n型源极区域和p型区上不会施加正向电压，因此能够防止闭锁。
专利文献1：日本专利特开平8-37283号公报
然而，随着现今的半导体集成电路装置的微细化，沟道电流流动时产生的热载流子引起的阱电流Ihcl、从栅电极流向阱的栅极泄漏电流Igate、在漏极和阱之间变为高电场、从漏电极泄露的带间隧道电流Ibtbt等内部晶体管自身的阱泄漏电流(Ileak＝Ihcl+Igate+Ibtbt)上升。并且，在半导体集成电路装置的工作中，在利用通过内部晶体管接通、断开电源的电源开关等，使电源电压变化的情况下，电源线的接合容量引起的位移电流Idisplace流入阱。
图6是表示典型的基于单元(cell based)的半导体集成电路装置的结构的平面图。在图6中，半导体集成电路装置具有在基板内形成为带状的p阱区121；在基板内形成为带状、并与p阱区121平行地相邻配置的n阱区122、反馈偏压(基板偏压)供给用电源配线123、124、电源配线132、和接地配线133。并且，具有跨过p阱区121和n阱区122而形成多个基本单元115。
在p阱区121中具有：构成向p阱区121供给反馈偏压的反馈偏压供给用电源配线123所关联的连接部的p+扩散层151、作为构成基本单元115的nMOSFETN1的漏极的n+扩散层125以及作为源极的n+扩散层126。并且，在n阱区122中具有：构成向n阱区122供给反馈偏压的反馈偏压供给用电源配线124所关联的连接部的n+扩散层152、作为构成基本单元115的pMOSFETP1的漏极的p+扩散层128以及作为源极的p+扩散层129。
反馈偏压供给用电源配线123经由接触点与p+扩散层151连接，向p阱区121供给反馈偏压(基板偏压)。并且，反馈偏压供给用电源配线124经由接触点与n+扩散层152连接，向n阱区122供给反馈偏压。电源配线132经由接触点与p+扩散层129连接，向构成基本单元115的pMOSFETP1的源极供给电源。并且，接地配线133经由接触点与n+扩散层126连接，向构成基本单元115的nMOSFETN1的源极施加接地电位。在此，反馈偏压供给用电源配线123、124分别关联的连接部，亦即p+扩散层151、n+扩散层152在p阱区121、n阱区122中存在多处。
pMOSFETP1的栅极和nMOSFETN1的栅极通过栅电极127共用，经由接触点与配线130连接，用作作为CMOS的逆变器电路的基本单元115的输入端。并且，pMOSFETP1的漏极和nMOSFETN1的漏极经由接触点与配线131连接，用作作为CMOS的逆变器电路的基本单元115的输出端。另外，在图6中，基本单元115以外的基本单元为相同结构，为了使图示简化而将其省略。
在这种结构的半导体集成电路装置中，进行微细化时，基本单元变小(在此单元的高度变小，阱的高度缩小至0.8μm)，但如果阱电位设置部位之间(阱接触点151之间或152之间)的间隔稳定在100μm，则阱的形状变得更细长。并且利用深n阱将用于控制阱电位的p阱区121分离。由此，p阱121区域的薄层电阻变大，阱电阻Rwell的电阻值上升。例如，在65nm世代的半导体集成电路装置的例子中，阱的高度为0.8μm，以金属配线固定电位的阱接触点区域之间的距离(间隔)为100μm时，阱电阻高达200kΩ左右。
因此，在LSI工作中，在向电源线施加外部噪声的情况下或电源线急剧上升时，从内部晶体管向阱注入较大的阱泄漏电流(其中，Ileak、Idisplace合在一起作为阱泄漏电流)，由于高阻抗化的阱电阻，阱电位局部上升或下降，在内部区域容易产生闭锁。尤其是在与反馈偏压供给用电源配线123、124分别相关联的连接部的2组中间点附近，例如，在图6的A点附近，阱电位的变动容易变得显著。因此，在A点产生闭锁时，从电源配线132向接地配线133流过较大的短路电流Is。
对此，在专利文献1的半导体集成电路中，在电源接通时，仅仅供给低电位VSS的电源端子和p型区(阱)短路。即，如果参照图6，仅仅起到了在电源接通时抑制p+扩散层151上的电位上升的作用，因此无法充分抑制阱泄漏电流产生的阱区121的A点附近的阱电位的变动。进而，也不可能抑制电源接通后A点附近的阱电位的变动。因此，很难防止随着半导体集成电路装置的微细化而很容易产生的通常工作中的闭锁。
发明内容
本发明的一个方式涉及的半导体集成电路装置，具有CMOS电路，其特征在于，具有：第一MOSFET，构成CMOS电路；以及第一限制电路，连接在第一MOSFET的背栅和源极之间，限制形成在该背栅和源极间的pn结的正向电压，以切断该pn结中的正向电流。
本发明的其他方式涉及的半导体集成电路装置，具有CMOS电路，其特征在于，具有：第一导电类型阱区，在基板内形成为带状；第二导电类型阱区，在基板内形成为带状、并且与第一导电类型阱区平行地相邻配置；第一的第一导电类型扩散区域，形成在第一导电类型阱区内，与向第一导电类型阱区供给反馈偏压的第一反馈偏压供给用电源配线连接；第一及第二电源配线，向CMOS电路供给电源；以及第二导电类型MOSFET，形成在第一导电类型阱区上，且其栅极和漏极与第一导电类型阱区连接，其源极与第一电源配线连接。
发明效果
根据本发明，第一限制电路(第二导电类型MOSFET)总是相对于背栅作为电源限制元件起作用，因此能够防止随着半导体集成电路装置的微细化而容易产生的闭锁。
附图说明
图1是本发明的第一实施例的半导体集成电路装置的电路图。
图2是表示本发明的第一实施例的半导体集成电路装置的结构的平面图。
图3是表示连接漏极、栅极、以及背栅的nMOSFET的电压电流特性的图。
图4是表示本发明的第二实施例的半导体集成电路装置的结构的平面图。
图5是示意性地表示包括CMOS电路的半导体集成电路装置的结构的截面图。
图6是表示典型的基于单元的半导体集成电路装置的结构的平面图。
具体实施方式
本发明的实施方式涉及的半导体集成电路装置是具有CMOS电路(图1的11)的半导体集成电路装置。该半导体集成电路装置具有：构成CMOS电路的第一nMOSFET(图1的N1)；以及栅极、漏极及背栅与第一nMOSFET的背栅连接、源极与第一nMOSFET的源极连接的第二nMOSFET(图1的N2)。并且，也可以构成为，相对于构成CMOS电路的第一pMOSFET(图1的P1)，还具有栅极、漏极及背栅与第一pMOSFET的背栅连接、源极与第一pMOSFET的源极连接的第二pMOSFET(图1的P2)。
这种结构的半导体集成电路装置具有：在基板内形成为带状的p阱区(图2的21)在基板内形成为带状、并与p阱区平行地相邻配置的n阱区(图2的22)；与向p阱区供给反馈偏压的第一反馈偏压供给用电源配线(图2的23)连接的p+扩散层(图2的51)；向CMOS电路供给电源的电源配线(图2的32)及接地配线(图2的33)；以及形成在p阱区上、且栅极和漏极与p阱区连接、源极与接地配线连接的nMOSFET(图2的N2)。进而，也可以还具有：与向n阱区供给反馈偏压的第二反馈偏压供给用电源配线(图2的24)连接的n+扩散层(图2的52)；以及形成在n阱区上、且栅极和漏极与n阱区连接、源极与电源配线连接的pMOSFET(图2的P2)。
在这种半导体集成电路装置中，优选的是，在p阱区中存在多个p+扩散层(图2的51)，将作为nMOSFET(图2的N2)的漏极与p阱区连接的连接点的p+扩散层(图2的45)形成在2个p+扩散层(图2的51)间的大致中央的位置。并且，优选的是，在n阱区中存在多个n+扩散层(图2的52)，将作为pMOSFET(图2的P2)的漏极与n阱区连接的连接点的n+扩散层(图2的50)形成在2个n+扩散层(图2的52)间的大致中央位置。
并且，具有跨过p阱区和n阱区形成的多个单元(图2的15)，多个单元中的至少一部分构成为分别包括nMOSFET(图2的N2)和p+扩散层(图2的45)。进而，也可以构成为包括pMOSFET(图2的P2)和n+扩散层(图2的50)。
并且，进而也可以构成为，作为nMOSFET(图4的N2)的漏极区域的n+扩散层(图4的41)和p+扩散层(图4的45)相邻地形成在p阱区(图4的21)。这种结构将n+扩散层和p+扩散层相邻地配置，因此被称为对接配置(butting layout)。并且，也可以是作为pMOSFET(图4的P2)的漏极区域的p+扩散层(图4的46)与n+扩散层(图4的50)作为对接配置形成在n阱区(图4的22)中。
根据这种结构的半导体集成电路装置，nMOSFET(图2、图4的N2)总是与接地/p阱区(背栅)间连接，作为电压限制元件(限制电路)使pn结上不流过正向电流而起作用。因此，能够防止接地/p阱区间正向导通，出现闭锁。并且，pMOSFET(图2、图4的P2)总是与电源/n阱区(背栅)间连接，作为电压限制元件(限制电路)使pn结上不流过正向电流而起作用。同样地，能够防止电源/n阱区间正向导通，出现闭锁。另外，这种半导体集成电路装置的闭锁防止方法不仅限于被反馈偏压控制的电路，也能有效防止阱泄露电流Ileak、阱电阻Rwell较大的内部电路的闭锁。以下，参照附图详细说明实施例。
第一实施例
图1表示本发明的第一实施例的半导体集成电路装置的电路图。在图1中，半导体集成电路装置具有逆变器电路11、限制电路12、13。逆变器电路11由pMOSFETP1和nMOSFETN1构成的CMOS电路构成。限制电路12包括nMOSFETN2，限制电路13包括pMOSFETP2。nMOSFETN2的漏极、栅极及背栅共同与nMOSFETN1的背栅连接(PWlocal)。并且，nMOSFETN2的源极与nMOSFETN1的源极共同与接地GND连接。另一方面，pMOSFETP2的漏极、栅极及背栅共同与pMOSFETP1的背栅连接(NWlocal)。并且，pMOSFETP2的源极与pMOSFETP1的源极共同与电源VDD连接。
接着，对具有所述结构的电路的半导体集成电路装置的结构进行说明。图2是表示本发明的第一实施例的半导体集成电路装置的结构的平面图。在图2中，半导体集成电路装置具有：在基板内形成为带状的p阱区21；在基板内形成为带状、并与p阱区21平行地相邻配置的n阱区22；反馈偏压供给用电源配线23、24；电源配线32；以及接地配线33。并且，跨过p阱区21和n阱区22具有多个基本单元15和闭锁防止单元16。
在p阱区21上具有：构成向p阱区21供给反馈偏压的反馈偏压供给用电源配线23所关联的连接部的p+扩散层51；作为构成基本单元15的nMOSFETN1的漏极的n+扩散层25以及作为源极的n+扩散层26；作为nMOSFETN2的漏极的n+扩散层41及作为源极的n+扩散层42；以及p+扩散层45。在此，p+扩散层45具有检测闭锁防止单元16的配置位置上的p阱区21的电位的功能。
并且，在n阱区22上具有：构成向n阱区22供给反馈偏压的反馈偏压供给用电源配线24所关联的连接部的n+扩散层52；作为构成基本单元15的pMOSFETP1的漏极的p+扩散层28及作为源极的p+扩散层29；作为pMOSFETP2的漏极的p+扩散层46及作为源极的p+扩散层47；以及n+扩散层50。在此，n+扩散层50具有检测闭锁防止单元16的配置位置上的n阱区22的电位的功能。
反馈偏压供给用电眼配线23经由接触点与p+扩散层51连接，向p阱区21供给反馈偏压。并且，反馈偏压供给用电源配线24经由接触点与n+扩散层52连接，向n阱区22供给反馈偏压。电源配线32经由接触点分别与p+扩散层29和p+扩散层47连接，向构成基本单元15的pMOSFETP1的源极及构成闭锁防止单元16的pMOSFETP2的源极供给电源。并且，接地配线33分别经由接触点与n+扩散层26和n+扩散层42连接，向构成基本单元15的nMOSFETN1的源极及构成闭锁防止单元16的nMOSFETN2的源极供给接地电位。在此，反馈偏压供给用电源配线23、24分别关联的连接部、即p+扩散层51、n+扩散层52在p阱区21、n阱区22中存在多处。并且，在两处连接部间的大致中央配置有闭锁防止单元16。
pMOSFETP1的栅极和nMOSFETN1的栅极通过栅电极27共用，经由接触点与配线31连接，用作作为CMOS的逆变器电路的基板单元15的输入端。并且，pMOSFETP 1的漏极和nMOSFETN1的漏极经由接触点以配线31连接，用作作为CMOS的逆变器电路的基本单元15的输出端。另外，在图2中，除基本单元15以外的基本单元为相同结构，为了图示的简化而将其省略。并且，基板单元15表示了逆变器电路的例子，但并不限于此，NAND电路或NOR电路、触发器电路等公知的基本逻辑电路当然也可以用作基本单元。
nMOSFETN2的栅电极43和作为漏极的n+扩散层41经由接触点与配线44连接，配线44经由接触点与p+扩散层45连接。通过这种连接，nMOSFETN2的栅极和漏极的电位，实际上和与nMOSFETN2的背栅及nMOSFETN1的背栅的电位相当的p阱区21的闭锁防止单元16的配置位置上的电位相同。
并且，pMOSFETP2的栅电极48和作为漏极的p+扩散层46经由接触点与配线49连接，配线49经由接触点与n+扩散层50连接。通过这种连接，pMOSFETP2的栅极和漏极的电位，实际上和与pMOSFETP2的背栅及pMOSFETP1的背栅的电位相当的n阱区22的闭锁防止单元16的配置位置上的电位相同。
接着，对这种漏极、栅极及背栅连接的nMOSFETN2及pMOSFETP2的电特性进行说明。在此说明nMOSFET。图3是表示nMOSFET的电压电流特性的图。如图3(A)所示连接的nMOSFET的V-I特性如图3(B)所示。在此，nMOSFET的栅极长和栅极宽分别为0.1μm和2μm。参照图3(B)，该nMOSFET从施加电压超过0.3V左右开始，开始导通，在pn结的正向电压在0.6V左右时，流过0.3mA的电流，电阻值为2kΩ左右。该值比200kΩ左右的阱电阻小两位数。阱相当于CMOS中构成的寄生双极NPN及寄生双极PNP的基极。阱的电位变为0.6V以上时，基极-射极间被施加正向偏压，寄生双极开始工作，其后，寄生SCR工作开始，产生闭锁。因此，需要使得阱电位不被施加正向偏压。因此，如果半导体集成电路装置在0.6V进行闭锁工作，则允许流过300μA左右位置的泄漏电流(流过阱的电流)。这样，漏极、栅极及背栅连接的nMOSFET的阈值大致为0.3V，相对于半导体集成电路装置的pn结的正向电压0.6V，作为限制电路(电压限制元件)起作用。及，通过将漏极、栅极及背栅连接的nMOSFET与pn结并联连接，能够以切断pn结的正向电流的方式工作。另外，虽然未对pMOSFET进行示例，但其表示大致相同的电特性。
如上所述，将闭锁防止单元16中的漏极、栅极及背栅连接的nMOSFETN2总是与接地配线33和p阱区21间连接，作为电压限制元件，使p阱区21中形成的pn结中不流过正向电流地起作用。因此，能够防止p阱区21的电位上升，向着接地正向导通，p阱区21和n阱区22之间产生闭锁。并且，将闭锁防止单元16中的漏极、栅极及背栅连接的pMOSFETP2总是与接地配线32和n阱区22间连接，作为电压限制元件，使n阱区22中形成的pn结中不流过正向电流地起作用。因此，能够防止n阱区22的电位下降，从电源正向导通，p阱区21和n阱区22之间产生闭锁。
第二实施例
图4是表示本发明的第二实施例的半导体集成电路装置的结构的平面图。在图4中，与图2相同的标号表示相同物，省略其说明。如图4所示的半导体集成电路装置在闭锁防止单元16a中，是n+扩散层41和p+扩散层45相邻配置的对接配置。并且，配线44a经由接触点分别与n+扩散层41和栅电极43连接，与p+扩散层45不直接连接。并且，是p+扩散层46和n+扩散层50相邻配置的对接配置。并且，配线49a分别经由接触点与p+扩散层46和栅电极48连接，与n+扩散层50不直接连接。这种对接配置中，相邻间直接在正向导通。
这种结构的闭锁防止单元16a通过对接配置，面积比图2的闭锁防止单元16的面积小，对于半导体集成电路装置的高集成化是有效的。
以上在第一及第二实施例中，表示了在闭锁防止单元中包括nMOSFETN2及pMOSFETP2二者的例子，在一般流过阱中的泄露电流中，p阱区21更大，因此可以根据需要只安装nMOSFETN2。并且，在第一及第二实施例中，表示了将闭锁防止单元配置在两处连接部间的大致中央位置的例子，但也可以将多个闭锁防止单元在两处连接部间分散配置。进而，也可以配置成多个闭锁防止单元分别包括在多个基本单元的全部或一部分中。并且，进而也可以准备组装有闭锁防止单元的宏单元，将该宏单元配置在半导体集成电路装置中。
以上根据所述实施例对本发明进行了说明，但本发明不仅限于所述实施例，当然包括本领域技术人员在本申请权利要求书的各项权利要求的发明范围内可以进行的各种变形、修改。

Claims (13)

1.一种半导体集成电路装置，具有CMOS电路，其特征在于，具有：
第一MOSFET，构成CMOS电路；以及
第一限制电路，连接在所述第一MOSFET的背栅和源极之间，限制形成在该背栅和源极间的pn结的正向电压，以切断该pn结中的正向电流，
所述第一限制电路由与所述第一MOSFET相同导电类型的第二MOSFET构成，
所述第二MOSFET的栅极、漏极及背栅与所述第一MOSFET的背栅连接，其源极与所述第一MOSFET的源极连接。
2.根据权利要求1所述的半导体集成电路装置，其特征在于，还具有：
第三MOSFET，构成所述CMOS电路，与所述第一MOSFET为相反导电类型；以及
第二限制电路，连接在所述第三MOSFET的背栅和源极之间，限制形成在该背栅和源极间的pn结的正向电压，以切断该pn结中的正向电流。
3.根据权利要求2所述的半导体集成电路装置，其特征在于，
所述第二限制电路由与所述第三MOSFET相同导电类型的第四MOSFET构成，
所述第四MOSFET的栅极、漏极及背栅与所述第三MOSFET的背栅连接，其源极与所述第三MOSFET的源极连接。
4.一种半导体集成电路装置，具有CMOS电路，其特征在于，具有：
第一导电类型阱区，在基板内形成为带状；
第二导电类型阱区，在所述基板内形成为带状、并且与所述第一导电类型阱区平行地相邻配置；
第一的第一导电类型扩散区域，形成在所述第一导电类型阱区内，与向所述第一导电类型阱区供给反馈偏压的第一反馈偏压供给用电源配线连接；
第一及第二电源配线，向所述CMOS电路供给电源；以及
第二导电类型MOSFET，形成在所述第一导电类型阱区上，且其栅极及漏极与所述第一导电类型阱区连接，其源极与所述第一电源配线连接。
5.根据权利要求4所述的半导体集成电路装置，其特征在于，
所述第一导电类型阱区中存在多个所述第一的第一导电类型扩散区域，将作为所述第二导电类型MOSFET的漏极与所述第一导电类型阱区的连接点的第二的第一导电类型扩散区域配置在两个所述第一的第一导电类型扩散区域之间的大致中央。
6.根据权利要求4所述的半导体集成电路装置，其特征在于，
具有跨过所述第一导电类型阱区和所述第二导电类型阱区而形成的多个单元，
所述多个单元的至少一部分分别包括所述第二导电类型MOSFET；以及作为所述第二导电类型MOSFET的漏极与所述第一导电类型阱区的连接点的第二的第一导电类型扩散区域。
7.根据权利要求5所述的半导体集成电路装置，其特征在于，
所述第二导电类型MOSFET的漏极区域和所述第二的第一导电类型扩散区域相邻地形成在所述第一导电类型阱区中。
8.根据权利要求6所述的半导体集成电路装置，其特征在于，
所述第二导电类型MOSFET的漏极区域和所述第二的第一导电类型扩散区域相邻地形成在所述第一导电类型阱区中。
9.根据权利要求4所述的半导体集成电路装置，其特征在于，还具有：
第一的第二导电类型扩散区域，形成在所述第二导电类型阱区内，与向所述第二导电类型阱区供给反馈偏压的第二反馈偏压供给用电源配线连接；以及
第一导电类型MOSFET，形成在所述第二导电类型阱区中，其栅极和漏极与所述第二导电类型阱区连接，其源极与所述第二电源配线连接。
10.根据权利要求9所述的半导体集成电路装置，其特征在于，
在所述第二导电类型阱区中存在多个所述第一的第二导电类型扩散区域，将作为所述第一导电类型MOSFET的漏极与所述第二导电类型阱区的连接点的第二的第二导电类型扩散区域配置在两个所述第一的第二导电类型扩散区域之间的大致中央。
11.根据权利要求9所述的半导体集成电路装置，其特征在于，
具有跨过所述第一导电类型阱区和所述第二导电类型阱区而形成的多个单元，
所述多个单元的至少一部分分别包括：所述第一导电类型MOSFET；作为所述第一导电类型MOSFET的漏极与所述第二导电类型阱区的连接点的第二的第二导电类型扩散区域；所述第二导电类型MOSFET；以及作为所述第二导电类型MOSFET的漏极与所述第一导电类型阱区的连接点的第二的第一导电类型扩散区域。
12.根据权利要求10所述的半导体集成电路装置，其特征在于，
所述第一导电类型MOSFET的漏极区域和所述第二的第二导电类型扩散区域相邻地配置在所述第二导电类型阱区中。
13.根据权利要求11所述的半导体集成电路装置装置，其特征在于，
所述第一导电类型MOSFET的漏极区域和所述第二的第二导电类型扩散区域相邻地配置在所述第二导电类型阱区中。
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