CN101090133A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件，包括：硅衬底，其具有用于将所述硅衬底焊接到陶瓷衬底上的表面；和电极，其与所述硅衬底的所述表面进行接触。所述电极包括：第一导体层、第二导体层和第三导体层。第一导体层与所述硅衬底的所述表面进行接触，并包括铝和硅。第二导体层与第一导体层进行接触，并包括钛。第三导体层通过第二导体层而与第一导体层分离，并包括镍。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件。
背景技术
通常，半导体器件包括具有多个半导体区域的硅衬底。根据该多个半导体区域的构造和位置关系，半导体器件被称作IGBT(绝缘栅极双极型晶体管)、MOSFET(金属氧化物半导体场效应晶体管)或者二极管。半导体器件还包括一对主电极，其中，主电极之一(表面电极)被形成在硅衬底的顶表面上，而另一个主电极(反向电极)被形成在硅衬底的底表面上。为了将半导体器件焊接到陶瓷衬底，反向电极可以包括多个导体层。
日本专利早期公开H10-163467公开了一种半导体器件，其包括硅衬底和集电极(反向电极的一个实例)，其中集电极包括多个导体层。集电极包括第一导体层、第二导体层和第三导体层。第一导体层与硅衬底的底表面接触，并包括铝。第二导体层与第一导体层接触，并包括钛。第三导体层通过第二导体层而与第一导体层分离开，并包括镍。第一导体层可以改善硅衬底表面和集电极之间的电接触性能。第二导体层可以改善第一导体层和第三导体层之间的粘附性能，并且还可以防止第三导体层中的镍扩散到第一导体层中。第三导体层可以改善集电极和焊料之间的粘附性能。
当这种半导体器件被焊接到陶瓷衬底上时，在焊料被熔合到集电极上时，半导体器件受热。通常，在熔合焊料时的温度被调节到200℃到450℃之间，使得该热量不会影响半导体器件的表面结构(诸如由铝制成的表面电极或钝化掩模)。然而，即使温度被调节到这样的范围内，存在于硅衬底中的硅的一部分将扩散到第一导体层中。在此情况下，多个凹陷(void)被形成在硅衬底的表面中，而第一导体层中的铝渗透到凹陷中。结果，在硅衬底和第一导体层之间的边界上形成多个铝尖刺。
发明内容
在本说明书所描述的技术中，第一导体层初始掺杂有硅。因为第一导体层包含硅，所以从硅衬底到第一导体层中的硅扩散可以被抑制。因而，铝尖刺的形成也可以被抑制。
为了进一步抑制铝尖刺的形成，发明人研究了用于半导体器件中的电极的类型。结果，发明人发现，包含高浓度硅的区域位于第一导体层和第二导体层之间的边界的周围。该包含高浓度的硅的区域被认为是第一导体层中的硅与第二导体层中的钛结合的结果。就是说，第一导体层中的硅的比例被认为朝向第二导体层侧再分布，于是在第一导体层和第二导体层之间的边界处，硅强烈地结合到第二导体层中的钛。因而，第一导体层中的硅浓度沿第一导体层的深度变化，使得硅浓度在硅衬底侧处较低。在硅衬底侧处第一导体层的较低的硅浓度被认为激活了硅到第一导体层中的扩散。
本发明人还考虑了形成在硅衬底的表面上的天然氧化物。利用目前的制造技术，天然氧化物必然被形成在硅衬底的表面上。天然氧化物具有不均匀的厚度。人们认为，由于天然氧化物的不均匀厚度而形成铝尖刺。
本发明人可以提供一种技术，用于根据上述的新的技术知识，进一步抑制铝尖刺的形成。
在本说明书所描述的技术中，半导体器件包括：硅衬底，其具有用于将所述硅衬底焊接到陶瓷衬底上的表面；和电极，其与所述硅衬底的所述表面进行接触。所述电极包括：第一导体层、第二导体层和第三导体层。第一导体层与所述硅衬底的所述表面进行接触，并包括铝和硅。第二导体层与所述第一导体层进行接触，并包括钛。第三导体层通过所述第二导体层而与所述第一导体层分离，并包括镍。此组成具有过去没有被认识到的特定技术优点。因为第一导体层掺杂有硅，所以从硅衬底到第一导体层中的硅扩散可以被抑制。因而，铝尖刺的形成也可以被抑制。
在本说明书所描述的技术中，可以提供用于改善上述半导体器件的其它措施。结果，本说明书所描述的技术可以提供显著抑制了铝尖刺的形成的半导体器件。
在应用了所述其它措施的一个半导体器件中，优选的是，第一导体层的厚度大于或等于600nm。
在其中第一导体层的厚度大于或等于600nm的情况下，即使第一导体层中在第二导体层侧处的硅朝向第一导体层和第二导体层之间的边界再分布，第一导体层中在硅衬底侧处的硅也很少再分布。因此，在将半导体器件焊接到陶瓷衬底期间，在热被施加到电极之前和之后，都可以保持第一导体层中在硅衬底侧处的硅浓度。在上述的半导体器件中，在硅衬底表面处的铝尖刺的形成可以被抑制。
在应用了所述其它措施的另一个半导体器件中，优选的是，第一导体层中的硅浓度沿所述第一导体层的厚度变化，使得硅浓度在从与所述硅衬底进行接触的表面到与所述第二导体层进行接触的表面之间的深度范围中的一部分处减小。在此情况下，优选的是，与所述硅衬底进行接触的所述表面和在所述第一导体层中硅浓度最小处的深度之间的距离大于或者等于50nm。
上面的描述详述了电极在用于将半导体器件焊接到陶瓷衬底的热暴露之后的状态。通常，在热暴露之后，硅浓度沿第一导体层的深度发生变化。如果硅浓度最小处的点相对于硅衬底位于设定位置的上方，则估计从硅衬底到第一导体层中的硅扩散已经被抑制。因此，如果第一导体层中的硅浓度处于上述状态，则可以认为，从硅衬底到第一导体层中的硅扩散已经被抑制。在上述的半导体器件中，在硅衬底表面处的铝尖刺的形成可以被抑制。
在应用了所述其它措施的另一个半导体器件中，优选的是，在作为将所述半导体器件焊接到所述陶瓷衬底的结果的热暴露之前和之后，在所述第一导体层中的、在与所述硅衬底进行接触的表面和距离与所述硅衬底进行接触的所述表面25nm处的深度之间的硅浓度保持基本相同的值。
术语“保持基本相同的值”的意思是，变化率小于或者等于25％。
因为在上述区域中的硅浓度不会明显减小，而是保持与热暴露之前的浓度相当的浓度，所以从硅衬底到第一导体层中的硅扩散被抑制。因此，在上述的半导体器件中，在硅衬底表面处的铝尖刺的形成可以被抑制。
在应用了所述其它措施的另一个半导体器件中，优选的是，所述硅衬底和所述第一导体层之间的边界没有氧化物。
在上述的半导体器件中，因为在半导体器件的表面上不存在氧化物，所以硅衬底的表面是平坦的表面。因为硅衬底的表面是平坦表面，所以用于铝尖刺形成的起始点的数量被减少。因此，在硅衬底表面处的铝尖刺的形成可以被抑制。
在上述的半导体器件中，优选的是，半导体衬底包括形成在硅衬底的表面中的集电极区域，其中该集电极区域包含p型杂质。
上述的半导体器件是IGBT。在IGBT中，如果在集电极区域中形成铝尖刺，则IGBT的质量将会显著下降。因而，为了稳定IGBT的性能，在本说明书中所描述的技术对于IGBT特别有用。
优选的是，上述半导体器件中的任何一种被用于模块。该模块包括上述半导体器件之一和陶瓷衬底。在此情况下，优选的是，半导体器件焊接到陶瓷衬底。
在本说明书所描述的技术中，可以提供一种制造半导体器件的方法。该方法用于包括硅衬底、第一导体层、第二导体层和第三导体层的半导体器件。所述方法包括其中利用溅射装置，通过逆溅射技术刻蚀所述硅衬底的表面的步骤。该方法还包括其中利用溅射装置，通过溅射技术在所述硅衬底的所述表面上形成所述第一导体层的步骤，其中，所述硅衬底刻蚀步骤和所述第一导体层形成步骤在真空下顺序地进行。该方法还包括其中通过溅射技术在所述第一导体层上形成所述第二导体层的步骤，以及其中通过溅射技术在所述第二导体层上形成所述第三导体层的步骤。在此方法中，所述第一导体层包括铝和硅，第二导体层包括钛，第三导体层包括镍。
在上述方法中，硅衬底刻蚀步骤在进行第一导体层形成步骤之前进行。当硅衬底的表面被刻蚀时，氧化物被从硅衬底的表面去除，并且硅衬底的表面变光滑。因为硅衬底刻蚀步骤和第一导体层形成步骤顺序地进行，所以硅衬底不会暴露于空气。因此，在第一导体层形成步骤中，第一导体层可以在不存在氧化物的情况下，形成在硅衬底的表面上。在利用上述制造方法所制造的半导体器件中，用于铝尖刺形成的起始点的数量被减少，结果，在硅衬底表面处的铝尖刺的形成可以被抑制。
在本说明书所描述的技术中，可以提供一种制造上述模块的方法。所述方法包括其中通过将温度保持在低于或者等于400℃的水平下的方式，将所述半导体器件焊接到所述陶瓷衬底的步骤。此外，如果需要，优选的是，半导体器件中的第一导体层被形成为具有大于或等于600nm的厚度。
附图说明
图1示出了第一实施方式的半导体器件的剖视图。
图2示出了第一实施方式的模块的剖视图。
图3示出了用于安装第一实施方式的半导体器件的流程图。
图4示出了在第一导体层中的硅沿着第一导体层的深度的浓度分布图。
图5示出了在375℃下两次10分钟的暴露之后，硅衬底的底表面的状态。
图6示出了在400℃下两次10分钟的暴露之后，硅衬底的底表面的状态。
图7示出了在425℃下两次10分钟的暴露之后，硅衬底的底表面的状态。
图8示出了制造第二实施方式的半导体器件的第(1)阶段的处理。
图9示出了制造第二实施方式的半导体器件的第(2)阶段的处理。
具体实施方式
(第一实施方式)
图1示出了半导体器件10的剖视图。半导体器件10是PT(穿通)型IGBT。在图1中，为使附图清楚起见，重复特征的标号被省略。
半导体器件10包括硅衬底30和与硅衬底30的底表面进行接触的集电极电极20。集电极电极20包括第一导体层28、第二导体层26和第三导体层24。第一导体层28、第二导体层26和第三导体层24被层叠在硅衬底30的底表面上。第一导体层28与硅衬底30的底表面进行接触。第二导体层26与第一导体层28和第三导体层24进行接触。第三导体层24通过第二导体层26而与第一导体层28分离。第三导体层24被由金(Au)制成的覆盖层22覆盖。
第一导体层28包括铝和硅。第一导体层28沿其深度方向的厚度28a被调节成大于或等于600nm。第二导体层26包括钛。第二导体层26沿其深度方向的厚度被调节成约200nm。第三导体层24包括镍。第三导体层24沿其深度方向的厚度被调节成约700nm。覆盖层22的厚度被调节成100nm。
第一导体层28可以改善集电极电极20和形成在硅衬底30中底表面处的集电极区域32之间的电接触性能。第二导体层26可以改善第一导体层28和第三导体层24之间的粘附性能，并且还可以防止第三导体层24中的镍扩散到第一导体层28中。第三导体层24可以改善集电极电极20和焊料之间的粘附性能。覆盖层22可以改善可焊接性。
半导体器件10被构造有多个形成在硅衬底30中的半导体区域。集电极区域32被形成在硅衬底30中底表面处。集电极区域32包括高浓度p型杂质(一般为硼)。通过离子注入技术以将离子朝向硅衬底30的底表面注入的方式来形成集电极区域32。优选的是，集电极区域32的p型杂质的浓度和集电极区域32沿其深度的厚度被调节为，使得在导通状态下，来自集电极区域32的正电荷供应较低。
缓冲区域34形成在集电极区域32上。缓冲区域34包括高浓度的n型杂质(一般为磷)。通过离子注入技术以将离子朝向硅衬底30的底表面注入的方式来形成缓冲区域34。缓冲区域34防止从主体区域38和漂移区域36之间的边界延伸的耗尽层到达集电极区域32。
漂移区域36形成在缓冲区域34上。漂移区域36包括低浓度的n型杂质(一般为磷)。漂移区域36沿其深度的厚度根据半导体器件10所需的击穿电压来调节。
主体区域38形成在漂移区域36上。主体区域38包括p型杂质(一般为硼)。通过离子注入技术以将离子朝向硅衬底30的顶表面注入的方式来形成主体区域38。
多个发射极区域42被选择性地形成在主体区域38中硅衬底30的顶表面处。该多个发射极区域42包括高浓度的n型杂质(一般为磷)。通过离子注入技术以将离子朝向硅衬底30的顶表面注入的方式来形成多个发射极区域42。多个发射极区域42通过主体区域38而与漂移区域36分离。
半导体器件10还包括多个沟槽栅电极46。每一个沟槽栅电极46从硅衬底30的顶表面延伸到漂移区域36中。沟槽栅电极46通过栅极绝缘体44而与主体区域38和漂移区域36绝缘。沟槽栅电极46被栅极绝缘体44覆盖。沟槽栅电极46与主体区域38的将发射极区域42和漂移区域36分离的部分相邻，并且栅电极绝缘体44被布置在沟槽栅电极46和主体区域38之间。沟槽栅电极46由导电材料(诸如多晶硅或者金属)制成。栅极绝缘体44由氧化硅制成。
发射极电极52被形成在硅衬底30上。发射极电极52由铝制成。发射极电极52被电连接到主体区域38和发射极区域42。发射极电极52通过绝缘体层48而与沟槽栅电极46电隔离。
图2示出了包括半导体器件10和陶瓷衬底72的模块100的剖视图。半导体器件10被安装在陶瓷衬底72上。半导体器件10用焊料74结合到陶瓷衬底72上。
根据图3中的流程图来形成模块100。
首先，进行其中各种类型的半导体区域被形成在硅衬底30中的步骤。当进行下一步骤时，表面结构被形成在硅衬底30的顶表面上，其中该表面结构包括发射极电极52、绝缘体层48和聚酰亚胺钝化掩模。接着，进行其中集电极电极20被形成在硅衬底30的底表面上的步骤。然后，进行其中硅衬底30被划片的步骤。结果，硅衬底30被分成多个半导体器件10。接着，进行芯片测试，以确定半导体器件10是否适于使用。接着，通过了芯片测试的半导体器件10被焊接到陶瓷衬底72(在焊料回流步骤期间)。用于熔合焊料74的温度被调节到200℃和450℃之间，以便控制半导体器件10的热暴露程度。在这样的条件下，热暴露不会影响表面结构，诸如铝发射极电极52和聚酰亚胺钝化掩模。接着，进行组装和评估步骤，以便测试半导体器件10，来确保其将根据制造规范运行。
如上所述，在焊料回流步骤中，热暴露在焊料74被熔合时发生。此时，热被施加到集电极电极20。
图4示出了在热暴露之前和之后沿第一导体层28的深度的硅浓度的分布图。虚线示出了在热暴露之前的硅浓度的分布图，实线示出了在热暴露之后的硅浓度的分布图。
作为对比示例，双点划线示出了更薄的第一导体层28在热暴露之后的硅浓度的分布图。在对比示例中，虚线121示出了第一导体层28和第二导体层26之间的边界。对比示例表明第一导体层28中的硅朝向边界121扩散，结果在边界121处聚集。因此，因为在第一导体层28中的硅扩散，在第一导体层28中的硅浓度也变化，结果，沿第一导体层28的深度的硅浓度随着其靠近硅衬底30而减小。当第一导体层28中位于硅衬底30附近处的硅浓度减小时，硅衬底30中的硅的一部分将扩散到第一导体层28中，以便补偿硅浓度的局部减小。此扩散导致铝尖刺的形成。铝尖刺的高度可以在0.2到0.8μm之间的范围内。当在第一导体层28中的与硅衬底30接触的表面和距离与硅衬底30接触的表面25nm处的深度之间的部分中硅浓度减小时，将发生从硅衬底30到第一导体层28中的硅扩散。当在上述区域中的硅浓度减小到0.25[wt％]以下时，从硅衬底30到第一导体层28中的硅扩散被激活，并且铝尖刺的形成也被激活。
在薄膜IGBT中，铝尖刺的形成是严重的问题。为了降低开关损耗，优选的是，集电极区域32的厚度32a小于1μm。然而，在这样薄的集电极区域32中，铝尖刺可能穿透集电极区域32，并且到达缓冲区域34。因此，集电极电极20可以被电连接到缓冲区域34。当集电极电极20被电连接到缓冲区域34时，半导体器件的击穿电压明显降低。因此，在薄膜IGBT中，抑制铝尖刺形成的措施是尤其有用的。
在本实施方式的半导体器件10中，第一导体层28的厚度被增大。在此情况下，当热暴露发生时，第一导体层28中的硅的在第二导体层26侧处的一部分朝向第一导体层28和第二导体层26之间的边界21扩散。因此，随着在第一导体层28中越靠近第二导体层26，第一导体层28中的硅的浓度将减小。在区域28b中第一导体层28中的最小硅浓度可以小于25[wt％]。然而，在本实施方式的半导体器件10中，第一导体层28中在硅衬底30侧处的硅浓度在热暴露之前和之后保持基本相同的值。在本实施方式的半导体器件10中，第一导体层28中的在与硅衬底30接触的表面和距离与硅衬底30接触的表面25nm处的深度之间的硅浓度在热暴露之前和之后保持基本相同的值。另一方面，与硅衬底30进行接触的表面和区域28b的深度之间的距离大于或者等于50nm，其中，区域28b是第一导体层28中硅浓度最小处的区域。因此，在上述区域中的硅浓度不会明显减小，而是保持与热暴露之前的浓度相当的浓度，并且从硅衬底30到第一导体层28中的硅扩散被抑制。在本实施方式的半导体器件10中，在硅衬底30中铝尖刺的形成被抑制。
接着，将详细解释铝尖刺形成的研究结果。在热暴露研究中所考虑的参数为第一导体层28的厚度和热暴露温度。图5、图6和图7示出了在一定范围的条件下热暴露之后硅衬底30的底表面。此外，图5、图6和图7中所有的照片以相同的放大倍数拍摄，并具有相同的比例尺。
图5示出了在375℃下两次10分钟的暴露的热暴露之后，硅衬底30的底表面的状态。当第一导体层28为200nm或400nm厚时，有铝尖刺29形成。然而，在第一导体层28厚度为400nm的样品中的铝尖刺的数量小于第一导体层28厚度为200nm的样品中的铝尖刺的数量。当第一导体层28的厚度大于或者等于600nm时，没有形成铝尖刺。
图6示出了在400℃下两次10分钟的暴露的热暴露之后，硅衬底30的底表面的状态。当第一导体层28为200nm、400nm、600nm或800nm厚时，有铝尖刺29形成。然而，当第一导体层28的厚度大于或者等于1000nm时，没有形成铝尖刺。
图7示出了在425℃下两次10分钟的暴露的热暴露之后，硅衬底30的底表面的状态。在这样的条件下，在所有第一导体层厚度上，都有铝尖刺29形成。然而，第一导体层28的厚度越大，所形成的铝尖刺的数量越少。
上面的研究表明第一导体层28的厚度越大，所形成的铝尖刺的数量越少。
(第二实施方式)
第二实施方式的半导体器件包括与图1中的第一实施方式的半导体器件10基本相同的结构。因此，在下面对第二实施方式的描述中，参考图1。但是，在第二实施方式中不要求如第一实施方式那样限制第一导体层28的厚度。然而，如果第一导体层28的厚度被调节成大于600nm，则通过将第一实施方式中所描述的技术和第二实施方式的技术相结合，可以更明显地抑制铝尖刺的形成。第二实施方式的半导体器件的特征在于其制造方法。参考图8和9，下面将解释第二实施方式的半导体器件的制造方法。
首先，如图8所示，制备包括低浓度n型杂质的硅衬底30。例如，原料晶片被用于硅衬底30。接着，在硅衬底30中形成表面结构。
具体地，表面结构制造方法包括下面的步骤。首先，通过离子注入技术在硅衬底30的表面部分中形成主体区域38。硅衬底30的除主体区域38以外的部分将成为漂移区域36。接着，通过离子注入技术在主体区域38的表面部分中选择性地形成多个发射极区域42。接着，通过光刻技术和刻蚀技术形成多个沟槽，其中，每一个沟槽穿透主体区域38，并到达漂移区域36。接着，通过CVD(化学气相沉积)方法在硅衬底30和多个沟槽的内壁上形成氧化硅层。在形成氧化硅层之后，通过CVD方法在氧化硅层上形成金属层。结果，所述多个沟槽填充有金属层。接着，将硅衬底30上的氧化硅层和金属层去除，留下多个沟槽中的氧化硅层和金属层。结果，栅极绝缘体44和沟槽栅极46被形成在每一个沟槽中。接着，绝缘体层48和发射极电极52被形成在硅衬底30上。通过完成上述的步骤，获得表面结构。
接着，通过研磨硅衬底30的底表面，调节硅衬底30的厚度。当半导体器件需要1200V的击穿电压时，硅衬底30的厚度被调节到约150μm。
接着，通过离子注入技术，将缓冲区域34和集电极区域32形成在硅衬底30的反面部分中。根据离子加速电压控制硼和磷的掺杂深度。接着，通过热退火，激活掺杂到硅衬底30中的硼和磷。缓冲区域34的厚度被调节到约0.4μm。集电极区域32的厚度被调节到约0.3μm。
通过完成上述的步骤，获得图8所示的结构。
接着，将图8中所示的结构置于溅射装置中。当将图8中所示的结构输送到溅射装置时，结构被暴露于空气。因此，天然氧化物62形成在硅衬底30的底表面上。天然氧化物62的厚度是不均匀的。因此，若干粗糙部分62a被形成在天然氧化物62的表面上。
如图1所示，通过溅射技术在硅衬底30的底表面上形成集电极电极20。如果在不去除天然氧化物62的情况下将集电极电极20形成在硅衬底30的底表面上，则天然氧化物62将存在于硅衬底30和集电极电极20之间。如果在不去除天然氧化物62的情况下进行焊料回流，则粗糙部分62a可能容易导致在硅衬底30中在底表面上形成铝尖刺。
在本实施方式中，如图9所示，在形成集电极电极20之前，去除天然氧化物62。利用溅射装置，通过逆溅射技术，去除天然氧化物62。因此，硅衬底30的底表面被形成为平坦的表面。此外，利用溅射装置，在真空下顺序进行硅衬底刻蚀步骤和第一导体层28形成步骤。因此，硅衬底30的底表面不会暴露于空气。结果，硅衬底30和第一导体层28之间的边界没有天然氧化物62。在使用上述制造方法所制造的半导体器件中，用于铝尖刺形成的起始点的数量被减少，结果，可以抑制铝尖刺的形成。
下面将详细解释用于制造集电极电极20的方法。
首先，选择靶材料，该靶材料具有1∶1的硅和铝之间的原子比。在将硅衬底30的温度保持在低于400℃的温度下的同时，在硅衬底30的底表面上形成第一导体层28。第一导体层28被形成为使得第一导体层28的厚度大于或者等于600nm。
接着，钛被选择作为靶材料。在将硅衬底30的温度保持在低于400℃的温度下的同时，在第一导体层28上形成第二导体层26。第二导体层26被形成为使得第二导体层26的厚度为约200nm。
接着，镍被选择作为靶材料。在将硅衬底30的温度保持在环境温度下的同时，在第二导体层26上形成第三导体层24。第三导体层24被形成为使得第三导体层24的厚度为约100nm。
通过完成上述的步骤，获得第二实施方式的半导体器件。在使用上述制造方法所制造的半导体器件中，用于铝尖刺形成的起始点的数量被减少，结果，可以抑制铝尖刺在硅衬底30中的形成。
上面已经描述了本发明的具体实施例，但是这些实施例不是意在限制本发明的权利要求的范围。在权利要求的范围中，对于上述本发明的实施方式的各种修改是可能的。
例如，通过使用逆溅射技术去除天然氧化物的技术也可以用于并非被构造成层叠电极的集电极电极的制造。
此外，在本说明书和附图中所描述的技术构件不限于上述的组合，因为这些技术构件单独地或者以各种组合而具有技术实用性。此外，在本说明书和附图中描述的技术同时实现多个目的，并且如果本发明达到这些目的中的至少一个的话，则本发明可以被认为具有技术实用性。
相关申请的交叉引用
本申请要求2006年6月12日递交的日本专利申请2006-161931的优先权，该日本申请的内容通过引用被包含于本申请中。

Claims (12)

1.一种半导体器件，包括：
硅衬底，其具有用于将所述硅衬底焊接到陶瓷衬底上的表面；和
电极，其与所述硅衬底的所述表面进行接触，
其中所述电极包括：
第一导体层，其与所述硅衬底的所述表面进行接触，并包括铝和硅；
第二导体层，其与所述第一导体层进行接触，并包括钛；和
第三导体层，其通过所述第二导体层而与所述第一导体层分离，并包括镍。
2.根据权利要求1所述的半导体器件，
其中，所述第一导体层的厚度大于或等于600nm。
3.根据权利要求1所述的半导体器件，其中：
所述第一导体层中的硅浓度沿所述第一导体层的厚度变化，使得硅浓度在从与所述硅衬底进行接触的表面到与所述第二导体层进行接触的表面之间的深度范围中的一部分处减小；并且
与所述硅衬底进行接触的所述表面和在所述第一导体层中硅浓度最小处的深度之间的距离大于或者等于50nm。
4.根据权利要求3所述的半导体器件，
其中，所述第一导体层的厚度大于或等于600nm。
5.根据权利要求1所述的半导体器件，
其中，在将所述半导体器件焊接到所述陶瓷衬底期间的热暴露之前和之后，在所述第一导体层中的、在与所述硅衬底进行接触的表面和距离与所述硅衬底进行接触的所述表面25nm处的深度之间的硅浓度保持相同的值。
6.根据权利要求5所述的半导体器件，
其中，所述第一导体层的厚度大于或等于600nm。
7.根据权利要求5所述的半导体器件，其中：
所述第一导体层中的硅浓度沿所述第一导体层的厚度变化，使得硅浓度在从与所述硅衬底进行接触的表面到与所述第二导体层进行接触的表面之间的深度范围中的一部分处减小；并且
与所述硅衬底进行接触的所述表面和在所述第一导体层中硅浓度最小处的深度之间的距离大于或者等于50nm。
8.根据权利要求1所述的半导体器件，
其中，所述硅衬底和所述第一导体层之间的边界没有氧化物。
9.根据权利要求1所述的半导体器件，
其中，所述硅衬底包括形成在所述硅衬底的所述表面中的集电极区域，所述集电极区域包含p型杂质。
10.一种模块，包括：
根据权利要求1所述的半导体器件；和
陶瓷衬底，
其中，所述半导体器件焊接到所述陶瓷衬底。
11.一种制造半导体器件的方法，所述半导体器件包括硅衬底、第一导体层、第二导体层和第三导体层，所述方法包括：
硅衬底刻蚀步骤，其中，利用溅射装置，通过逆溅射技术刻蚀所述硅衬底的表面；
第一导体层形成步骤，其中，利用溅射装置，通过溅射技术在所述硅衬底的所述表面上形成所述第一导体层，其中，所述硅衬底刻蚀步骤和所述第一导体层形成步骤在真空下顺序地进行；
第二导体层形成步骤，其中，通过溅射技术在所述第一导体层上形成所述第二导体层；以及
第三导体层形成步骤，其中，通过溅射技术在所述第二导体层上形成所述第三导体层，
其中所述第一导体层包括铝和硅，
所述第二导体层包括钛，并且
所述第三导体层包括镍。
12.一种制造根据权利要求10所述的模块的方法，所述方法包括：
通过将温度保持在低于或者等于400℃，将所述半导体器件焊接到所述陶瓷衬底。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8507945B2 (en) 2008-03-31 2013-08-13 Mitsubishi Electric Corporation Semiconductor device including an insulated gate bipolar transistor (IGBT)
CN104170092B (zh) * 2012-05-15 2017-03-08 富士电机株式会社 半导体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7541734B2 (en) 2003-10-03 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Light emitting device having a layer with a metal oxide and a benzoxazole derivative
JP2007036211A (ja) * 2005-06-20 2007-02-08 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法
JP4967472B2 (ja) * 2006-06-22 2012-07-04 富士電機株式会社 半導体装置
US20090046639A1 (en) * 2007-08-14 2009-02-19 Zhijun Cai System and Method for Handling Large IP Packets During VoIP Session
JP5343979B2 (ja) * 2009-01-16 2013-11-13 トヨタ自動車株式会社 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法
WO2010109572A1 (ja) * 2009-03-23 2010-09-30 トヨタ自動車株式会社 半導体装置
JP2011054624A (ja) * 2009-08-31 2011-03-17 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2012129537A (ja) * 2012-02-03 2012-07-05 Fuji Electric Co Ltd 半導体装置
JP6111527B2 (ja) * 2012-04-02 2017-04-12 富士電機株式会社 逆阻止型半導体装置
JP2015204301A (ja) 2014-04-10 2015-11-16 三菱電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4164431A (en) * 1977-08-02 1979-08-14 Eastman Kodak Company Multilayer organic photovoltaic elements
JPS5573868A (en) 1978-11-22 1980-06-03 Mitsubishi Electric Corp Coating method for thin aluminum-silicon alloy film
JP2513055B2 (ja) * 1990-02-14 1996-07-03 日本電装株式会社 半導体装置の製造方法
JPH0472764A (ja) * 1990-07-13 1992-03-06 Sharp Corp 半導体装置の裏面電極
JP2979792B2 (ja) 1991-11-12 1999-11-15 株式会社デンソー 半導体装置の電極形成方法
JP3138159B2 (ja) * 1994-11-22 2001-02-26 シャープ株式会社 半導体装置、半導体装置実装体、及び半導体装置の交換方法
JP3307145B2 (ja) 1995-03-27 2002-07-24 株式会社日立製作所 パワーチップキャリア及びこれを用いたパワー半導体装置
US5828101A (en) * 1995-03-30 1998-10-27 Kabushiki Kaisha Toshiba Three-terminal semiconductor device and related semiconductor devices
JPH0997833A (ja) * 1995-07-22 1997-04-08 Ricoh Co Ltd 半導体装置とその製造方法
JP3339552B2 (ja) * 1996-11-27 2002-10-28 株式会社日立製作所 半導体装置及びその製造方法
DE19734434C1 (de) * 1997-08-08 1998-12-10 Siemens Ag Halbleiterkörper mit Rückseitenmetallisierung und Verfahren zu deren Herstellung
US6117771A (en) * 1998-02-27 2000-09-12 International Business Machines Corporation Method for depositing cobalt
JP2000147658A (ja) 1998-11-12 2000-05-26 Nec Corp 映像投射装置
KR20000057810A (ko) 1999-01-28 2000-09-25 가나이 쓰토무 반도체 장치
TW459301B (en) 1999-05-20 2001-10-11 Nippon Electric Co Thin-film transistor and fabrication method thereof
JP3356159B2 (ja) 1999-05-20 2002-12-09 日本電気株式会社 薄膜トランジスタの製造方法
JP4018312B2 (ja) * 2000-02-21 2007-12-05 株式会社ルネサステクノロジ 無線通信装置
JP4023773B2 (ja) 2001-03-30 2007-12-19 株式会社東芝 高耐圧半導体装置
JP2002343980A (ja) * 2001-05-21 2002-11-29 Rohm Co Ltd 可変容量ダイオード及びその製造方法
JP2003086787A (ja) 2001-09-13 2003-03-20 Hitachi Ltd 半導体装置とその製造方法
JP2003234410A (ja) * 2002-02-08 2003-08-22 Fujitsu Ltd キャパシタ及びその製造方法並びに半導体装置
US6811892B2 (en) * 2002-08-22 2004-11-02 Delphi Technologies, Inc. Lead-based solder alloys containing copper
US7541734B2 (en) * 2003-10-03 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Light emitting device having a layer with a metal oxide and a benzoxazole derivative
DE102004012819B4 (de) * 2004-03-16 2006-02-23 Infineon Technologies Ag Leistungshalbleiterbauelement mit erhöhter Robustheit
JP4882229B2 (ja) * 2004-09-08 2012-02-22 株式会社デンソー 半導体装置およびその製造方法
JP4697397B2 (ja) * 2005-02-16 2011-06-08 サンケン電気株式会社 複合半導体装置
US7897452B2 (en) * 2005-06-20 2011-03-01 Fuji Electric Systems Co., Ltd. Method of producing a semiconductor device with an aluminum or aluminum alloy rear electrode
JP2007194514A (ja) * 2006-01-23 2007-08-02 Mitsubishi Electric Corp 半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8507945B2 (en) 2008-03-31 2013-08-13 Mitsubishi Electric Corporation Semiconductor device including an insulated gate bipolar transistor (IGBT)
CN101983431B (zh) * 2008-03-31 2014-02-19 三菱电机株式会社 半导体装置
US8829564B2 (en) 2008-03-31 2014-09-09 Mitsubishi Electric Corporation Semiconductor device including an IGBT
CN104170092B (zh) * 2012-05-15 2017-03-08 富士电机株式会社 半导体装置

Also Published As

Publication number Publication date
DE102007026365A1 (de) 2007-12-13
DE102007026365B4 (de) 2010-09-09
JP4221012B2 (ja) 2009-02-12
CN100547807C (zh) 2009-10-07
US7936065B2 (en) 2011-05-03
JP2007335431A (ja) 2007-12-27
US20070296080A1 (en) 2007-12-27

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