CN100423285C - 半导体衬底和半导体器件及其制造方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 175
- 239000004065 semiconductor Substances 0.000 title claims abstract description 117
- 238000000034 method Methods 0.000 title claims description 80
- 239000012535 impurity Substances 0.000 claims abstract description 231
- 238000009792 diffusion process Methods 0.000 claims abstract description 144
- 238000004519 manufacturing process Methods 0.000 claims abstract description 52
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 claims description 7
- 238000009826 distribution Methods 0.000 claims description 6
- 229910052734 helium Inorganic materials 0.000 claims description 6
- 239000001307 helium Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 76
- 229910052710 silicon Inorganic materials 0.000 abstract description 76
- 239000010703 silicon Substances 0.000 abstract description 76
- 230000002457 bidirectional effect Effects 0.000 abstract description 6
- 238000002955 isolation Methods 0.000 abstract 4
- 230000015556 catabolic process Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 23
- 229910052814 silicon oxide Inorganic materials 0.000 description 23
- 230000008569 process Effects 0.000 description 17
- 239000000463 material Substances 0.000 description 15
- 238000005530 etching Methods 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000002950 deficient Effects 0.000 description 6
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000011156 evaluation Methods 0.000 description 4
- 238000012423 maintenance Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000003892 spreading Methods 0.000 description 4
- 230000007480 spreading Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 238000010521 absorption reaction Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000002800 charge carrier Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000008676 import Effects 0.000 description 2
- 238000011835 investigation Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000003776 cleavage reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000005588 protonation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000007017 scission Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thyristors (AREA)
- Element Separation (AREA)
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Abstract
获得可保持双向耐压、且可靠性高的半导体器件及其制造方法和半导体衬底及其制造方法。为此，N-型硅衬底(1)具有相对的底面和上表面。基于P型杂质的扩散，在N-型硅衬底(1)的底面内全面形成高浓度的P型杂质扩散层(3)。而且，基于P型杂质的扩散，在N-型硅衬底(1)的上表面内局部形成P型隔离区(2)。P型隔离区(2)具有抵达P型杂质扩散层(3)的上表面的底面。另外，当从N-型硅衬底(1)的上表面一侧观察时，P型隔离区(2)包围作为N-型硅衬底(1)的一部分的N-区(1a)而形成。并且，被P型隔离区(2)包围的上述N-区(1a)被规定为N-型硅衬底(1)的元件形成区。
Description
技术领域
本发明涉及用于功率半导体器件的半导体衬底及其制造方法和采用该半导体衬底的半导体器件及其制造方法。
背景技术
近几年提出了三相电压源由双向开关直接进行开关的方式的、所谓被称为AC矩阵转换器的功率电路。并且，作为被用于AC矩阵转换器的双向开关，要求有双向耐压的功率装置。作为其一，已发表了可在双向保持耐压的IGBT(参照非专利文献1)。
而且，通过照射氦或质子来形成局域寿命区的技术已经在下记专利文献1被披露。
[非专利文献1]
M.Takei，Y.Harada，and K.Ueno，600V-IGBT with ReverseBlocking Capability、Proceedings of 2001 InternationalSymposium on Power Semiconductor Devices & ICs，Osaka。
[专利文献1]
特开2002-76017号公报
但是，在上述文献1记载的IGBT中，通过将称为台面结构的沟槽从衬底表面一直开掘到集电极P层，在沟槽的内部形成用于减缓电场的物质来保持耐压。虽然在已有的双向可控硅等中也采用了此方法，但其存在可靠性低的问题。
而且，在上述文献2虽然氦及质子被同等对待，但随着向衬底内注入质子的深度变化，起因于质子的施体化而存在逆向耐压下降的问题。
发明内容
本发明就是为了解决这些问题，目的是获得可在双向保持耐压且可靠性高的半导体器件及其制造方法，以及获得用于该半导体器件的半导体衬底及其制造方法。
第1发明所述的半导体衬底包含：具有相对的第1主表面和第2主表面的第1导电型的衬底；基于杂质扩散在第1主表面内形成的、与第1导电型不同的第2导电型的杂质扩散层；基于杂质扩散在第2主表面内局部形成、具有抵达杂质扩散层的底面、从平面上看包围衬底的第1导电型的一部分的第2导电型的杂质扩散区，被杂质扩散区包围的部分被规定为元件形成区。
第2发明所述的半导体器件包括：半导体衬底，其包含(a)具有相对的第1主表面和第2主表面的第1导电型的衬底，(b)基于杂质扩散在第1主表面内形成的、与第1导电型不同的第2导电型的杂质扩散层，以及(c)基于杂质扩散在第2主表面内局部形成、具有抵达杂质扩散层的底面、从平面上看包围衬底的第1导电型的一部分的第2导电型的杂质扩散区，被杂质扩散区包围的部分被规定为元件形成区；在元件形成区内，在第2主表面内局部形成的第2导电型的第1杂质区。
第3发明所述的半导体器件包括：半导体衬底，其包含(a)具有相对的第1主表面和第2主表面的第1导电型的衬底，(b)在第1主表面内形成、作为晶体管集电极发挥作用的、与第1导电型不同的第2导电型的杂质扩散层，以及(c)在第2主表面内局部形成、具有抵达杂质扩散层的底面、从平面上看包围衬底的第1导电型的一部分的第2导电型的杂质扩散区，被杂质扩散区包围的部分被规定为元件形成区；在元件形成区内，在第2主表面内局部形成、作为晶体管基极发挥作用的第2导电型的第1杂质区；在第1杂质区内，在第2主表面内局部形成、作为晶体管发射极发挥作用的第1导电型的第2杂质区；在位于第2杂质区与衬底的第1导电型的一部分之间的第1杂质区上方，夹着栅极绝缘膜在第2主表面上形成的栅电极；通过在衬底的第1导电型的一部分的膜厚方向的大致中央区注入质子来形成的第1局域寿命区。
第4发明所述的半导体衬底的制造方法包括：(a)准备具有相对的第1主表面和第2主表面的第1导电型的衬底的工序；(b)通过从第1主表面向衬底内扩散第1杂质，来形成与第1导电型不同的第2导电型的杂质扩散层的工序；(c)通过从第2主表面的一部分向衬底内扩散第2杂质，来形成具有抵达杂质扩散层的底面、从平面上看包围衬底的第1导电型的一部分的第2导电型的杂质扩散区的工序，被杂质扩散区包围的部分被规定为元件形成区。
第5发明所述的半导体器件的制造方法包括：(a)准备具有相对的第1主表面和第2主表面的第1导电型的衬底的工序；(b)通过从第1主表面向衬底内扩散第1杂质，来形成与第1导电型不同的第2导电型的杂质扩散层的工序；(c)通过从第2主表面的一部分向衬底内扩散第2杂质，来形成具有抵达杂质扩散层的底面、从平面上看包围衬底的第1导电型的一部分的第2导电型的杂质扩散区的工序，被杂质扩散区包围的部分被规定为元件形成区，还包括：(d)在元件形成区内，在第2主表面内局部形成第2导电型的第1杂质区的工序；(e)在第1杂质区内，在第2主表面内局部形成第1导电型的第2杂质区的工序；(f)在位于第2杂质区与衬底的第1导电型的一部分之间的第1杂质区上方，夹着栅极绝缘膜在第2主表面上形成栅电极的工序，第1杂质区作为晶体管的基极发挥作用，第2杂质区作为晶体管的发射极发挥作用，杂质扩散区作为晶体管的集电极发挥作用。
第6发明所述的半导体器件的制造方法包括：(a)准备具有相对的第1主表面和第2主表面的第1导电型的衬底的工序；(b)在第1主表面内形成、作为晶体管集电极发挥作用、与第1导电型不同的第2导电型的杂质扩散层的工序；(c)在第2主表面内局部形成、具有抵达杂质扩散层的底面、从平面上看包围衬底的第1导电型的一部分的第2导电型的杂质扩散区的工序，被杂质扩散区包围的部分被规定为元件形成区，还包括：(d)在元件形成区内，在第2主表面内局部形成作为晶体管的基极发挥作用、第2导电型的第1杂质区的工序；(e)在第1杂质区内，在第2主表面内局部形成作为晶体管的发射极发挥作用、第1导电型的第2杂质区的工序；(f)在位于第2杂质区与衬底的第1导电型的一部分之间的第1杂质区的上方，夹着栅极绝缘膜在第2主表面上形成栅电极的工序；(g)从第1主表面侧通过杂质扩散层，在衬底的第1导电型的一部分的膜厚方向的大致中央区注入质子，由此来形成第1局域寿命区的工序。
附图说明
图1是示出本发明实施方式1的半导体衬底结构的俯视图。
图2是示出沿图1所示的X1-X1线的位置相关的剖面结构的剖面图。
图3是按工序顺序示出本发明实施方式1的半导体衬底制造方法的剖面图。
图4是按工序顺序示出本发明实施方式1的半导体衬底制造方法的剖面图。
图5是按工序顺序示出本发明实施方式1的半导体衬底制造方法的剖面图。
图6是按工序顺序示出本发明实施方式1的半导体衬底制造方法的剖面图。
图7是用于说明本发明实施方式1的半导体衬底及其制造方法的效果的图。
图8是用于说明本发明实施方式1的半导体衬底及其制造方法的效果的图。
图9是按工序顺序示出本发明实施方式2的半导体衬底制造方法的剖面图。
图10是按工序顺序示出本发明实施方式2的半导体衬底制造方法的剖面图。
图11是按工序顺序示出本发明实施方式2的半导体衬底制造方法的剖面图。
图12是示出以用本发明实施方式2的半导体衬底的制造方法制作的半导体衬底为对象的SR评价结果的图。
图13是示出实施方式1、2的变例的剖面图。
图14是示出本发明实施方式3的半导体器件结构的剖面图。
图15是按工序顺序示出本发明实施方式3的半导体器件制造方法的剖面图。
图16是按工序顺序示出本发明实施方式3的半导体器件制造方法的剖面图。
图17是按工序顺序示出本发明实施方式3的半导体器件制造方法的剖面图。
图18是按工序顺序示出本发明实施方式3的半导体器件制造方法的剖面图。
图19是按工序顺序示出本发明实施方式3的半导体器件制造方法的剖面图。
图20是按工序顺序示出本发明实施方式3的半导体器件制造方法的剖面图。
图21是按工序顺序示出本发明实施方式3的半导体器件制造方法的剖面图。
图22是示出关于N-区的厚度与耐压的关系的模拟结果的图。
图23是示出耐压测定时的漏泄电流测定结果的图。
图24是示出本发明实施方式4的半导体器件结构的剖面图。
图25是示出本发明实施方式5的半导体器件结构的剖面图。
图26是示出本发明实施方式5的半导体器件制造方法的一道工序的剖面图。
图27是示出以规定的监控板为对象的SR评价结果的图。
图28是示出质子的注入深度与耐压之间关系的调查结果的曲线图。
图29是以图24所示的半导体器件为基础、示出本发明实施方式6的半导体器件结构的剖面图。
图30是以图25所示的半导体器件为基础、示出本发明实施方式6的半导体器件结构的剖面图。
图31是示出本发明实施方式6变例1的半导体器件结构的剖面图。
图32是示出本发明实施方式6变例2的半导体器件结构的剖面图。
符号说明
1N-型硅衬底；2P型隔离区；3P型杂质扩散层；5、15氧化硅膜；20P型杂质区；21N型杂质区；23栅电极；24发射极电极；27集电极电极；30、30p、30h局域寿命区；49、50物质。
具体实施方式
实施方式1
图1是示出本发明实施方式1的半导体衬底结构的俯视图，图2是示出沿图1所示的X1-X1线的位置相关的剖面结构的剖面图。参照图2，N-型硅衬底1具有相对的底面和上表面。通过P型杂质的扩散，在N-型硅衬底1的底面内全面形成高浓度的P型杂质扩散层3。而且，通过P型杂质的扩散，在N-型硅衬底1的上表面内局部形成P型隔离区2。P型隔离区2具有抵达P型杂质扩散层3的上表面的底面。另外，参照图1，当从N-型硅衬底1的上表面一侧观察时，P型隔离区2以包围作为N-型硅衬底1的一部分的N-区1a的方式形成。然后，被P型隔离区2包围的上述N-区1a被规定为N-型硅衬底1的元件形成区。
图3～6是按工序顺序示出本实施方式1的半导体衬底制造方法的剖面图。参照图3，首先，准备N-型硅衬底1。其次，用热氧化法在N-型硅衬底1的上表面上全面形成氧化硅膜4。
参照图4，接着，在N-型硅衬底1的底面上全面涂覆含有硼等P型杂质的物质(例如绝缘膜)49。其后，通过进行热处理，将物质49中包含的P型杂质导入至N-型硅衬底1内并使之热扩散。据此，在N-型硅衬底1的底面内形成P型杂质扩散层3。其后，除掉氧化硅膜4和物质49。另外，通过调整热扩散P型杂质时的热处理温度及时间，可以任意设定自N-型硅衬底1的底面算起的P型杂质扩散层3的深度。
参照图5，接着，用热氧化法在N-型硅衬底1的上表面上和底面上全面地形成氧化硅膜5。接着，用照相制版法和刻蚀法部分除掉在N-型硅衬底1的上表面上形成的氧化硅膜5。据此，形成开孔部5a，露出N-型硅衬底1的上表面的一部分。
参照图6，接着，以覆盖氧化硅膜5的方式在N-型硅衬底1的上表面上涂覆含有硼等P型杂质的物质(例如绝缘膜)50。在形成开孔部5a的部分，物质50与N-型硅衬底1的上表面接触。其后，通过进行热处理，在物质50与N-型硅衬底1相互接触的部分，将物质50中包含的P型杂质导入至N-型硅衬底1内并使之热扩散。据此，在N-型硅衬底1的上表面内形成P型隔离区2。其后，通过除掉氧化硅膜5和物质50，可以得到图2所示的半导体衬底。
这样，利用本实施方式1的半导体衬底及其制造方法，在N-型硅衬底1的底面内形成高浓度的P型杂质扩散层3后，在N-型硅衬底1的上表面内形成P型隔离区2。从而，由于P型杂质扩散层3在形成P型隔离区2时作为针对损伤的吸收部位发挥作用，所以能够得到减少或消除因P型隔离区2的形成而引起的缺陷的半导体衬底。
下面对此效果进行具体验证。图7、8是用于说明本实施方式1的半导体衬底及其制造方法的效果的图。图7是未形成P型杂质扩散层3而形成P型隔离区2时的例子，图8是在形成P型杂质扩散层3后形成P型隔离区2时的例子。
在膜厚为800μm的FZ晶片的上表面内，形成深度约为250μm的P型隔离区2。接着，在1100℃以上进行60分钟左右的热处理。接着，将晶片解理后，通过用Sirtl刻蚀液进行刻蚀，使缺陷显现。用显微镜对这样得到的样品进行观察的结果示于图7。如图7所示，在晶片内产生了众多的可以认为是OSF(Oxide Stacking Fault：氧化物堆垛层错)的缺陷10。还有，当用该晶片制作IGBT时，耐压测定时的漏泄电流非常大，特别是在高温(125℃)状态下漏泄电流更大，IGBT不能正常工作。
另一方面，在FZ晶片的底面内形成P型杂质扩散层3后，形成深度约180μm的P型隔离区2，进行与上述相同的观察所得到的结果示于图8。如图8所示，在晶片内未产生缺陷10。还有，当用该晶片制作I GBT时，与未形成P型杂质扩散层3的情形相比，耐压测定时的漏泄电流大幅度降低。
实施方式2
图9～11是按工序顺序示出本发明实施方式2的半导体衬底制造方法的剖面图。参照图9，首先，准备N-型硅衬底1。其次，用热氧化法在N-型硅衬底1的上表面上和底面上全面地形成氧化硅膜15。
参照图10，接着，用照相制版法和刻蚀法部分除掉在N-型硅衬底1的上表面上形成的氧化硅膜15。据此，形成开孔部15a，露出N-型硅衬底1的上表面的一部分。另外，用刻蚀法将在N-型硅衬底1的底面上形成的氧化硅膜15全面除掉。据此，露出N-型硅衬底1的底面。
参照图11，接着，以覆盖氧化硅膜15的方式在N-型硅衬底1的上表面上，以及在N-型硅衬底1的底面上分别涂覆含有硼等P型杂质的物质50。其后，通过进行热处理，在物质50与N-型硅衬底1相互接触的部分，将物质50中包含的P型杂质导入至N-型硅衬底1内并使之热扩散。据此，在N-型硅衬底1的上表面内形成P型隔离区2，同时在N-型硅衬底1的底面内形成P型杂质扩散层3。其后，通过除掉氧化硅膜15和物质50，可以得到图2所示的半导体衬底。
图12是示出以用本实施方式2的半导体衬底的制造方法制作的半导体衬底为对象的SR(Spreading Resistance：扩展电阻)评价结果的图。横轴是从N-型硅衬底1的上表面算起的深度D(μm)，纵轴是浓度N(cm-3)、电阻率ρ(Ω·cm)和电阻R(Ω)。在图12中，抽出膜厚为350μm的半导体衬底中的从N-型硅衬底1的上表面至深度为240μm的区域，示出SR评价的结果。
参照图12可知，以半导体衬底的膜厚的中央附近的深度(175μm)为中心，浓度N、电阻率ρ和电阻R的各特性左右大致对称。即，可知在本实施方式2的半导体衬底中，P型杂质扩散层3的厚度与从N-型硅衬底1的上表面算起的P型隔离区2的深度大致相等(皆为175μm)。另外，如注意浓度N的特性，则从N-型硅衬底1的底面向衬底内部方向的P型杂质扩散层3的杂质浓度分布与从N-型硅衬底1的上表面向衬底内部方向的P型隔离区2杂质浓度分布大致相同。
这样，按照本实施方式2的半导体衬底及其制造方法，如图1所示，用于形成P型隔离区2的P型杂质的热扩散和用于形成P型杂质扩散层3的P型杂质的热扩散可以由同一工序进行。其结果是，与上述实施方式1相比，可以减少制造工序数。
图13是示出上述实施方式1、2的变例的剖面图。在用上述实施方式1、2的制造方法得到图2所示的半导体衬底后，通过从底面一侧将N-型硅衬底1研磨掉所希望的厚度，将P型杂质扩散层3减薄。据此，可以调整P型杂质扩散层3的表面(N-型硅衬底1的底面)中的杂质浓度。
另外，在特开平7-307469号公报的图4中，公开了按顺序进行(a)通过从N-型衬底的上表面和底面局部扩散P型杂质，形成局部贯通N-型衬底的上表面与底面之间的P型杂质扩散区的工序；(b)通过向N-型衬底的底面内全面扩散P型杂质，形成与上述P型杂质扩散区连接的P型杂质扩散层的工序的半导体器件的制造方法。但是，按照此方法，在上述工序(a)中，必须把掩模对准N-型衬底的上表面和底面的同一部位来形成，因而存在制造工序复杂的问题。而另一方面，用本发明实施方式1、2的半导体衬底的制造方法，则不存在这种问题。
还有，在上述公报的图5中，公开了按顺序进行(a)在P+型衬底的上表面上形成N-型外延层的工序；(b)通过向N-型外延层的上表面内局部扩散P型杂质，形成与上述P+型衬底连接的P+型杂质扩散层的工序的半导体器件的制造方法。但是，按照此方法，由于需要在P+型衬底上形成N-型外延层的工序，所以存在制造成本增高，制造工序数增多的问题。而另一方面，用本发明的实施方式1、2的半导体衬底的制造方法，则不发生这种问题。
实施方式3
图14是示出使用上述实施方式1、2的半导体衬底的本发明实施方式3的半导体器件(IGBT)的结构的剖面图。在元件形成区内，在N-型硅衬底1的上表面内局部形成P型杂质区20。在P型杂质区20内，在N-型硅衬底1的上表面内，局部形成N+型杂质区21。P型杂质区20作为IGBT的基极发挥作用，N+型杂质区21作为IGBT的发射极发挥作用，P型杂质扩散层3作为I GBT的集电极的发挥作用。另外，在N-型硅衬底1的上表面内，在位于N+型杂质区21与N-区1a之间的部分的P型杂质区20作为沟道区发挥作用。在沟道区上夹着绝缘膜22的一部分形成栅电极23。栅电极23的材料例如是多晶硅。在N-型硅衬底1的底面上形成与P型杂质扩散层3接触的集电极电极27。在N-型硅衬底1的上表面上，形成与P型杂质区20和N+型杂质区21接触的发射极电极24。电极25与P型隔离区2连接。另外，本实施方式3的IGBT包括具有P型杂质区26a、电极26b和绝缘膜26c的保护环结构26。
图15～21是按工序顺序示出本实施方式3的半导体器件制造方法的剖面图。参照图15，首先，准备上述实施方式1、2的半导体衬底。
参照图16，接着，用热氧化法在N-型硅衬底1的上表面上全面形成氧化硅膜。接着，用照相制版法和刻蚀法对该氧化硅膜构制图形，由此形成氧化硅膜22a、26c。接着，用离子注入法向从氧化硅膜22a、26c露出的部分N-型硅衬底1的上表面内导入P型杂质，由此形成P型杂质区20a、26a。
参照图17，接着，在通过对氧化硅膜22a构制图形来形成氧化硅膜22b后，用热氧化法在N-型硅衬底1的上表面上形成比氧化硅膜22b、26c还薄的氧化硅膜22c。
参照图18，接着，用CVD法在整个面上形成多晶硅膜。接着，通过用照相制版法和刻蚀法对该多晶硅膜构制图形来形成栅电极23。
参照图19，接着，用照相制版法和离子注入法向N-型硅衬底1的上表面内局部导入P型杂质来形成比P型杂质区20a还浅的P型杂质区20b。由P型杂质区20a、20b构成图14所示的P型杂质区20。
参照图20，接着，用刻蚀法除掉从栅电极23露出的部分氧化硅膜22c。未被除掉而剩余的部分氧化硅膜22c作为栅极绝缘膜发挥作用。接着，用照相制版法和离子注入法向P型杂质区20的上表面内局部导入N型杂质来形成N+型杂质区21。
参照图21，接着，用CVD法在整个面上形成氧化硅膜。接着，用照相制版法和刻蚀法对该氧化硅膜构制图形来形成氧化硅膜以覆盖栅电极23的侧面和上表面。由氧化硅膜22b～22d构成图14所示的绝缘膜22。其后，在N-型硅衬底1的上表面上形成发射极电极24和电极25、26b。另外，在N-型硅衬底1的底面上形成集电极电极27。据此，可以得到图14所示的半导体器件。
下面对本实施方式3的半导体器件的耐压进行讨论。在以下的说明中，将施加于作为基极发挥作用的P型杂质区20的电压记作“V20”，将施加于作为集电极发挥作用的P型杂质扩散层3的电压记作“V3”。
当在基极-集电极之间施加V20＜V3的正向电压时，耗尽层从P型杂质区20扩展，因而能够保持正向耐压。这时，虽然P型杂质区20的端部呈急弯形状，其附近电场增强，但由于形成有保护环结构26，所以能够减缓其附近的电场集中。其结果是能够恰当地保持由P型杂质区20、N-区1a和P型杂质扩散层3各自的杂质浓度、形状等决定的正向耐压。
另一方面，当在基极-集电极之间施加V20＞V3的反向电压时，耗尽层从P型杂质扩散层3和P型隔离区2扩展，从而能够保持反向耐压。这时，由于P型隔离区2的端部弯曲形状缓和，所以不附加保护环等耐压保持结构，也能恰当地保持由P型杂质区20、N-区1a、P型杂质扩散层3和P型隔离区2各自的杂质浓度、形状等决定的反向耐压。
这里，使N-区1a的杂质浓度产生各种变化，通过模拟来调查了N-区1a的厚度与耐压VCES的关系。图22是示出该模拟结果的图。可以知道，通过调整N-区1a的杂质浓度和厚度，可以得到任意的耐压。
另外，对未形成P型杂质扩散层3而形成P型隔离区2的情形，以及对在形成P型杂质扩散层3后形成P型隔离区2的情形，分别测定了耐压测定时的漏泄电流。图23是示出该测定结果的图。特性K1是对在形成P型杂质扩散层3后形成P型隔离区2的情形的测定结果，特性K 2是对未形成P型杂质扩散层3而形成P型隔离区2的情形的测定结果。可知，通过在形成P型杂质扩散层3后形成P型隔离区2，能够大幅度降低漏泄电流ICES。
下面对图14所示的半导体器件(IGBT)的导通动作进行说明。当在发射极-集电极之间施加规定的集电极电压VCE，同时在发射极-栅极之间施加规定的栅极电压VGE时，栅极绝缘膜22的下方的P型杂质区20反转为N型，形成沟道区。这样一来，电子从N型杂质区21通过沟道区被注入N-区1a。借助于该所注入的电子，N-区1a与P型杂质扩散层3之间成为正偏压。这样一来，由于空穴从P型杂质扩散层3被注入N-区1a，所以N-区1a的电阻值大幅度下降，通过电流的能力上升。这样，在IGBT中，通过空穴从P型杂质扩散层3的注入，减小了N-区1a的电阻。
下面对关断工作进行说明。当使栅极电压VGE为0或反偏压时，N型沟道区返回到P型，从N型杂质区21向N-区1a的电子注入停止。与此相随，从P型杂质扩散层3向N-区1a的空穴注入也停止。在N-区1a内积累的电子和空穴由于从P型杂质区20扩展的耗尽层的电场而向N型杂质区21或P型杂质扩散层3排出，或者相互复合而消失。
如上所述，在本实施方式3的半导体器件中，通过耗尽层从P型杂质扩散层3和P型隔离区2扩展，可以保持反向耐压。因此，由于不能够如现有的I GBT那样，在P型杂质扩散层3与N-区1a之间形成N+型缓冲层，所以必须将N-区1a的膜厚加厚至某种程度。N-区1a的膜厚可以利用所需要的耐压与N-区1a的杂质浓度的关系根据图22所示的曲线来决定。
这样，按照本实施方式3的半导体器件及其制造方法，IGBT的正向耐压和反向耐压都能够保持。因此，本实施方式3的半导体器件可以应用于要求双向耐压的功率装置，例如在AC矩阵转换器中使用的双向开关。
实施方式4
图24是示出本发明实施方式4的半导体器件结构的剖面图。以上述实施方式3的半导体器件为基础，在N-区1a内形成有局域寿命区30。局域寿命区30可以借助于在得到例如图21所示的结构后，从N-型硅衬底1的底面一侧穿过P型杂质扩散层3向N-区1a内离子注入质子或氦等杂质来形成。当然，也可以从N-型硅衬底1的上表面一侧进行离子注入。
如上所述，在上述实施方式3的半导体器件中，必须将N-区1a的膜厚加厚至某种程度。因此，在导通时，必须从N型杂质区21向N-区1a注入更多的电子。另外，在关断时，在邻近P型杂质扩散层3的N-区1a的部分，残留有未形成耗尽层的区域。于是，由于在该未形成耗尽层的区域，关断时载流子的消失原因不是基于电场的排出，而是复合起支配作用，因而关断所需的时间较长。
因此，通过在N-区1a中特别是在未形成上述耗尽层的区域内形成局域寿命区30，来促使该区域中的载流子复合，可以谋求关断所需时间的缩短。
实施方式5
图25是示出本发明实施方式5的半导体器件结构的剖面图。另外，图26是示出本发明实施方式5的半导体器件制造方法的一道工序的剖面图。在得到图21所示的结构后，参照图26，通过从底面一侧将N-型硅衬底1研磨掉所希望的膜厚，来使P型杂质扩散层3变薄。然后，与上述实施方式4一样，借助于从N-型硅衬底1的底面一侧穿过P型杂质扩散层3向N-区1a内离子注入规定的杂质，来形成局域寿命区30。由此，可以得到图25所示的半导体器件。
这样，按照本实施方式5的半导体器件及其制造方法，在减薄P型杂质扩散层3后，通过从N-型硅衬底1的底面一侧离子注入规定的杂质，来在N-区1a内形成局域寿命区30。因此，与上述实施方式4相比，可以在N-型硅衬底1的上表面附近形成局域寿命区30。即，在设定形成局域寿命区30的深度时，其设定自由度增大。
实施方式6
在通过注入质子在N-区1a内形成局域寿命区30时，通过注入后的退火质子施体化，其结果，注入了质子的部分N-区1a的杂质浓度增加。
图27是示出以规定的监控板为对象的SR评价结果的图。监控板是在具有150μm膜厚的N-型硅衬底的、膜厚方向的中央区域附近(即深度75μm附近)离子注入质子后，通过退火而制成的。图27的横轴是自N-型硅衬底的上表面算起的深度D(μm)，纵轴是浓度N(cm-3)、电阻率ρ(Ω·cm)和电阻R(Ω)。参照图27可知，通过退火质子施体化的结果是，在深度75μm附近N-区1a的浓度N变高。
接着，在上述实施方式3的半导体器件中，设N-区1a的膜厚为170μm，对半导体器件的正向耐压及反向耐压的各绝对值随向N-区1a注入质子的深度如何变化进行了调查。图28是表示其调查结果的曲线图。曲线图的横轴是从N-区1a与P型杂质扩散层3的界面开始到质子注入地点的距离L(μm)。曲线图的纵轴是正向耐压及反向耐压的各绝对值(V)。参照图28可知，距离L越长反向耐压的绝对值变得越大，相反，距离L越短正向耐压的绝对值则变得越大。距离L短反向耐压的绝对值变小是起因于质子的施体化，由于注入质子的部分N-区1a的杂质浓度变高。
从图28可以了解到，距离L太短则反向耐压的绝对值变小，而距离L太长则正向耐压的绝对值变小。因此，在通过注入质子来形成局域寿命区时，在N-区1a的膜厚方向的中央区附近离子注入质子是理想的。在图28所示的例子中，通过把距离L设定在80～100μm左右，可得到正向耐压及反向耐压的各绝对值都超过1200(V)的半导体器件。
图29是以图24所示的半导体器件为基础、示出本实施方式6的半导体器件结构的剖面图。取代图24所示的局域寿命区30，形成有局域寿命区30p。从N-型硅衬底1的底面一侧穿过P型杂质扩散层3，在N-区1a的膜厚方向的中央区附近离子注入质子，由此来形成局域寿命区30p。
图30是以图25所示的半导体器件为基础、示出本实施方式6的半导体器件结构的剖面图。取代图25所示的局域寿命区30，形成有局域寿命区30p。与图29所示的半导体器件一样，从N-型硅衬底1的底面一侧穿过P型杂质扩散层3，在N-区1a的膜厚方向的中央区附近离子注入质子，由此来形成局域寿命区30p。
图31是示出本实施方式6变例1的半导体器件结构的剖面图。以图29所示的半导体器件为基础，在N-区1a内追加有局域寿命区30h。从N-型硅衬底1的底面一侧穿过P型杂质扩散层3，在比局域寿命区30p更靠近P型杂质扩散层3一侧离子注入氦，由此来形成局域寿命区30h。
图32是示出本实施方式6变例2的半导体器件结构的剖面图。以图30所示的半导体器件为基础，在N-区1a内追加有局域寿命区30h。与图31所示的半导体器件一样，从N-型硅衬底1的底面一侧穿过P型杂质扩散层3，在比局域寿命区30p更靠近P型杂质扩散层3一侧离子注入氦，由此来形成局域寿命区30h。
与质子不同，氦不引起施体化。所以即使在N-区1a与P型杂质扩散层3的界面附近形成局域寿命区30h，反向耐压的绝对值也不会降低。通过不仅是局域寿命区30p还形成局域寿命区30h，可进一步促进载流子的复合以实现关断所需时间的进一步缩短。
这样，按照本实施方式6的半导体器件及其制造方法，通过在N-区1a的膜厚方向的中央区附近离子注入质子，由此来形成局域寿命区30p。因此，正向耐压及反向耐压的各绝对值一方不会极度降低，可同时高水平保持I GBT的正向耐压及反向耐压。因此，本实施方式6的半导体器件可以应用于要求双向耐压的功率装置，例如在AC矩阵转换器中使用的双向开关。
另外，在上述实施方式1～6中，对N沟道的I GBT进行了叙述，但本发明也可适用于P沟道的IGBT。而且，对在硅衬底上形成栅极类型的IGBT进行了叙述，但本发明也可适用于栅极被埋入在形成于硅衬底内的沟槽内的类型的IGBT(沟槽栅型IGBT)。
发明效果
按照第1发明的半导体衬底，可以通过在衬底的第1主表面内形成杂质扩散层后，在衬底的第2主表面内形成杂质区来制造半导体衬底。这时，由于杂质扩散层在形成杂质扩散区时作为针对损伤的吸收部位发挥作用，所以能够减少或消除因杂质扩散区的形成而产生的半导体衬底的缺陷。
按照第2发明的半导体器件，通过耗尽层从第1杂质区扩展，能够保持正向耐压。并且，通过耗尽层从杂质扩散层和杂质扩散区扩展，能够保持反向耐压。即，正向耐压和反向耐压两者皆能保持。
按照第3发明的半导体器件，正向耐压和反向耐压皆能高水平保持。
按照第4发明的半导体衬底的制造方法，由于杂质扩散层在形成杂质扩散区时作为针对损伤的吸收部位发挥作用，所以能够得到减少或消除因杂质扩散区的形成而发生缺陷的半导体衬底。
按照第5发明的半导体衬底的制造方法，通过耗尽层从第1杂质区扩展，能够保持正向耐压。并且，通过耗尽层从杂质扩散层和杂质扩散区扩展，能够保持反向耐压。即，能够得到正向耐压和反向耐压两者皆能保持的IGBT。
按照第6发明的半导体衬底的制造方法，正向耐压和反向耐压皆能高水平保持。
Claims (5)
1. 一种半导体衬底，
其包括：
具有互相相对的第1主表面和第2主表面的第1导电型的衬底；
基于杂质扩散在上述第1主表面内形成的、与上述第1导电型不同的第2导电型的杂质扩散层；以及
基于杂质扩散在上述第2主表面内局部形成、具有抵达上述杂质扩散层的底面、从平面上看包围上述衬底的上述第1导电型的一部分的上述第2导电型的杂质扩散区，
被上述杂质扩散区包围的部分被规定为元件形成区，
上述杂质扩散层的厚度约等于从上述第2主表面算起的上述杂质扩散区的深度。
2. 一种半导体衬底，
其包括：
具有互相相对的第1主表面和第2主表面的第1导电型的衬底；
基于杂质扩散在上述第1主表面内形成的、与上述第1导电型不同的第2导电型的杂质扩散层；以及
基于杂质扩散在上述第2主表面内局部形成、具有抵达上述杂质扩散层的底面、从平面上看包围上述衬底的上述第1导电型的一部分的上述第2导电型的杂质扩散区，
被上述杂质扩散区包围的部分被规定为元件形成区，
从上述第1主表面向上述衬底的内部方向的上述杂质扩散层的杂质浓度分布与从上述第2主表面向上述衬底的内部方向的上述杂质扩散区的杂质浓度分布大致相同。
3. 一种半导体器件，其具备：
包括(a)具有互相相对的第1主表面和第2主表面的第1导电型的衬底，(b)基于杂质扩散在上述第1主表面内形成的、与上述第1导电型不同的第2导电型的杂质扩散层，以及(c)基于杂质扩散在上述第2主表面内局部形成、具有抵达上述杂质扩散层的底面、从平面上看包围上述衬底的上述第1导电型的一部分的上述第2导电型的杂质扩散区，被上述杂质扩散区包围的部分被规定为元件形成区，上述杂质扩散层的厚度约等于从上述第2主表面算起的上述杂质扩散区的深度的半导体衬底；以及
在上述元件形成区内，在上述第2主表面内局部形成的上述第2导电型的第1杂质区。
4. 一种半导体器件，其具备：
包括(a)具有互相相对的第1主表面和第2主表面的第1导电型的衬底，(b)基于杂质扩散在上述第1主表面内形成的、与上述第1导电型不同的第2导电型的杂质扩散层，以及(c)基于杂质扩散在上述第2主表面内局部形成、具有抵达上述杂质扩散层的底面、从平面上看包围上述衬底的上述第1导电型的一部分的上述第2导电型的杂质扩散区，被上述杂质扩散区包围的部分被规定为元件形成区，从上述第1主表面向上述衬底的内部方向的上述杂质扩散层的杂质浓度分布与从上述第2主表面向上述衬底的内部方向的上述杂质扩散区的杂质浓度分布大致相同的半导体衬底；以及
在上述元件形成区内，在上述第2主表面内局部形成的上述第2导电型的第1杂质区。
5. 一种半导体器件的制造方法，包括：
(a)准备具有互相相对的第1主表面和第2主表面的第1导电型的衬底的工序；
(b)在上述第1主表面内形成作为晶体管集电极发挥作用、与上述第1导电型不同的第2导电型的杂质扩散层的工序；
(c)在上述第2主表面内局部形成具有抵达上述杂质扩散层的底面、从平面上看包围上述衬底的上述第1导电型的一部分的上述第2导电型的杂质扩散区的工序，
被上述杂质扩散区包围的部分被规定为元件形成区，
还包括：
(d)在上述元件形成区内，在上述第2主表面内局部形成作为上述晶体管的基极发挥作用、上述第2导电型的第1杂质区的工序；
(e)在上述第1杂质区内，在上述第2主表面内局部形成作为上述晶体管的发射极发挥作用、上述第1导电型的第2杂质区的工序；
(f)在位于上述第2杂质区与上述衬底的上述第1导电型的一部分之间的上述第1杂质区的上方，夹着栅极绝缘膜在上述第2主表面上形成栅电极的工序；
(g)从上述第1主表面侧通过上述杂质扩散层，在上述衬底的上述第1导电型的一部分的膜厚方向的大致中央区注入质子，由此来形成第1局域寿命区的工序；以及
(h)在上述衬底的上述第1导电型的部分内，在比上述第1局域寿命区更靠近上述杂质扩散层一侧注入氦，由此来形成第2局域寿命区的工序。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP280666/02 | 2002-09-26 | ||
| JP2002280666 | 2002-09-26 | ||
| JP280666/2002 | 2002-09-26 | ||
| JP2003194129A JP4781616B2 (ja) | 2002-09-26 | 2003-07-09 | 半導体基板の製造方法及び半導体装置の製造方法 |
| JP194129/2003 | 2003-07-09 | ||
| JP194129/03 | 2003-07-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1494162A CN1494162A (zh) | 2004-05-05 |
| CN100423285C true CN100423285C (zh) | 2008-10-01 |
Family
ID=32109440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB031603025A Expired - Fee Related CN100423285C (zh) | 2002-09-26 | 2003-09-26 | 半导体衬底和半导体器件及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP4781616B2 (zh) |
| KR (1) | KR100553625B1 (zh) |
| CN (1) | CN100423285C (zh) |
| DE (1) | DE10344827A1 (zh) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4872190B2 (ja) * | 2004-06-18 | 2012-02-08 | トヨタ自動車株式会社 | 半導体装置 |
| JP2006108346A (ja) * | 2004-10-05 | 2006-04-20 | Matsushita Electric Ind Co Ltd | チップ型半導体素子とその製造方法 |
| JP4892825B2 (ja) * | 2004-11-12 | 2012-03-07 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2006210606A (ja) * | 2005-01-27 | 2006-08-10 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP4843253B2 (ja) * | 2005-05-23 | 2011-12-21 | 株式会社東芝 | 電力用半導体装置 |
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- 2003-09-26 KR KR20030066838A patent/KR100553625B1/ko not_active IP Right Cessation
- 2003-09-26 CN CNB031603025A patent/CN100423285C/zh not_active Expired - Fee Related
- 2003-09-26 DE DE2003144827 patent/DE10344827A1/de not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| KR100553625B1 (ko) | 2006-02-22 |
| KR20040027442A (ko) | 2004-04-01 |
| JP4781616B2 (ja) | 2011-09-28 |
| CN1494162A (zh) | 2004-05-05 |
| DE10344827A1 (de) | 2004-05-13 |
| JP2004165619A (ja) | 2004-06-10 |
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Legal Events
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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