JP4852943B2 - 半導体デバイスチップの選別方法 - Google Patents

Description

本発明は、ＦＺ結晶を用いた半導体基板から製造され、裏面側に極めて浅い（１μｍ程度以下）ｐｎ接合を有する半導体デバイスチッップ、たとえば、縦型逆阻止型ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や縦型ＦＳ−ＩＧＢＴ（Ｆｉｅｌｄ Ｓｔｏｐ−Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）などの、またはそれらのＩＧＢＴを含む半導体デバイスチップの選別方法に関する。

たとえば、縦型ＩＧＢＴの製造方法としては、ＦＺ型シリコン単結晶基板を用いる方法と厚くて低抵抗のＣＺ型シリコン基板上に機能層となるシリコンエピタキシャル層を形成したエピタキシャルウエハを用いる方法とが知られている。このうち、前者のＦＺ結晶を用いる方法では、表面側にＭＯＳゲート構造およびアルミニウム電極などの機能層を形成後、裏面側にコレクタ層を形成するために所要の元素のイオン注入を行い、前記表面側の機能層に悪影響を及ぼさない範囲の温度によるアニール熱処理を加えて有効なコレクタ層とするための活性化を行う必要がある。前記裏面側のコレクタ層の活性化処理としては、前述のアニール熱処理の他に、イオン注入後の前記コレクタ層にレーザービームを直接照射して、表面側の機能層には悪影響を及ぼさないように必要な領域（コレクタ層）のみ所定の温度に上昇させてアニール処理を行うこともできる。いずれの場合も半導体基板表面側のＭＯＳゲート構造に特性劣化をきたすような５００℃以上の熱履歴が及ぶことがないようにすることが必須の条件である。

このような縦型ＩＧＢＴでは、コレクタｐｎ接合は、裏面側から極めて浅い（裏面から１μｍ程度以下）ところにあるため、裏面側からのストレスの影響を受け易い。
一般に半導体デバイスは、大口径の半導体基板（半導体ウエハ）上に複数の半導体デバイスチップ（たとえば逆阻止型ＩＧＢＴチップ）が同時に碁盤目状に作りこまれる。最終の特性チェック段階では各半導体デバイスチップは半導体ウエハ状態のままオートチェックテスタにより電気的特性を測定して前記半導体ウエハ内の各デバイスチップの良品・不良品を判別し、良品チップのみを選別して取り出し、次工程である組み立て工程に回される。半導体ウエハにおける不良発生率が極めて低い機種では、半導体デバイスチップの良品選別は行われない場合もあるが、前記縦型ＩＧＢＴのように、次工程で同種のＩＧＢＴチップを数１０個必要とする半導体モジュール組み立てを行う場合、そのうち1個でも不良チップが混入すると組み立てた半導体モジュール製品としては不良になるので、半導体ウエハの段階でのＩＧＢＴチップの良・不良の全数チェックおよび選別は必須の工程である。

たとえば、逆阻止型ＩＧＢＴやＦＳ−ＩＧＢＴでは、その裏面に浅いコレクタ層を有し、コレクタ電極の形成後のウエハを電気特性のチェックのために裏面を下側にして支持台（ステージ）に載せることがある。その際に、支持台にわずか１μｍ程度の高さであっても凹凸や固着異物による突起などがあると、それによりコレクタ電極に局所的な傷が発生し、逆耐圧不良や漏れ電流増加不良などの発生要因となることがある。
特に逆阻止型ＩＧＢＴでは図２（ａ）に示すようなコレクタｐｎ接合４に達するような傷１００が付けば逆耐圧不良となり易い。図２（ｂ）に示すように、傷１０１の深さがコレクタｐｎ接合深さ（１μｍ程度）より浅い場合、逆耐圧バイアス時にコレクタｐｎ接合からコレクタ電極側にわずかに延びる空乏層に接触しない程度の深さであれば、逆耐圧不良になるとは限らない。ただし、その後の製造工程で傷の深さが進行すると、逆耐圧不良となる場合がある。

一方、ＭＯＳゲート構造だけでなくドレイン電極も表面側に設けられる横型ＩＧＢＴや厚い半導体基板層を裏面側に有する縦型ＭＯＳＦＥＴやエピタキシャルウエハを用いる縦型ＩＧＢＴでは前述のようなオートチェックの際に受ける程度の半導体ウエハ裏面の傷によっては、電気特性面で問題になることは全く無い。また、コレクタ層の厚さが１μｍ程度以下である縦型ＩＧＢＴであっても、通常の順耐圧ＮＰＴ−ＩＧＢＴ（Ｎｏｎ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ−ＩＧＢＴ）では、前述したような半導体ウエハの裏面側の傷が付いたとしても、そもそもコレクタｐｎ接合に逆バイアスをかけるという使い方をしないので、問題になり難い。
他方、半導体デバイスチップの選別方法としては、次のような公知技術が知られている。半導体ウエハテストで良品と判定された半導体デバイスチップを所定の指数で評価して、該指数が所定値を超えた場合に不良と扱うことに関する発明（特許文献１）。

半導体ウエハテストでエラーとなった半導体デバイスチップの半導体ウエハ上における位置を記憶し、次の半導体ウエハで同じ位置の半導体デバイスチップチップを不良として排除する選別方法に関する発明（特許文献２）。
複数の半導体ウエハの検査結果から、欠陥が異常発生した半導体ウエハの欠陥分布の類似度を定量評価することに関する発明（特許文献３）。
特開２００４−４７５４２号公報 特開平６−２１６２０６号公報 特開２００３−１００８２５号公報

前記半導体ウエハ段階での電気特性チェックはＩＧＢＴの表面電極に針状電極端子を押圧させて行うために、前記半導体ウエハ内の各測定ＩＧＢＴチップ毎の電気的接触点には局部的に強い力が加えられる。この際、半導体ウエハを吸着するステージに、１μｍ程度の小さなものであっても固着異物や凹凸などによる突起が存在すると、前記ステージ上の半導体ウエハ裏面の前記突起に対応するところに傷が付くことがある。ただし、このようにして傷が付けられたＩＧＢＴチップのすべてが前記オートチェックによる測定により、不良判定されるのではなく、前述したように、図２（ａ）のようなｐｎ接合に達する深い傷１００がつけば、不良判定されるが、同図（ｂ）のようなｐｎ接合に達しない浅い傷１０１の場合は、オートチェックによる測定では不良判定されるとは限らない。ところが、図２（ｂ）の程度のような傷１０１を有するにもかかわらず、良品選別されたＩＧＢＴチップを用いて、高温でのはんだ付けを伴うモジュール組み立てや瞬時的なスイッチング試験を行うと、その段階で前記傷１０１が拡大または進行して、不良に発展することが頻繁におきる。これは、熱上昇を伴うモジュール組み立てやスイッチング試験の際に、前記チップの段階では不良とならなかった程度の傷の深さがさらに発展または進行することにより大きなクラック状の傷となり、この傷がコレクタ層ｐｎ接合に、またはその近傍に達するためと考えられる。

半導体モジュールは、同種のＩＧＢＴチップを複数個用いて組み立てるのであるが、高温でのはんだ付けを伴うモジュール組み立てや瞬時的なスイッチング試験を行う。このとき、図２（ｂ）の程度のような傷１０１を有するにもかかわらず良品として選別されたＩＧＢＴチップが用いられていると、熱上昇を伴う組み立て工程で前記傷が進行して不良に至り、モジュールが不良となってしまう。このときこのモジュールには他の複数の良品のＩＧＢＴチップが既に組み込まれているため、これら良品のＩＧＢＴチップも不良として廃棄されることになるので、ロスコストが大きくなるという問題がある。
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、半導体ウエハチェックでは不良と判定されないが、次工程のモジュール組み立てやスイッチング負荷試験後になって、初めて新たな不良半導体デバイスチップと判明される可能性のある（軽微な傷がコレクタ側に存在する）半導体デバイスチップを、前記半導体ウエハチェック段階での良否判定にかかわらず、不良チップと判定して排除する（組立工程に送らない）ことができる半導体デバイスチップの選別方法を提供することを目的とする。

特許請求の範囲の請求項１記載の本発明によれば、表面にＭＯＳゲート構造とエミッタ金属電極、裏面に１μｍ以下の深さのコレクタ層と該コレクタ層に接触する所定の厚さのコレクタ電極を有する半導体デバイスチップが複数配列されている半導体基板をオートチェッカーのステージに載置して良否判定を行い、良品と判定された前記半導体デバイスチップを選別して取り出す半導体デバイスチップの選別方法において、
前記半導体基板と同じ構成であって、コレクタ電極の厚さが前記半導体デバイスチップのコレクタ電極の厚さより薄いモニター用コレクタ電極を備えたモニター用半導体基板を３枚以上用意し、予め前記モニター用半導体基板内の全半導体デバイスチップの配置を全半導体基板に共通の直角座標で特定しておき、
前記良否判定に先立って、前記モニター用半導体基板を前記オートチェッカーのステージに載置して良否判定を行い、該良否判定結果を前記直角座標の位置として記録または記憶させ、
前記モニター用半導体基板による良否判定を、用意したモニター用半導体基板の枚数分繰り返し、
前記複数のモニター用半導体基板による良否判定で、同一座標位置の半導体デバイスチップについて不良と判定された割合が所定値を超えた場合、当該座標位置を不良座標位置として記録または記憶させ、
続いて行われる前記半導体基板に対する良否判定の際、前記不良座標位置の半導体デバイスチップは、前記半導体基板に対する良否判定の結果にかかわらず、不良とみなす半導体デバイスチップの選別方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の本発明によれば、前記複数のモニター用半導体基板による良否判定で、同一座標位置の半導体デバイスチップすべてが不良と判定された場合、当該座標位置を不良座標位置として記憶する特許請求の範囲の請求項１に記載の半導体デバイスチップの選別方法とすることが好ましい。
特許請求の範囲の請求項３記載の本発明によれば、前記モニター用コレクタ電極は前記コレクタ電極の積層数より少ない積層とすることにより、前記コレクタ電極の厚さより前記モニター用コレクタ電極の厚さを薄くした特許請求の範囲の請求項１また２のいずれか一項に記載の半導体デバイスチップの選別方法とすることも好ましい。
特許請求の範囲の請求項４記載の本発明によれば、前記コレクタ電極は、前記コレクタ層に近い順にＡｌ、Ｔｉ、Ｎｉ、Ａｕの４層からなる積層電極であり、前記モニター用半導体基板のコレクタ電極はＡｌ電極である特許請求の範囲の請求項３記載の半導体デバイスチップの選別方法とすることが好適である。

特許請求の範囲の請求項５記載の本発明によれば、前記モニター用半導体基板として、前記半導体基板を製造する工程のうちコレクタ電極としてＡｌ層まで形成されたものを用いる特許請求の範囲の請求項４に記載の半導体デバイスチップの選別方法とすることが望ましい。
特許請求の範囲の請求項６記載の本発明によれば、前記半導体デバイスチップが逆阻止型ＩＧＢＴである特許請求の範囲の請求項１乃至５のいずれか一項に記載の半導体デバイスチップの選別方法とすることが好適である。
特許請求の範囲の請求項７記載の本発明によれば、前記半導体デバイスチップがフィールドストップ（ＦＳ）型ＩＧＢＴである特許請求の範囲の請求項１乃至５のいずれか一項に記載の半導体デバイスチップの選別方法とすることも好ましい。

本発明によれば、半導体デバイスチップを用いてモジュール組み立てやスイッチング負荷試験の際に、新たな不良チップに発展するような程度の傷をすでに有しているチップを、半導体ウエハチェック工程での良否判定にかかわらず、不良チップと判定して排除することができる。

本発明の半導体デバイスチップの選別方法について、図１は、本発明の半導体デバイスチップの選別方法にかかるフローチャート図、図２は裏面コレクタｐｎ接合と裏面側の傷の深さとの関係を示す半導体ウエハの要部断面図、図３はモニター用半導体ウエハに形成される半導体デバイスチップの配置と不良チップの位置とを示す平面図、図４は一般的な逆阻止ＩＧＢＴの要部断面図である。
以下、本発明の半導体デバイスチップの選別方法にかかる実施例について、逆阻止ＩＧＢＴを取り上げて図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下説明する実施例の記載に限定されるものではない。
半導体基板（ウエハ）には複数の逆阻止ＩＧＢＴチップ１０が形成される。図３の半導体デバイスチップの配置図に示すように、ＯＦ（オリエンテーションフラット）を示すウエハ下端部の直線に平行な直線をＸ軸、Ｘ軸に直角な方向をＹ軸とすると、半導体デバイスチップの位置はＸＹ直角座標で示すことができ、この座標位置は異なるウエハ間でもほぼ同じにすることができる。たとえば、図３において、×印は不良逆阻止ＩＧＢＴチップの座標位置である。この×印のついた座標位置は全ウエハ間で共通に同じ座標位置となる。

図４の要部断面図に示すように、コレクタ層の厚さが1μｍ以下と極めて薄い逆阻止ＩＧＢＴ２０が複数形成される半導体ウエハの製造方法では、半導体ウエハ２１の表面側には裏面に貫通する分離領域２２、ＭＯＳゲート構造２３、耐圧構造２４を形成し、該ＭＯＳゲート構造２３の所定の位置にゲートおよびエミッタ用アルミニウム電極２５が形成される。その後、裏面側から所定のウエハ減厚処理をした後、裏面側に露出する前記分離領域２２に接触するコレクタ層２６およびその表面にＡｌ、Ｔｉ、Ｎｉ，Ａｕのスパッタ膜をこの順に計０．５μｍの厚さに積層してコレクタ電極２７にすると、本発明にかかる逆阻止ＩＧＢＴウエハ２０としては完了する。
本発明では、図１の、半導体デバイスチップの選別方法にかかるフローチャート図に示すように、前記逆阻止ＩＧＢＴチップが作り込まれた半導体ウエハの本体をオートチェックテスタで良否判定する前に、３枚のモニター用の逆阻止ＩＧＢＴの半導体ウエハを良否判定する（Ｓ１）。モニター用ウエハの良否判定が出た後、通常（本体）の逆阻止ＩＧＢＴウエハの良否判定を行う。この良否判定では、不良の逆阻止ＩＧＢＴチップと判定された座標位置に不良であることを示すマーキングした後に、各チップに切断するためにダイシングする。ダイシング後、前記良否判定結果に基づく前記不良マーキングのついていないチップを良品として選別しピックアップして収集し、モジュール組み立て工程に送るのであるが、図１に示すように、良品チップの選別（収集）工程の前に、モニター用ウエハの良否判定結果を取り入れて良品チップの収集工程を見直すところに、本発明の特徴がある。

このモニター用逆阻止ＩＧＢＴウエハの作成については、前記通常の逆阻止ＩＧＢＴウエハ本体と同様の工程で作成したものである。さらには逆阻止ＩＧＢＴチップが作り込まれた半導体ウエハの最後の工程であるコレクタ電極形成の前工程までは同一条件で作られた同一ロットからから抜き取られたウエハをモニターウエハとすることが望ましい。要するに異なるところは、半導体ウエハ裏面のコレクタ電極を、本体では前述のようにＡｌ、Ｔｉ、Ｎｉ、Ａｕの各層を積層して合わせて０．５μｍの厚さにされているが、モニター用逆阻止ＩＧＢＴウエハのコレクタ電極はＡｌ層のみで０．２μｍ程度の厚さにされている点である。通常の逆阻止ＩＧＢＴを製造する工程で、裏面にコレクタ電極としてＡｌ層のみを形成した時点で取り出してモニター用ウエハとして用いてもよい。この場合は、モニター用ウエハの良否判定後、裏面のＡｌ電極にＴｉ、Ｎｉ，Ａｕを付け増しすれば、モニター用ウエハからも良品チップを選別することができるので、望ましい。前記モニター用ウエハのコレクタ電極はＡｌのみで厚さ０．２μｍにこだわることなく、０．１μｍや０．３μｍでもよいが、本発明にかかる良否判定の選別精度を上げるには薄いほうが好ましい。要は前記通常のＡｌ、Ｔｉ、Ｎｉ、Ａｕの各層合わせた積層膜厚より薄くするか、または、膜強度、膜硬度等を考慮して通常（本体）のウエハのコレクタ電極よりも、裏面の傷の影響を受け易いコレクタ電極にすることである。コレクタ電極が全く無いと、特性チェックが不安定になるので好ましくない。このように、モニター用逆阻止ＩＧＢＴウエハのコレクタ電極を前述のように薄くした理由は、ウエハのオートチェックの際にウエハの裏面に受ける傷の影響を通常（本体）のウエハよりモニター用ウエハに対して大きくするためである。

次に、モニター用ウエハの良否判定結果を、ウエハ毎にチップの座標位置を特定するために座標毎に記録・集計する（Ｓ２）。これを３枚のモニター用ウエハについて行い（Ｓ３）、各モニター用ウエハの良否判定結果から、３枚の各モニター用ウエハに共通して同一座標位置の逆阻止ＩＧＢＴチップについて不良と判定された場合、この座標位置を不良座標位置情報としてウエハチェックの装置（オートチェックテスタ）に記録または記憶させる（Ｓ４）。
続いて通常の逆阻止ＩＧＢＴウエハについてオートチェックテスタにて良否判定を行って（Ｓ５）不良素子のマーキングを行う（Ｓ６）。ウエハをダイシングして（Ｓ７）逆阻止ＩＧＢＴをチップ状に分割し、前記不良素子のマーキングに基づいて良否チップの分別（選別）を行う（Ｓ８）。前記選別により良品チップをピックアップする際、入力されたモニター用ウエハの不良座標位置情報に基づいて、３枚のウエハに共通の不良座標位置と同一の通常（本体）ウエハの座標位置のチップは、通常ウエハの良否判定結果にかかわらず不良とみなして、良品チップから排除し、モジュール組み立て（Ｓ９）に送らないようにするのである。ここでは、良品チップを選別し、ピックアップする際（Ｓ８）にモニター用ウエハの良否判定結果を反映させたが、図１の鎖線で示すように、通常ウエハの不良素子マーキングの際（Ｓ６）に前記モニター用ウエハの良否判定結果を反映させて合わせて不良マーキングしてからダイシングし、不良マーキングされたチップを良品として選別しないようにしてもよい。

モニター用ウエハの枚数は前述の説明では３枚としたが、生産効率の点からモニター用ウエハ枚数は３枚程度が好ましい。しかし、モニター用ウエハ枚数が３枚未満では、判定精度が低下するので好ましくない。また、モニター用ウエハ枚数を３枚よりさらに増やして、不良チップとみなす座標位置の精度をあげることもできる。このとき、ウエハ枚数が少ない場合は、全モニター用ウエハに共通して不良判定された座標位置を不良座標位置としてもよいが、３枚より多くのモニター用ウエハによるチェックを行う場合は、全ウエハに共通に同一座標のチップが不良判定されることを、必ずしも本発明にかかるモニター不良座標位置の判定基準としなくてもよい。たとえば、モニター用ウエハ間の同一座標位置に不良チップが発生するウエハの割合が、全モニター用ウエハ枚数に対して予め定めた割合（例えば８０％）以上の場合に、その座標位置を不良座標位置に指定してもよい。

このモニター用ウエハは、裏面側のコレクタ電極を通常のウエハのコレクタ電極と同じになるようにさらにスタッパ蒸着により金属膜を追加すれば、通常ウエハと同様に扱い、良品チップを選別することができる。
通常およびモニター用の逆阻止ＩＧＢＴウエハの良否判定では、半導体ウエハ内のすべての逆阻止ＩＧＢＴチップは、通常、前記図３に示すようにウエハのオリエンテーションフラットを表す下端部の直線部に平行な直線をＸ軸、その直角方向をＹ軸とする直角座標上の特定位置に割り当てられているので、不良と判定された特定のＸＹ直角座標上のチップを、異なるウエハ間でもほぼ同一位置に配置されるチップとして特定できる。
前記逆阻止ＩＧＢＴの通常ウエハ本体の良否判定の際に、前記逆阻止ＩＧＢＴウエハ１を載置するステージ（図示せず）上に１μｍ程度の大きさのものであっても鋭角の凹凸や固着異物があると、前記逆阻止ＩＧＢＴウエハ１の裏面に傷が付くことがある。この傷が図２（ａ）に示すようなコレクタ層２を突き抜けてドリフト層３にまで到達する程の深い傷１００であれば、既に特性不良になっているはずであり、通常はこのウエハチェックの段階で不良判定となる。しかし図２（ｂ）に示すように、コレクタｐｎ接合４近傍の止まっている程度の傷１０１の場合、ウエハチェックの段階では不良判定になるとは限らないので、良品判定されてしまい、後の組立工程で結局不良となる場合がある。しかし、図２（ｃ）に示す前記モニター用の逆阻止ＩＧＢＴウエハ１１に対しては、コレクタ電極６が０．２μｍ厚さのＡｌのみに、通常（本体）ウエハよりも薄く、さらにＴｉ、Ｎｉ膜等も無いので、膜強度、膜硬度の点からも低下しており、図２（ｂ）に示す程度の傷１０１と同程度の傷１０２場合でも、不良判定とする確率を通常（本体）ロットより高くすることができる。そこで、３枚のモニター用ウエハのすべてに同じ座標で不良判定されたチップについて、あるいは、３枚より多くのモニター用ウエハによりチェックを行い、不良チップと判定されるモニター用逆阻止ＩＧＢＴが全モニター用ウエハ枚数に対して予め定めた割合（例えば８０％）以上の率で発生した場合に、その座標位置を不良座標位置に指定して、当該不良座標位置の逆阻止ＩＧＢＴチップは良否判定結果にかかわらず、通常（本体）ロットのオートチェックでも、不良とみなしてマークするかまたは選別の際にウエハからピックアップしないようにするのである。このようにすることにより、半導体デバイスチップを用いてモジュール組み立てやスイッチング負荷試験の際に新たな不良チップに発展するような程度の軽い傷を有するチップを、組み立て工程前に予め、不良チップと判定して排除することができる。

なお、これまでは逆阻止ＩＧＢＴの選別を例に説明したが、先述のＦＳ−ＩＧＢＴなどのように、コレクタ層が薄く、ウエハ状態でのチェック時に、オートチェッカーのステージ上の凹凸や固着異物の影響を受けてモジュール組み立てやスイッチング負荷試験の際に新たな不良チップに発展するような程度の軽い傷が生じるようなデバイスの選別に適用可能であることはもちろんである。

本発明の半導体デバイスチップの選別方法にかかるフローチャート図、 コレクタｐｎ接合と裏面側の傷の深さとの関係を示す半導体ウエハの要部断面図、 モニター用半導体ウエハに形成される半導体デバイスチップの配置と不良チップの位置とを示す平面図、 一般的な逆阻止ＩＧＢＴの要部断面図である。

符号の説明

１ 逆阻止ＩＧＢＴウエハ
２ コレクタ層
３ ドリフト層
４ コレクタｐｎ接合
５ コレクタ電極
６ モニター用コレクタ電極
１０ 逆阻止ＩＧＢＴチップ
１１ モニター用逆阻止ＩＧＢＴウエハ
１００ 深い傷
１０１ 浅い傷
１０２ 浅い傷。

Claims (7)

1. 表面にＭＯＳゲート構造とエミッタ金属電極、裏面に１μｍ以下の深さのコレクタ層と該コレクタ層に接触する所定の厚さのコレクタ電極を有する半導体デバイスチップが複数配列されている半導体基板をオートチェッカーのステージに載置して良否判定を行い、良品と判定された前記半導体デバイスチップを選別して取り出す半導体デバイスチップの選別方法において、
   前記半導体基板と同じ構成であって、コレクタ電極の厚さが前記半導体デバイスチップのコレクタ電極の厚さより薄いモニター用コレクタ電極を備えたモニター用半導体基板を３枚以上用意し、予め前記モニター用半導体基板内の全半導体デバイスチップの配置を全半導体基板に共通の直角座標で特定しておき、
   前記良否判定に先立って、前記モニター用半導体基板を前記オートチェッカーのステージに載置して良否判定を行い、該良否判定結果を前記直角座標の位置として記録または記憶させ、
   前記モニター用半導体基板による良否判定を、用意したモニター用半導体基板の枚数分繰り返し、
   前記複数のモニター用半導体基板による良否判定で、同一座標位置の半導体デバイスチップについて不良と判定された割合が所定値を超えた場合、当該座標位置を不良座標位置として記録または記憶させ、
   続いて行われる前記半導体基板に対する良否判定の際、前記不良座標位置の半導体デバイスチップは、前記半導体基板に対する良否判定の結果にかかわらず、不良とみなすことを特徴とする半導体デバイスチップの選別方法。
2. 前記複数のモニター用半導体基板による良否判定で、同一座標位置の半導体デバイスチップすべてが不良と判定された場合、当該座標位置を不良座標位置として記憶することを特徴とする請求項１に記載の半導体デバイスチップの選別方法。
3. 前記モニター用コレクタ電極は前記コレクタ電極の積層数より少ない積層とすることにより、前記コレクタ電極の厚さより前記モニター用コレクタ電極の厚さを薄くしたことを特徴とする請求項１また２のいずれか一項に記載の半導体デバイスチップの選別方法。
4. 前記コレクタ電極は、前記コレクタ層に近い順にＡｌ、Ｔｉ、Ｎｉ、Ａｕの４層からなる積層電極であり、前記モニター用半導体基板のコレクタ電極はＡｌ電極であることを特徴とする請求項３記載の半導体デバイスチップの選別方法。
5. 前記モニター用半導体基板として、前記半導体基板を製造する工程のうちコレクタ電極としてＡｌ層まで形成されたものを用いることを特徴とする請求項４に記載の半導体デバイスチップの選別方法。
6. 前記半導体デバイスチップが逆阻止型ＩＧＢＴであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体デバイスチップの選別方法。
7. 前記半導体デバイスチップがフィールドストップ（ＦＳ）型ＩＧＢＴであることを特徴とする請求項１乃至５のいずれか一項に記載の半導体デバイスチップの選別方法。
   

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