CN100536166C - 半导体装置及其制造方法 - Google Patents
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Abstract
本发明提供半导体装置及其制造方法，为降低导通状态的电流经路的电阻，而提高栅极电极下方的π部的杂质浓度。但是，用于沟道区域具有从底面到侧面变大的曲率，故杂质浓度过高，则在π部深的位置，耗尽层未充分接触，存在耐压劣化的问题。在栅极电极下方设置n型杂质区域。通过将栅极长度设为沟道区域的深度以下，形成n型杂质区域的侧面与相邻的沟道区域的侧面大致垂直的接合面。由此，耗尽层向衬底深度方向均匀地扩展，故可确保规定的耐压。另外，由于夹着栅极电极的沟道区域的间隔在表面及底面均匀，故可提高n型杂质区域的杂质浓度，谋求低导通电阻化。
Description
技术领域
本发明涉及半导体装置及其制造方法，特别是涉及提高了VDSS耐压的半导体装置及其制造方法。
背景技术
参照图10及图11，以MOSFET为例说明现有的半导体装置及其制造方法。
如图10，在n+型硅半导体衬底21上层积n-型外延层22等，设置漏极区域20，并在其表面设置多个p型沟道区域24。在相邻的沟道区域24间的n-型外延层表面，介由栅极绝缘膜31设置栅极电极33。栅极电极33的其周围由层间绝缘膜36覆盖。另外，在沟道区域24表面设置n+型源极区域35，其与源极电极38接触。
在上述所谓的平面结构的MOSFET中，已公知如下技术，在相邻的沟道区域24间的n-型外延层22表面配置杂质浓度比外延层22的高的n型杂质层40。在耐压为600V的MOSFET的情况下，可将n型杂质层40的杂质浓度提高到约1×1016cm-3。由此，具有将MOSFET导通状态下的源极-漏极间电阻降低的效果(例如参照日本专利第2622378号)。
参照图11说明上述的MOSFET的制造方法。
准备在n+型硅半导体衬底21上层积n-型外延层22等的衬底，形成漏极区域20。对n-型外延层22的整个面离子注入n型杂质(例如磷：P)(图11(A))。然后，形成栅极氧化膜31及栅极电极33，以栅极电极33为掩模，离子注入p型杂质(例如硼：B)(图11(B))。然后，通过热处理将n型杂质及p型杂质扩散，形成n型杂质层40及沟道区域24。在沟道区域24表面形成源极区域31(图11(C))。然后，由层间绝缘膜覆盖栅极电极33，形成源极电极(未图示)。
专利文献1：日本专利第2622378号公报
在图10所示的MOSFET中，栅极电极33下方的漏极区域20在MOSFET为导通状态时，作为向衬底垂直方向流过电流的区域起作用。即，在导通状态时，由于漏极区域20的电阻越低越好，故在相邻的沟道区域间的漏极区域20表面(下面将该区域称作π部45)配置杂质浓度高的n型杂质层40。
另一方面，在MOSFET为截止状态时，施加漏极-源极电压，构成反向偏压，从与沟道区域24的pn结扩散耗尽层50，使其耗尽化，提高耐压。即，为谋求漏极区域20的低电阻化，最好提高π部45的杂质浓度。但是，如果将π部45的杂质浓度提高到必要浓度以上，如图10的虚线，存在耗尽层50的扩张宽度变窄，耐压劣化的问题。
另外，通过扩散形成的沟道区域24中，从底面到侧面的曲率变大，在底部附近，相邻的沟道区域24的间隔加宽。即，在表面附近被完全夹断的耗尽层50也在沟道区域24的底部附近变得夹断不充分，存在在沟道区域24的角部(参照图10的区域a)容易引起击穿的问题。
另外，由于在形成栅极电极之前进行n型杂质层40的离子注入(参照图11(A))，故在栅极电极形成中的热处理中杂质(例如磷)被扩散。因此，存在如下问题，在形成沟道区域24后，沟道区域24的深度容易比π部45的深度浅，VDSS低下。
发明内容
本发明是鉴于这样的课题构成的，本发明第一方面提供半导体装置，其具有：一导电型半导体衬底；在所述衬底上层积有一导电型半导体层的漏极区域；相反导电型沟道区域，其在所述半导体层表面设有多个；一导电型杂质区域，其设于相邻的所述沟道区域之间，具有与该沟道区域的侧面大致垂直的接合面；栅极电极，其设于所述一导电型杂质区域上方的所述半导体层表面；绝缘膜，其覆盖所述栅极电极；一导电型源极区域，其设于所述沟道区域表面；其特征在于，所述一导电型杂质区域的底部和所述沟道区域的底部形成于大致同一深度，并且沟道区域的深度均一。
本发明第二方面提供半导体装置的制造方法，其具有：在一导电型半导体衬底上层积一导电型半导体层，形成漏极区域，形成第一绝缘膜的工序；在所述第一绝缘膜上形成栅极电极的工序；在所述栅极电极外侧形成多个相反导电型沟道区域的工序；形成具有与所述沟道区域的侧面大致垂直的接合面的一导电型杂质区域的工序；在所述沟道区域表面形成一导电型源极区域的工序；形成覆盖所述一导电型杂质区域上方的所述栅极电极的第二绝缘膜的工序。
本发明第三方面提供半导体装置的制造方法，其具有：在一导电型半导体衬底上层积一导电型半导体层，形成漏极区域，并在整个面上形成第一绝缘膜的工序；在所述第一绝缘膜上形成以规定的分离宽度分离的多个栅极电极的工序；在所述多个栅极电极间的所述半导体层表面注入一导电型杂质的区域；在所述多个栅极电极外侧的所述半导体层表面注入相反导电型杂质的工序；进行热处理，形成多个沟道区域、和具有与该沟道区域的侧面大致垂直的接合面的一导电型杂质区域的工序；在所述沟道区域表面形成一导电型源极区域的工序；形成一体覆盖所述多个栅极电极的第二绝缘膜的工序。
附图说明
图(A)是说明本发明半导体装置的剖面图，(B)是其剖面图；
图2是说明本发明半导体装置的特性图；
图3是说明本发明半导体装置的制造方法的剖面图；
图4是说明本发明半导体装置的制造方法的剖面图；
图5是说明本发明半导体装置的制造方法的剖面图；
图6是说明本发明半导体装置的制造方法的剖面图；
图7是说明本发明半导体装置的制造方法的剖面图；
图8(A)～(B)是说明本发明半导体装置的制造方法的剖面图；
图9是说明本发明半导体装置的制造方法的剖面图；
图10是说明现有的半导体装置的剖面图；
图11(A)～(C)是说明现有的半导体装置的制造方法的剖面图。
符号说明
1 n+型半导体衬底
2 n-型外延层(漏极区域)
4 沟道区域
11 栅极氧化膜
13 栅极电极
14 n型杂质区域
15 源极区域
16 层间绝缘膜
18 源极电极
21 n+型半导体衬底
22 n-型外延层(漏极区域)
24 沟道区域
31 栅极氧化膜
33 栅极电极
35 源极区域
36 层间绝缘膜
38 源极电极
40 n型杂质层
45 π部
50 耗尽层
具体实施方式
参照图1～图9，以n沟道型MOSFET为例说明本发明的实施例。
图1是表示第一实施例的MOSFET的结构的剖面图。图表示一个单元的剖面图，配置多个这样的单元，构成MOSFET。
MOSFET具有半导体衬底1、半导体层2、沟道区域4、一导电型杂质区域14、栅极电极13、栅极绝缘膜11、层间绝缘膜16、源极区域15。
准备在n+型硅半导体衬底1上层积例如n-型外延层2的衬底，设置漏极区域10。在n-型外延层2表面设置p型沟道区域4。沟道区域4是通过进行离子注入及扩散而在外延层2表面设置多个的p型杂质区域。另外，也有通过进行杂质扩散，在半导体衬底2上形成低电阻层1的情况。
在n-型外延层2表面设置栅极氧化膜11，并在栅极氧化膜11上配置栅极电极13。在栅极电极13上设置层间绝缘膜16，且栅极电极13由栅极氧化膜11及层间绝缘膜16将周围覆盖。
如图，构成一个单元的栅极电极13由分离宽度LKT的分离孔12分离成两个。分离的栅极电极13a、13b由一个层间绝缘膜16覆盖。被分离的栅极电极13a、13b的各栅极宽度Lg均等。栅极电极13例如在平面图案中被配置成带状，沟道区域4也在其两侧配置成带状。
源极区域15是设于沟道区域4的高浓度的n型杂质区域，其配置于栅极电极13下方的一部分和其外侧。源极区域15通过层间绝缘膜16间的接触孔CH与源极电极18接触。
在栅极电极13下方的n-型外延层2表面设置n型杂质区域14。n型杂质区域14的侧面形成与相邻的沟道区域4侧面大致垂直的接合面。另外，n型杂质区域14的底部和沟道区域4的底部大致位于同一深度。
分离了的栅极电极13a、13b相对n型杂质区域14对称配置。即，如点划线，分离孔12的中心线和n型杂质区域14的中心线大致一致。另外，栅极宽度Lg为沟道区域4的深度Xch以下。由此，得到具有与沟道区域4的侧面大致垂直的接合面，且与沟道区域4具有同一深度的n型杂质区域14。对此后述。另外，虽省略图示，而在衬底1背面形成漏极电极。另外，由于以下分离的栅极电极13a、13b相同，故使用栅极电极13a进行说明。
图1(B)是表示在截止状态下施加了漏极-源极电压时的耗尽层50的形态的剖面图。另外，层间绝缘膜16及源极电极18被省略。
在本实施例中，n型杂质区域14的侧面具有与相邻的沟道区域4的侧面大致垂直的接合面，且n型杂质区域14底部和沟道区域4底部处于大致同一的深度。即，沟道区域4的剖面形状不是其端部具有曲率的弯曲形状，相邻的两个沟道区域4以表面附近及底部分别均等的距离分开。另外，n型杂质区域14以将从两侧的沟道区域4延伸的耗尽层50夹断的条件设置。具体地说，分离了的栅极电极13a的分离宽度LKT∶沟道区域的深度Xch＝0.15以下∶1。
由此，如虚线所示，n型杂质区域14内的耗尽层50从两侧的沟道区域4扩展，进行夹断，并在衬底深度方向(垂直方向)，耗尽层50大致均匀地扩展。
目前，在沟道区域底部的弯曲部分(图10的a区域)，存在耗尽层的夹断不充分，容易被击穿的问题，而在本实施例中，可避免该问题，提高耐压。
另外，夹着栅极电极13的沟道区域4的间隔在表面及底部均等，且耗尽层50被充分夹断，因此，可提高n型杂质区域14的杂质浓度。即，在导通状态下，可谋求低导通的电阻化。
这样，在本实施例中，沟道区域4的底部和n型杂质区域14的底部大致形成在同一面上。而且，在截止状态下施加漏极-源极电压时，将从两侧沟道区域4延伸的耗尽层50在n型杂质区域14内夹断。
由此，可得到确保规定的耐压，且在导通的状态下谋求低导通电阻化的半导体装置。
其次，说明本发明的第二实施例。
如第一实施例所示，通过将栅极宽度Lg设为沟道区域4的深度Xch以下，可使n型杂质区域14和沟道区域4的接合面垂直地形成。而且，通过在n型杂质区域14内沿衬底深度(垂直)方向均匀地夹断耗尽层50，可得到规定的耐压。
在第二实施例中，对得到规定耐压的MOSFET更具体地进行说明。另外，由于结构与图1所示的相同，故参照图1进行说明。
在第二实施例中，以可施加大于或等于600V的漏极-源极间电压的即可实施大于或等于600V的耐压的MOSFET为例进行说明。
与第一实施例相同，为使n型杂质区域14和相邻的沟道区域4的侧面相互间形成大致垂直的接合面，而将栅极长度Lg设为沟道区域4的深度Xch以下。另外，由于将沟道区域4的深度和n型杂质区域14的深度设为相同，故沟道区域4和n型杂质区域14的各杂质的剂量为相同程度。
而且，在第二实施例中，将栅极电极13的分离宽度LKT和沟道区域4的深度Xch之比(LKT∶Xch)设为0.15以下∶1。具体地说，LKT＝0.6μm，Xch＝4μm。另外，将n-型外延层2的比电阻设为15Ω·cm～20Ω·cm。
通过将分离宽度LKT和沟道区域4的深度Xch设为上述的条件，得到将耗尽层50充分夹断，且具有大致垂直的接合面的pn结。因此，可将n型杂质区域14的杂质浓度提高到1×1017cm-3。另外，此时的沟道区域4的杂质浓度也为1×1017cm-3。
即，在导通的状态下，由于n型杂质区域14，即栅极电极13正下方的作为电流经路的区域(现有的π部)的杂质浓度高，故可以以低电阻流过电流，可降低MOSFET的导通电阻。另一方面，在截止状态下，可使耗尽层50均匀地向衬底深度(垂直)扩展，即使在施加了600V程度的漏极-源极间电压的情况下，也可以使耗尽层50沿衬底垂直方向均匀地扩展。即，可提供兼具低导通电阻和高耐压(600V程度)的MOSFET。
图2是表示分离宽度LKT和漏极-源极电压(VDSS)的关系的图。将分离宽度LKT改变，以相同条件的杂质浓度形成n型杂质区域14，并评价了耐压(VDSS)。另外，n型杂质区域14的剂量为1.5×1013cm-2。
由此，如果分离宽度LKT＝0.6μm以下，则耗尽层充分夹断，可得到实现600V耐压的n型杂质区域14。
参照图3～图9，以第二实施例的情况为例说明本实施例的MOSFET的制造方法。
本实施例的半导体装置的制造方法包括：在一导电型半导体衬底上层积一导电型半导体层，形成漏极区域，并在整个面上形成第一绝缘膜的工序；在第一绝缘膜上形成以规定的分离宽度分离的多个栅极电极的工序；对多个栅极电极间的半导体层表面注入一导电型杂质的工序；对多个栅极电极外侧的半导体层表面注入相反导电型杂质的工序；进行热处理，形成多个沟道区域、和具有与沟道区域的侧面大致垂直的接合面的一导电型杂质区域的工序；在沟道区域表面形成一导电型源极区域的工序；形成一体覆盖多个栅极电极的第二绝缘膜的工序。
第一工序(参照图3)：准备在n+型硅半导体衬底1上层积n-型外延层等，构成漏极区域10的衬底。对整个面进行热氧化(1000℃程度)，根据阈值将栅极氧化膜11形成为例如厚度
程度。
第二工序(参照图4)：在整个面上堆积非掺杂的多晶硅层，高浓度地注入·扩散例如磷(P)，谋求高导电率化。以所希望的图案的光致抗蚀膜(未图示)为掩模，进行干式蚀刻，形成栅极电极13。MOSFET的一个单元由分别具有相同的栅极宽度Lg，且由分离孔12分离成两个的栅极电极13a、13b构成。即，形成栅极电极13的图案的同时形成分离孔12，而形成分离的栅极电极13a、13b。分离孔12的宽度(分离宽度LKT)例如为0.6μm程度。另外，也可以在整个面上堆积掺杂了杂质的多晶硅后，进行构图，形成栅极电极13。另外，栅极电极13的构图和分离孔12也可以由不同工序形成。由于分离了的栅极电极13a、13b为同一结构，故下面使用栅极电极13a进行说明。
分离了的栅极电极13a的栅极宽度Lg为之后形成的沟道区域的深度以下，例如2.0μm程度。
第三工序(参照图5)：在整个面上形成光致抗蚀膜PR，并进行构图，使分离孔12及其周边露出。以光致抗蚀膜PR为掩模，离子注入n型杂质(例如磷：P)。例如剂量为1.0×1013cm-2程度，加速能量120KeV。n型杂质经由从分离孔12露出的栅极氧化膜11注入到n-型外延层2表面。即，如图，分离孔12正下方的分离宽度LKT的n-型外延层2的表面区域构成n型杂质的注入区域。
第四工序(参照图6)：再次形成光致抗蚀膜PR，残留通过光刻法至少覆盖分离孔12上的光致抗蚀膜PR。向两个栅极电极13外侧的n-型外延层2表面离子注入p型杂质(例如硼：B)。在此，p型杂质和第三工序的n型杂质的剂量为相同程度。例如在硼的情况下，以加速能量：80KeV，剂量：2×1013cm-2进行离子注入。另外，夹着栅极电极13的两侧的n-型外延层2表面构成p型杂质的注入区域。
第五工序(参照图7)：进行热处理(1150℃，180分钟)，扩散n型杂质及p型杂质，在夹着栅极电极13的两侧形成沟道区域4，并在分离孔12下方形成n型杂质区域14。
由分离孔12注入的n型杂质向衬底的深度(垂直)反向扩散，同时，也向横(水平)向扩散。即，通过将分离了的栅极电极13a的栅极长度Lg设为沟道区域4的深度Xch以下，n型杂质区域14的侧面与相邻的沟道区域4侧面形成大致垂直的接合面。另外，通过以第四工序的条件进行离子注入，n型杂质区域14的底部和沟道区域4的底部扩散到大致同一的深度。
另外，分离宽度LKT∶沟道区域4的深度Xch＝0.15以下∶1。具体地说，LKT＝0.6μm，Xch＝4μm。由此，可在n型杂质区域14内充分夹断耗尽层。
即，由于可抑制沟道区域4的底部附近的击穿，故可将n型杂质区域14的杂质浓度提高为比以往的高，可降低导通时的电流经路的电阻。
在根据特性更深地形成沟道区域4的深度Xch时，进一步进行扩散。由此，n型杂质区域14的宽度会变动，而只要是在施加VDSS时进行夹断的范围内，则没有问题。
第六工序(参照图8)：由新的光致抗蚀膜PR形成使沟道区域4的局部露出的掩模，并离子注入n+型杂质(例如砷：As)。注入能量为100KeV程度，剂量为5×1015cm-2程度(图8(A))。
然后，利用CVD法在整个面上堆积作为层间绝缘膜的PSG(PhosphorusSilicate Glass)等绝缘膜16’。通过该成膜时的热处理(不到1000℃，60分钟程度)扩散n型杂质，形成源极区域15(图8(B))。
第七工序(参照图9)：以新的光致抗蚀膜(未图示)为掩模，蚀刻绝缘膜16’，并残留层间绝缘膜16的同时，形成接触孔CH。层间绝缘膜16一体覆盖n型杂质区域14上的分离了的栅极电极13a、13b。
然后，在整个面上形成势垒金属层(未图示)，将铝合金喷溅为20000～
程度的膜厚。进行合金化处理，形成构图成所希望的形状的源极电极18，得到图1所示的最终结构。
以上，在本发明的实施例中，以n沟道型MOSFET为例进行了说明，但在相反导电型p沟道型MOSFET中也可以同样实施。另外，不限于此，只要是在一导电型半导体衬底1下方配置了相反导电型半导体层的以绝缘栅型双极晶体管即IGBT(Insulated Gate Bipolar Transistor)为主的绝缘栅型半导体元件，则可同样地实施，并得到相同的效果。
根据本发明，第一，通过设置n型杂质区域，可形成沟道区域的侧面与n型杂质区域大致垂直的接合面。因此，沟道区域的间隔在表面附近和底部附近大致相等间隔。而且，由于以将从两侧的沟道区域延伸的耗尽层夹断的条件(杂质浓度及宽度)形成n型杂质区域，从而耗尽层在沟道区域底部附近也充分夹断。由此，可避免沟道区域的角部(图10的区域a)的击穿。
具体地说，通过将沟道区域的深度Xch设为一个单元的分离的栅极电极的栅极长度Lg以上，在用于形成沟道区域的扩散工序中，可设置具有与沟道区域的侧面垂直的接合面，且与沟道区域具有同一深度的n型杂质区域。
另外，通过设定分离了的栅极电极的分离宽度LKT∶沟道区域的深度Xch＝0.6以下∶4，可形成与沟道区域形成垂直的接合面的n型杂质区域，且可将n型杂质区域的宽度形成为在该区域内夹断耗尽层的宽度。由此，可得到大于或等于600V的漏极-源极间电压VDSS。另外，由于在沟道区域底部附近也充分夹断，故可将n型杂质区域的杂质浓度提高到1×1017cm-3，可实现导通状态下的低电阻化和截止状态下的耐压的提高。
第二，在形成栅极电极后，进行n型杂质区域的离子注入，在用于形成沟道区域的扩散工序中，形成n型杂质区域。由此，不受栅极电极形成中的热处理的影响，可容易地控制n型杂质区域的深度。
另外，通过控制沟道区域和n型杂质区域的剂量，可将它们的底部形成为大致均等的深度。例如，由硼(加速能量：80KeV，剂量：2×1013cm-2)离子注入沟道区域，由磷(加速能量：120KeV，剂量：1×1013cm-2)离子注入n型杂质区域，并进行1150℃的热处理而形成时，构成大致均等的深度。此时，n型杂质区域相比现有技术形成更高的杂质浓度(1×1017cm-3程度)，而由于耗尽层沿衬底深度(垂直)方向均匀地夹断，故可得到规定的耐压。例如，在本实施例中，在n-型外延层的比电阻ρ为15Ω·cm～20Ω·cm时，可得到大于或等于600V的漏极-源极间耐压。
Claims (10)
1、一种半导体装置，其具有：一导电型半导体衬底；在所述衬底上层积有一导电型半导体层的漏极区域；相反导电型沟道区域，其在所述半导体层表面设有多个；一导电型杂质区域，其设于相邻的所述沟道区域之间，具有与该沟道区域的侧面垂直的接合面；栅极电极，其设于所述一导电型杂质区域上方的所述半导体层表面；绝缘膜，其覆盖所述栅极电极；一导电型源极区域，其设于所述沟道区域表面；其特征在于，一个被所述绝缘膜覆盖的所述栅极电极以规定的分离宽度被分离成多个，且分别具有相同的栅极宽度，所述一导电型杂质区域的底部和所述沟道区域的底部位于同一深度，并且沟道区域的深度均一；所述栅极宽度小于等于所述沟道区域的深度。
2、如权利要求1所述的半导体装置，其特征在于，所述分离宽度和所述沟道区域深度之比为0.15以下∶1。
3、如权利要求1所述的半导体装置，其特征在于，在截止状态下施加漏极-源极电压时，从所述沟道区域向所述一导电型杂质区域扩展的耗尽层被夹断。
4、一种半导体装置的制造方法，其具有：在一导电型半导体衬底上层积一导电型半导体层，形成漏极区域，并在整个面上形成第一绝缘膜的工序；在所述第一绝缘膜上形成以规定的分离宽度分离的多个栅极电极的工序；在所述多个栅极电极间的所述半导体层表面注入一导电型杂质的区域；在所述多个栅极电极外侧的所述半导体层表面注入相反导电型杂质的工序；进行热处理，形成多个沟道区域、和具有与该沟道区域的侧面垂直的接合面的一导电型杂质区域的工序；在所述沟道区域表面形成一导电型源极区域的工序；形成一体覆盖所述多个栅极电极的第二绝缘膜的工序；所述栅极的栅极宽度小于等于所述沟道区域的深度。
5、如权利要求4所述的半导体装置的制造方法，其特征在于，所述一导电型杂质区域和所述沟道区域为同等的杂质浓度。
6、如权利要求5所述的半导体装置的制造方法，其特征在于，所述一导电型杂质区域的杂质浓度为1×1017cm-3。
7、如权利要求4所述的半导体装置的制造方法，其特征在于，所述分离宽度和所述沟道区域的深度之比为0.15以下∶1。
8、如权利要求4所述的半导体装置的制造方法，其特征在于，所述源极区域通过离子注入及扩散形成。
9、如权利要求4所述的半导体装置的制造方法，其特征在于，在形成所述栅极电极之后，进行形成所述一导电型杂质区域的杂质的离子注入。
10、如权利要求4所述的半导体装置的制造方法，其特征在于，将所述一导电型杂质区域的宽度形成为：在截止状态下施加漏极-源极电压时，使从所述沟道区域向所述一导电型杂质区域扩展的耗尽层被夹断。
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