TWI289356B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI289356B
TWI289356B TW095100268A TW95100268A TWI289356B TW I289356 B TWI289356 B TW I289356B TW 095100268 A TW095100268 A TW 095100268A TW 95100268 A TW95100268 A TW 95100268A TW I289356 B TWI289356 B TW I289356B
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Yasuyuki Sayama
Tetsuya Okada
Makoto Oikawa
Hiroyasu Ishida
Kazunari Kushiyama
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Sanyo Electric Co
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Description

1289356 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置及其製造方法，特別是關於 • 一種使Vdss耐壓提升之半導體裝置及其製造方法。 %【先前技術】 參照第1 0圖以及第11圖，並以MOSFET為例說明習知 半導體裝置及其製造方法。 如第10圖所示，在n+型的矽晶半導體基板21上層疊 鲁η型之蟲晶層22等，以設置没極區域，並於其表面設置複 數個ρ型通道區域24。於相鄰之通道區域24間的η-型蟲 晶層表面，隔介閘極絕緣膜31設置有閘極電極33。閘極 電極33的周圍係以層間絕緣膜36所被覆。另外，在通道 區域24表面設置有η+型源極區域35，並與源極電極38 接觸。 在上述所謂的平面構造的MOSFET中，較為人所熟悉的 鲁還有在相鄰之通道區域24間的η型磊晶層22表面配置雜 質濃度南於磊晶層22的η型雜質層40的技術。在耐壓為 600V的MOSFET的情況下，可使η型雜質層4〇的雜質濃度 提升到lx 1016Cnf3。藉此，具有在M0SFET導通之狀態下使 源極-汲極間電阻降低的效果（參照例如日本專利第 2622378 號）。 參照第11圖，說明上述MOSFET之製造方法。 準備在n+型矽晶半導體基板21上層疊有n—型磊晶層 22的基板，以形成汲極區域2〇。於n—型磊晶層22全面， 317775 5 1289356 離子植入n型雜質（例如磷·· p)(第11圖（A))。然後，形成 閑極氧化膜31及閘極電極33，以閘極電極33為遮罩，離 子植入p型雜質（例如硼：β)(第丨丨圖（b))。之後利用熱處 •理擴政η型雜質以及p型雜質，以形成n型雜質層4〇以及 •通道區域24。於通這區域24表面形成源極區域31 (第u 圖（C))。然後，以層間絕緣膜被覆閘極電極犯，並形成源 • 極電極（未圖示）。 [專利文獻1] • 曰本專利第2622378號公報。 【發明内容】 (發明所欲解決之課題） 在第10圖所示之MOSFET中，閘極電極33下方的汲極 區域20係在MOSFET為導通狀態時，發揮作為使電流流向 基板垂直方向的區域之作用。亦即，在導通狀態下，最好 使汲極區域20之電阻降低，因此乃在相鄰之通道區域間的 φ汲極區域20表面（以下將該區域稱之為冗部45)配置雜質 濃度高的η型雜質層40。 、 另一方面，當MOSFET為關斷狀態時，係被施加汲極― 源極電壓而形成逆偏壓，並藉由與通道區域24之卯接合 使耗盡層50擴張耗盡化，以提高耐壓。亦即，為了使汲極 區域20低電阻化，最好提高兀部45的雜質濃度。但是， 當疋部45的雜質濃度超過所需濃度時，便如第1〇圖虛線 所示，會產生使耗盡層50之擴張寬度縮小，且耐壓惡化的 問題。 317775 6 1289356 ；此外，藉由擴散所形成之通道區域24，其側面的曲率 會從底=開始變大’且在底部附近相鄰之通道區域Μ的間 隔會變寬。亦即，即使在表面附近充分夾止（pinch-off) 的耗m層50,在通道區域24之底部附近也無法充分夹止， 而產士會在通道區域24之隅角部（參照第ι〇圖之區域約 引起朋潰（breakdown)的問題。 ^另外由於在形成閘極電極前進行η型雜質層4〇的 t子弟11圖(Α)) ’在閘極電極形成中的熱處理 中，雜貝（例如鱗）會擴散開來。因此，在形成通道區域 後，通這區域24的深度容易變得比疋部45的深度淺 導致Vdss降低的問題。 (%決課題的手段） 本發明係鑑於上述課題而研創者，第卜係 -導電型半導體基板；在前述基板上層疊—導電型半 =及=域，·設在前述半導體層表面的複數 電 的通道區域；設在相鄰之前述通道區域間，具有 t :域之側面大略垂直之接合面的一導電型雜質區域，;二 别述-導電雜質區域上方的前述半導體層表面的閘^ 極；被覆前述閘極電極的絕緣膜 $ 的' 導電型的源極區域;藉此解決上=通逼區域表面 弟2，係藉由具備有：在—導電型半導體 Θ -導電型：導體層而形成汲極區域，以形成第！絕緣:: 步驟，在雨述第1絕緣膜上形成閘極電極的步驟 」^ 間極電極外側形成複數個逆導電型通道區域的^驟. 317775 7 1289356 具備有與前述通道區域之側面大略垂直之接合面的一導電 i4貝區域的步驟；在前述通道區域表面形成一導電型之 源極區域的步驟；形成用以被覆前述一導電型雜質區域上 方之刖述閘極電極的第2絕緣膜的步驟；藉此來解決上述 問題。 • 第3’係具備有：在一導電型半導體基板上層疊一導 •電型半導體層而形成波極區域，以全面形成f 1絕緣膜的 步驟’在前述第1絕緣膜上形成以預定之分離寬度分離的 籲複數個閘極電極的步驟；在前述複數之閘極電極間的前述 半導體層表面植入一導電型之雜質的步驟；在前述複數個 閘極電極外側的前述半導體層表面植入逆導電型雜質的步 驟；進行熱處理，以形成複數個通道區域、及具有與該通 道區域之側面大略垂直之接合面之一導電型雜質區域的步 驟，在刚述通道區域表面形成一導電型之源極區域的步 驟，形成用以一體被覆前述複數個閘極電極的第2絕緣膜 _的步驟；藉此來解決上述問題。 【實施方式】 •以 通道型之 MOSFEKmetal-oxide-semiconductor fleld effects transistor，金屬氧化物半導體場效電晶 _ )為例並參知弟1圖至第9圖說明本發明之實施形態。 第1圖係顯示第1實施形態之M0SFET之構造的剖面 圖。该圖係顯示1個單元（cel丨）的剖面圖，該單元係配置 複數個而構成M0SFET。 M0SFET係具備有··半導體基板1 ;半導體層2 ;通道 317775 8 1289356 區域4; -導電型雜質區域14;閘極電極i3;閉 11 ,層間絕緣膜16 ;以及源極區域i 5。 、 型”晶半導體基板1上方，準備例如層疊有 型麻曰曰層2之基板’以設置汲極區域1〇。在 表面設置P型之通道區域4。通道區域4係藉由離子植曰入2 以及擴散而在蟲晶層2表面設置之複數個p型雜質區域。 此外，有時亦藉由將雜質擴散在半導體基板2而形成低 阻層1。 w於η-型蟲晶層2表面設置閘極氧化膜u，並於閉極氧 化膜11 ji配置閘極電極13c)在閘極電極13上設有層間絕 緣膜16,閘極電極13係利用閘極氧化膜u以及層卩^邑= 膜16被覆周圍。 ^ 、 構成一個單元的閘極電極13係如圖所示，以分離寬度 為Lkt之分離孔12分離為2個。經分離的閘極電極、 13b係以1個層間絕緣膜16被覆。經分離的閘極電極a 籲13b彼此的閘極寬度4為均等。閘極電極13係例如在平 面圖案中配置成條狀，而通道區域4亦在其兩側配置成條 狀。 ’、 源極區域15係設在通道區域4之高濃度的11型雜質區 域，且配置在閘極電極13下方的一部份及其外側。源極區 域15係經由層間絕緣臈16間的接觸孔CH與源極電極18 接觸。 在閘極電極13下方之η-型磊晶層2的表面，設置η 型雜質區域14。在η型雜質區域14的側面係形成與相鄰 9 317775 1289356 之通道區域4的側面大致垂直的接合面。此外，n型雜挤 區域14的底部與通道區域4的底部係位於大致相同的^ 度。 、 • 分離的閘極電極13a、13b係以對稱的方式配置在 •型雜質區域14。亦即，分離孔12的中.心線與雜質區 j 14的中心線，如一點鍊線所示係大略一致。此外，閘極 •見度Lg係在通道區域4的深度xeh以下。藉此可獲得具有 與通道區域4之侧面大致垂直之接合面，且具有與通道區 •域4同等深度的n型雜質區域14。其相關說明於後文詳 述。此外’雖省略圖示但在基板！背面形成有汲極電極。 $外，在下文中因分離之閘極電極i 3 a、！ 3 b為相同的閑極 電極，故以閘極電極13a進行說明。 第1圖（B)係顯示在關斷狀態下施加汲極_源極電壓時 之耗盡層50狀態的剖面圖。其中，係省略層間絕緣膜16 以及源極電極18。 • 在本實施形態中’η型雜質區域14的側面具有與相鄰 之通道區域4的側面大致垂直的接合面，且η型雜質區域 14的底部與通道區域4的底部大致位於相同的深度。亦 Ρ，通道區域4在剖面形狀中，其端部非為具有曲率的彎 /曲形狀’且相鄰之2個通道區域4其表面附近以及底部係 =別以均等的距離隔開。此外，η型雜質區域Μ係在從兩 、'^ L道區域4延伸之耗盡層5 0夹止的條件下設置。具體 2，係設定分離之閘極電極13a的分離寬度&通道區 域/采度Xch等於0 · 15以下：1。 317775 10 1289356 藉此，η型雜質區域14㈣耗盡層5〇，會如虛線所示 :般由兩側的通道區域4擴張央止，並使耗錢5〇在基板 珠度方向（垂直方向）大致均勻地擴散。 土 •""往在通道區域的底部的彎曲部分（第1G圖的a區域） 因耗盡層之夾止不夠充分而有容易崩潰的問題，但在 施形態中可避免該問題並提升耐壓性。 只 此外’夾著閑極電極13的通道區域4的間隔係在表面 及底部形成均―’且充分地使耗盡層5G夾止，故可提古n 型雜質區域14的雜質濃度。亦即在導通狀態下 ^
通電阻化的目的。 I 如上所述，在本實施形態中，係在大致同一面上 通運區域4的底部以及n型雜質區域14的底部。此外 斷狀態下施加汲極—源極電壓時，係使由兩側之通道 延伸的耗盡層50在n型雜質區域14内夾止。 藉此，可後得-種讀保預定耐壓且可在導通狀態下達 鲁到低導通電阻化目的的半導體裝置。 接著’說明本發明之第2實施形態。 心2施形態1所示，藉由使閘極寬度Lg在通道區域a 的冰度u以下，即可垂直形成〇型雜質區域14盘 =在基板味度（垂直）方向均勻地夹止，即可獲得預定的 在實施形態 MOSFET。此外， 2 其 中，進一步具體說明可獲得預定耐壓的 構造係與第1圖所示構造相同，故參照 317775 11 1289356 第1圖進行說明。 在實施形態2中，係以可施壓晴以上 曰電壓、亦即可實現瞻以上之耐壓的卿Ετ為例進= 與實施形態1相同，為形成η型雜質區域14與相鄰的 通道區域4的侧面彼此大致垂直的接合面，而將閘極長度 U成通道區域4的深度u以下。此外，為使通道區域二 ㈣度與η型雜質區域14的深度相等，必須使通道區域4 與η型雜質區域14的各雜f的摻雜量成為相同程度。 將 此外’在實施形態2中’係將閘極電極13的；離寬度 η與通這區域4的深度Xchtt(LKT:Xch)，設定為〇 15以 卜具體而言，係設成w-0.6//m、Xch=4//m。此外 型磊晶層2的比電阻設定在15Ω · cm至_ •⑽。 此藉由將分離寬度Lkt與通道區物深度U設成上述 i卞件，而可充分使耗盡層50失止，並獲得具有大致垂直之 .接合面的pH接合。因此，可技n 丨1 M r-, 了將n型雜質區域14的雜質濃 ^升至lx Η)%'此外，此時的通道區域 度同樣是lx 10%m-3。 亦即’在導通狀態下’因n型雜質區域14、亦即形成 ，：甩極上3正下方之電流路徑的區域(習知的冗部)的雜 、、又車乂间’故可以低電阻使電流流通，並降低肋sfET :導通電阻。另一方面在關斷狀態下，耗盡層5〇可均等擴 政於基板冰度（垂直）方向，即使在施加^猜左右的沒極— 源極間電壓時，耗盡層50亦可均句地往基板垂直方向擴 317775 12 1289356 散。亦即 mosfet 。 可提供兼備低導通電阻與高耐壓（6QGV左右）的 弟2圖係顯示分離: 係圖。使分離寬产τ Λ 與沒極—源極電壓（Vdss)之關 形成_雜質二；:生變化’並以相同條件的雜質濃度 區域14_、^Λ 評估耐壓（Vdss)。此外n型雜質 。要丄:Λ 為1.5xl〇1w 刀隹見度在LKT=0.6/Zm以下’即可充分進行耗盡層之 :巧得可實現_v耐壓的n型雜質區域14。 ，照第3圖至第9圖’並以實施形態2的情 說 明本貫施形態之M0SFET的製造方法。 "、’ 彳實施形態之半導體裝置的製造方法係包括：在一導 導體基板上層疊—導電料導體層而形成汲極區 ==全面形成第i絕緣膜的步驟；在第i絕緣膜上形成 個門寬度分離之複數個閉極電極的步驟；在複數 / °電極間的半導體層表面植人-導電型的雜質的步 称’在锻數個閘極電極外側的半導體層表面植入逆導電型 的雜質的步驟；進行熱處理’形成複數之通道區域、及具 有與通道區域之侧面大略垂直之接合面的一導電型雜質區 域的步驟’在通這區域的表面形成一導電型的源極區域的 =形辕-峨獅_狀第2絕緣膜的 f 1步驟（爹照第3圖）：準備在n+型矽晶半導體基板 上層η型的磊晶層，以形成汲極區域丨〇的基板。全面 進行熱氧化(約1_。。），並根據臨界值形成厚度為例如 317775 13 1289356 10 Ο Ο A左右的閘極氧化膜11。 第2步驟（參照第4圖）··全 你k w、曲命把 口^王面堆積無摻雜的多晶矽層， 以所希望之圖案之光阻_=相㈣電率化之目的。 ^ 胰（未圖不）做為遮罩進行乾蝕 刻，以形成閘極電極13。ΜΟΜίΓτ ^ 、 ,,π UbFET的一個單元係由··分別具 有相同閘極寬度Lg，並以分離丨 離孔12为離為2個的閘極電 極13a、13b所構成。亦即，名 、 在幵v成閘極電極13的圖案的 同日守形成分離孔12，而形成分離 ’ 攻刀離的閘極電極13a、13b。分 離孔12的寬度（Lkt)例如為 ·ϋ//πι左右。此外，亦可在全 面隹積摻雜有雜質的多晶石夕後， 極13。此外，間極電極13的炱⑽進二圖案广以形成間極電 的圖案化與分離孔12的形成亦 相 刀雔的閘極電極13a、13b由於構造 相同，故以下使用閘極電極13a進行說明。 分離之閘極電極13a的閘極寬度Lg’係設成在之後所 4 =通道區域的深度以下，例如約2.—左右。 :3㈣（㈣第5圖）：全面形成綠劑膜烈，並進 以露出分離孔12及其周邊。以光阻劑膜難為 二二子植广雜質糾 分離:Fi ΐΓ" 右’加連能量為12〇KeV。n型雜f係隔介 所露出之間極氧化膜Π植入η-型蟲晶層2表 的。Π，曰如圖所示在分離孔12正下方之分離寬度為仏 &猫晶層2表面區域係形成η型雜質的植入區域。 光5 Γ 4步驟（I照第6圖）：再次形成光阻劑膜抑，利用 政衫至少留下被覆於分離孔12上的光阻劑膜PR。在2 317775 14 1289356 個閘極電極13外側的n_衫晶層2表面離子植人p型的 雜質（例如硼：B)。在此，p型雜質與第3步驟之n型雜質 的摻雜量係設定為相同程度。例如，離子植入硼時，係= 加速能量：8GKeV、摻雜量：2x WW的條件下進行。此 外，夾著閘極電極13之兩側的n—型磊晶層2表面係形 型雜質的植入區域。 第5步驟（參照第7圖）：進行熱處理（115〇。匸、丨別分 鐘），擴散η型雜質以及p型雜質，而在夹著閘極電極^ 的兩側形成通道區域4,並在分離孔12的下方形成n 質區域14。 〃 由分離孔12植入的η型雜質係在擴散至基板深度（垂 直）方向的同時亦擴散至橫（水平）方向。亦^藉由使分離 之閘極電極13a的閘極長度Lg成為通道區域4的深度l 以下’而可使η型雜質區域14的側面與相鄰之通道區域4 =面形成大致垂直的接合面。此外，在第4步驟的條件 ::由離子植入，η型雜質區域14的底部與通道區域4的 底部會擴散至大致相同的深度。 匕外°又疋刀離見度Lkt :通道區域4的深度xch等於 .15以下小具體而言，L㈣^，^仏。藉此， 即可在η型雜質區域14内充分使耗盡層夾止。 相_2，由於可抑制通道區域4之底部附近的崩潰，故 並二i知方式更能夠提高η型雜質區域14的雜質濃度， 亚減低導通時之電流路徑的電阻。 依照特性使通道區域4之深度Xeh形成更深的深度 317775 15 1289356 時，可更進一步進行擴散。藉此，雖备 ㈣雖會使η型雜質區域14 的見度產生變化，但只要在施加^時仍在夹止範圍内便 不會產生問題。 第6步驟（參照第8圖）：利用新的光阻_pR形成露 出部分通這區域4的遮罩’並離子植人N型雜f (例如石申：
As)。設定植入能量約l00KeV左右，並設定摻雜量約k l〇15cm_2 左右。（第 8 圖（A))。 之後’利用 CVD(chemical vapor dep〇si1：i〇n，化學 籲氣相沈積）法全面堆積作為層間絕緣膜之pSG(汕⑽汕⑽此 Silicate Glass，燐酸矽化物玻璃）等的絕緣膜16，。利用 成膜時的熱處理（1 000°C未滿、60分鐘左右），擴散n型雜 質，以形成源極區域15(第8圖（B)) 〇 亦 第7步驟（參照第9圖）：以新的光阻劑膜（未圖示）做 為遮罩並蝕刻絕緣膜16,，並於留下層間絕緣膜16的同 時，形成接觸孔CH。層間絕緣膜16係一體被覆n型雜質 籲區域I4上所分離的閘極電極。 、 之後，全面形成阻障金屬層（未圖示），藏鑛紹合金以 形成20000至50000人左右的膜厚。進行合金化熱處理， 形成經圖案化為所希望形狀的源極電極18，以獲得第1圖 所示之最後構造。 以上，本發明之實施形態係以n通道型M〇SFET為例進 行說明，但導電型相反之p通道型M0SFET亦可以相同方式 貫施。此外本發明未限於上述形態，只要是在一導電型半 導體基板1之下方配置逆導電型半導體層之以絕緣閘極刑 317775 16 1289356 之雙極電晶體之 IGBT(Insuiated Gate Bip〇lar
Transistor，絕緣閘極雙極電晶體）為首的絕緣閘極型的半 導體tl件，即可以相同方式實施並獲得相同效果。 (發明之效果） • 根據本發明，第卜可藉由設置η型雜質區域，形成 通道區域的側面與11型雜質區域大略垂直的接合面。因 此，通道區域的間隔會在表面附近與底部附近形成大致等 間隔。此外’以令從兩侧之通道區域延伸之耗盡層成為夹 籲止的條件（雜質濃度以及寬度）下形成η形雜質區域，亦可 使耗盡層在通道區域底部附近充分夾止。藉此，可避免通 道區域之隅角部（第1〇圖的區域a)的崩潰。 具體而言，在藉由將通道區域的深度Xch，設成丨個單 元所分離之閘極電極的閘極長度^以上，而形成通道區域 的擴散步驟中，可設置具有與通道區域的側面垂直的接合 面，且與通道區域具同等深度的n型雜質區域。 • 此外，藉由使分離之閘極電極的分離寬度Lkt:通道區 域深度Xch.等於0.6以下：4，可形成與通道區域形成垂直 接合面的η型雜質區域，且可使心雜質區域的寬度形成 耗盡層在該區域内夾止的寬度。藉此，即可獲得6〇〇ν以上 的汲極-源極間電壓Vdss。此外，由於在通道區域底部附近 亦可i充分3夹止，故可將η型雜質區域的雜質濃度提高至1 X 10 cm為止，而貫現導通狀態下之低電阻化以及關斷狀 態下之耐壓的提升。 第2,形成閘極電極後進行n型雜質區域的離子植入， 317775 17 1289356 在形成通道區域的擴散步驟中形成n形雜所 — 可避免受到形成閘極電極中之熱處理的影^ 4 °，此， 制η型雜質區域的深度。 β且更各易控 • &外’猎由控制通道區域與η型雜質區域的摻、旦 可將該等底部形成為大致均等的深度。例士 ’ $ Μ， •中離子植入删（加速能量：8〇KeV、接雜量；1 2χ 區域 ，，在η«質區域中離子植人鱗（加速能量：i2GiJm雜 並以崎的熱處理形成時，即可 鲁大致均等的深度。此時，雖然n型雜質區域會形成 f術更高的濃度（lxl(TW左右），但因耗盡層會在基板 冰度^垂直）方向均勻地夾止，故可獲得預定之耐壓。例如， 在本貝施形悲中，當型蠢晶層的比電阻p在上5 ω ·⑽ 至20Ω ·㈣時，可獲得6〇〇v以上的汲極-源極間耐壓。 【圖式簡單說明】 第1圖係說明本發明之半導體裝置之（人）剖面圖、（B) 剖面圖。 第2圖係說明本發明之半導體裝置的特性圖。 第3圖係說明本發明之半導體裝置之製造方法的剖面 圖〇 圖 第4圖係說明本發明之半導體裝置之製造方法的剖面 第5圖係說明本發明之半導體裝置之製造方法的剖面 第β圖係說明本發明之半導體裝置之製造方法的剖面 18 317775 !289356
第7圖係說明本發明之半導體裝置之製造方法的剖 圖。 第8圖（A)及（B)係說明本發明之半導體裝置之製造方 法的剖面圖。 第9圖係說明本發明之半導體裝置之製造方法的剖面 圖。 第10圖係說明習知半導體裝置之製造方法的剖面圖 第11圖（A)至（C)係說明習知半導體裝置之製造方法 的剖面圖。 【主要元件符號說明】 1 n+型半導體基板 2 η-型磊晶層（汲極區域）
4 通道區域 10 11 閘極氧化膜 12 13、 13a、13b閘極電極 14 15 源極區域 16 18 源極電極 21 22 η型蟲晶層（ >及極區域） 24 通道區域 31 33 閘極電極 35 36 層間絕緣膜 38 40 η型雜質層 45 50 耗盡層 CH >及極區域 分離孔 η型雜質區域 層間絕緣膜 η+型半導體基板 閘極氧化膜 源極電極 源極電極 7Γ部 接觸孔 317775 19 1289356
Lg 閘極寬度 Lkt 分離寬度 Vdss 汲極-源極間電壓 Xch 通道區域深度 20 317775

Claims (1)

1289356 十、申請專利範圍： 1· 一種半導體裝置，係具備有·· 一導電型半導體基板； 在别述基板上層疊一導電型半導體層的汲極區域，· 。又在成述半導體層表面的複數個逆導電型通道區 域； 設在相鄰之前述通道區域間，且具有與該通道區域 之側面大略垂直之接合面的一導電型雜質區域； 。又在釗述一導電雜質區域上方的前述半導體層表 面的閘極電極； 被復刚述閘極電極的絕緣膜；以及 汉在則述通道區域表面的一導電型的源極區域。 .如申請專利範圍第丨項之半導體裝置，其中，前述一導 電型雜質區域的底部與前述通道區域的底部係位於大 致相同的深度。 3.如申請專利範圍項之半導體裝置，其中，由 2緣版所被覆的前述閘極電極，係以财之分離寬度 破/刀雔為稷數個，且彼此具有同一閘極寬度。 4·如申請專利範圍第3項之半導: 智m如、， 貝 <牛¥脰裝置，其中，前述閘極 見度係在W述通道區域的深度以下。 5·如申請專利範圍第3項之半 罟 、， 官；$：命义、+、2 4 干V體衣置，其中，丽述分離 見度與刖述通道區域深度的比為〇·ΐ5以 6·如申請專利範圍第i項之半·。 態下施加沒極-源極電_，¥；；^：十其中，，在關斷狀 ㈢使由用j述通道區域擴散 317775 21 1289356 到前述一導電雜質區域的耗盡層夾止。 7·種半導體裝置之製造方法，係具備有： 在一導電型半導體基板上層疊一導電型半導體層 •而形成2極區域，以形成第1絕緣膜的步驟； . 在别述第1絶緣膜上形成閘極電極的步驟； 在岫述閘極電極外側形成複數個逆導電型通道區 - 域的步驟； 形成具備有與前述通道區域之側面大略垂直之接 響合面的一導電型雜質區域的m 在刖連通道區域&面形成一I電型之源極區域的 步驟；以及 形成用以被覆前述一導電型雜質區域上方之前述 閘極電極的第2絕緣膜的步驟。 8. 一種半導體裝置之製造方法，係具備有： 在&電型半導體基板上層疊一導電型半導體層 •而形成=極區域，以全面形成第i絕緣膜的步驟； 在4述第1絕緣膜上形成以預定之分離寬度分離 的複數個閘極電極的步驟； 在前述複數個閘極電極間的前述半導體層表面植 入一導電型之雜質的步驟； 在前述複數個閘極電極外側的前述半導體層表面 植入逆導電型雜質的步驟； s " 進仃熱處理，以形成複數個通道區域、及具有與該 通道區域之側面大略垂直之接合面之一導電型雜質區以 317775 1289356 域的步驟； y述it m域表面形成—導電型之源極區 步驟；以及 ‘ 絡开/成用以一體被覆前述複數個閘極電極的第2絕 緣膜的步驟。 :9.:申J青專利範圍第8項之半導體裝置之製造方法，其 以下〕埏閘極電極之閑極寬度係在前述通道區域的深度 •申：專T圍第7項或第8項之半導體裝置之製造方 笙、、中’前述一導電型雜質區域與前述通 寺之雜質濃度。 J 申^專利範圍第1G項之半導體裝置之製造方法，其 刚述導電型雜質區域的雜質濃度係lx l〇ncnf3 左右。 申二專利圍第8項之半導體裝置之製造方法，其 4攻刀離見度與前述通道區域深度的比為5以 * · 1 〇 13·=*專利範圍第7項或第δ項之半導體裝置之製造方 域：中’刖述一導電型雜質區域的底部與前述通道區 或的底部係形成大致相同的深度。 申=專利範圍第8項之半導體裝置之製造方法，其 15如申源極區域係藉由離子植入以及擴散而形成。 法^專利範圍第7項或第8項之半導體裝置之製造方 "中’係在前述閑極電極形成後進行用以形成前述 317775 23 1289356 一導電型雜質區域的雜質 16 ·如申士主奎立f松 、、子植入。 明專利乾圍第第7項或第8 方法，其中，前付、一道+ 頁之+V體裝置之製造 能下於Λ"、电型雜質區域係形成，在關斷狀 二汲極-源極電壓時，從前述通道區域擴散之耗 盡層會夾止的寬度。 、匕'擴政之耗
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