CN101258582A - 功率场效应晶体管及其制造方法 - Google Patents
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Abstract
一种在包括宽带隙表面半导体层(11)的宽带隙半导体衬底(10)上制造垂直功率MOS晶体管的方法，该方法包括步骤：在所述表面半导体层(11)上形成掩蔽结构(12)，包括只是一个介电层(12)，进行第一类型掺杂剂的至少一次第一离子注入以形成至少一个深注入区域(14a)，进行第一类型掺杂剂的至少一次第二离子注入以形成所述MOS晶体管的至少一个注入主体区(16)，该注入主体区(16)与所述深注入区域(14a)对准，该方法包括对第一类型和第二类型掺杂剂进行1－14低热预算的激活热处理，用于完成主体区(16)和深注入区域(14a)的形成。
Description
技术领域
本发明涉及制造在半导体衬底上集成的电子器件的方法以及相应的器件。
更具体的，本发明涉及在半导体衬底上制造具有宽带隙的垂直型功率MOS晶体管的方法，该晶体管包括具有宽带隙的表面半导体层。
本发明还涉及在宽带隙的半导体衬底上集成的功率MOSFET器件，其包括至少一个第一导电类型的注入主体区、至少一个形成在所述至少一个注入主体区内的第二导电类型的注入源区、从所述半导体衬底突出的栅极区，该栅极区通过介电层与衬底绝缘。
本发明尤其(但并不排他的)涉及多漏极型的垂直高压功率MOS晶体管，下面以这个应用领域进行说明，这仅是示例性的。
背景技术
正如人们所熟知的，碳化硅(SiC)是宽带隙的半导体材料，即带隙的能值Eg大于1.1eV，这种物理特性使它对于形成功率应用场合的电子开关是理想的。下面的表中，比较了最普通的碳化硅多型和硅(Si)的某些物理参数。
其中，Eg是带隙的能值，Vsn是电子的饱和速度，μn是电子的迁移率，εr是介电常数，Ec是临界电场，k是热导率。
由该表给出的参数能够看出，在碳化硅衬底上形成的功率电子器件相对于在硅衬底上形成的功率电子器件具有以下的优点：
在等于击穿电压的导通条件下的低输出电阻(由于高临界电场值Ec)；
低漏电流(由于高带隙能值，Eg)，
-高工作温度和高工作频率(由于高热导率k和饱和速度Vsn的值)。
请注意，由于相对于硅半导体衬底，碳化硅半导体衬底具有很高的临界电场Ec值，因此能够形成在碳化硅半导体衬底上集成的功率器件，在外延层厚度很薄时它也能承受高的截止电压。
例如，参考图1，已知类型的多漏极的MOS功率器件3包括重掺杂的N+型硅半导体衬底1，其上形成有同样N型的半导体外延层2。
外延层2形成构成MOS功率器件3的多个基本单元的公共漏极层。每个基本单元都包括在外延层2内形成的P型主体区4。
外延层2内，在每个主体区4下面，有P型的柱形区5，它朝半导体衬底1向下延伸到整个外延层2的厚度。
尤其是，每个柱形区5与相应的主体区4对准并与其接触。
MOS功率器件3在主体区4的外部还具有重掺杂的N型源区6。
外延层2的表面覆盖有薄的栅氧化层7和多晶硅层8。在多晶硅层8和薄的栅氧化层7中有开口以露出与每个源区6相对应的外延层2的表面。绝缘层9完全覆盖多晶硅8并部分覆盖源区6，使得源极金属层1A能够接触源区6和主体区4。在半导体衬底1的较低的衬底上还设有漏极金属层1B。
为了形成能够承受600V的击穿电压BV的器件3，在硅内形成漏极外延层2，其厚度为60mm，浓度为2×1014at/cm3，然而，如果在碳化硅内形成漏极外延层2，那么厚度只要4mm，浓度等于1×1016at/cm3，这样可以得到更加紧凑的器件3。
此外，在这些多漏极型的器件3中，使用柱形区5可以减小外延层2的电阻率，而不会降低器件3的击穿电压BV。对于这种类型的器件3，可以达到预定的击穿电压BV，而外延层2的电阻率低于通常的MOSFET器件通常使用的电阻率，因此，可以得到具有减小的输出电阻Ron的功率MOSFET晶体管。
如图2和3所示，柱形区5中的电场E的类型和沿着漏外延层2的电场Ec基本上是恒定的。尤其是，已经验证器件3内的电场E具有图2所示的趋势，参考图1中的线II-II。因此，对于柱形区5的纵向尺寸(图1和2的点A和C)，电场趋势是恒定的，等于临界电场值。
类似的，已经验证，对应于图1中的线III-III，即对应于器件3的横向尺寸，柱形区5以及漏极外延层2内，这样的临界电场Ec趋势是恒定的，等于临界电场值，相对于没有柱形区5的MOS器件，在漏极层厚度相同的条件下，这允许得到非常高的击穿电压BV。
此外，人们都知道，输出电阻Ron与外延层的电阻率ρepi和厚度thepi成正比，然而与导电面积Acond成反比，对于多漏极晶体管，导电面积Acond等于器件3的有效面积减去柱形区5所占据的面积。
多漏极的器件3的这三个参数，尤其是电阻率ρepi，比传统的功率器件的相应参数低。因此，多漏极型器件3的输出电阻Ron比传统的功率器件的输出电阻低。
而且，众所周知，要形成任何在碳化硅衬底上集成的电子器件，必需要引入掺杂剂元素，它会在碳化硅衬底的晶格矩阵中产生N型或P型的掺杂区。
尤其是，氮(N)和磷(P)会将施主引入到晶格矩阵中形成N型掺杂区，硼(B)和铝(Al)会引入受主形成P型掺杂区。
与这种掺杂区的形成相关的非常严重的技术问题是，注入到碳化硅衬底的任何类型的掺杂剂在直到温度为大约1800℃时具有可忽略的扩散系数D，见Gary L.Harris的文章″Properties of SiliconCarbide″。
尤其是，在这样的高温下，氮在碳化硅中的扩散系数D等于5×101-12/cm2S-1，氧的扩散系数D等于1.5×10-16/cm2S-1，然而硼的扩散系数D等于2.5×10-13/cm2S-1。
在硅中，在大约1150℃的温度下，硼的扩散系数D等于2.5×10-13/cm2S-1，这样在低很多的温度下，它的扩散近似与在碳化硅衬底中的扩散相同。
用来形成掺杂区(掺杂区对功率电子器件的形成必不可少)的掺杂剂的扩散，在使用碳化硅衬底的情形下是疑难的技术要素。
最后，申请人的分析已经强调了，硼在碳化硅中的投影射程，即对于预定注入能量，硼在碳化硅内经过的典型距离，随注入能量而几乎线性增加，如图4所示。
本发明要解决的技术问题是，提出一种形成在碳化硅半导体衬底上集成的功率器件的方法，它具有这样的结构特性，能够获得具有非常遏制的尺寸并且具有非常低的输出电压的电子器件，从而克服影响根据现有技术形成的器件的局限和缺点。
技术内容
本发明的技术主旨是制造在宽带隙的半导体衬底上集成的功率MOS晶体管，其包含主体区，只通过一系列的具有不同能量的合适的掺杂剂的离子注入在主体区下形成柱形区域，从而得到功率MOS晶体管，对于相同厚度的半导体衬底，能承受高击穿电压BV。
尤其是，通过合适的离子注入而不使用扩散热工艺，在半导体衬底内定位掺杂剂元素，从而在深度和浓度上限定MOS晶体管器件的这种区域。
根据这样的技术主旨，技术问题通过前面显示的以及权利要求1的特征部分所限定的方法来解决。
技术问题还通过前面显示的以及权利要求16的特征部分所限定的器件来解决。
根据本发明的方法和器件的特性和优点可以由下面参考附图的实施例的说明中清楚的看出，这些实施例只是示意的而不是限制的例子。
附图说明：
图1是根据现有技术在半导体衬底内集成的功率MOSFET晶体管的垂直剖面图。
图2是沿图1的器件的II-II截面的电场趋势。
图3是沿图1的器件的III-III截面的电场趋势。
图4是注入能量变化时硼离子在碳化硅半导体衬底内的投影射程趋势。
图5和7-11是根据本发明的方法在不同的制造步骤时的MOSFET晶体管的垂直剖面图。
图6是沿图5的器件的VI-VI截面的掺杂剂浓度趋势。
具体实施方式
参考附图描述制造在半导体衬底内集成的电子器件的方法。
下面描述的方法步骤并不构成制造集成电路的完整的工艺流程。与当前本领域使用的制造集成电路的技术结合，能够实施本发明，说明书中只包括了对于本发明的理解是必不可少的那些通用的工艺步骤。
附图给出了在制造过程中的集成电子器件部分的横断面，其不是按比例绘制的，而是为了示出本发明的重要特征。
参考图5以及图7到11，其显示了根据本发明的制造垂直功率MOSFET晶体管方法的实施例。
在宽带隙的半导体衬底10上，例如N型的碳化硅4H，形成宽带隙的表面半导体层11，例如相对于半导体衬底10具有较大浓度的N型碳化硅的外延层，以常规的方法在其上形成边缘结构(未图示)。
有利的，半导体衬底11的厚度使最终的器件能够承受600V的击穿电压。例如，半导体衬底11的厚度等于4μm。
在外延层11上，形成第一介电层12，例如通过沉积大约5000埃的TEOS，或者先生长薄的氧化硅层，然后沉积大约1000埃的氮化硅和5000埃的TEOS。
通过包括使用光致抗蚀剂掩模13的光刻工艺，在厚度S例如为4μm的光致抗蚀剂掩模13内限定出基础条。
如图5所示，选择性的蚀刻介电层12以形成具有宽度A的厚介电条，这些介电条相互隔开的距离为B，这些介电条总是由附图标记12所示。
宽度A例如包括在4和6μm之间，距离B例如等于4μm。
这种条12起到在后续的注入步骤期间用于外延层11的部分的掩蔽结构的作用。
没有禁止半导体层11的通过介电条12曝光留下的区域的形状与基础条的形状不同，它们是多边形形状或其它合适的形状。
根据本发明，通过一系列的离子注入对半导体层11进行注入，之后是单一合适的低预算激活热处理以完成这些注入区域的形成，然后由此形成柱形区域14。换句话说，这个激活处理之后不进行任何其它的导致注入到半导体层11的掺杂剂扩散的热处理。
如图5所示，这系列的离子注入通过相同的掩模，尤其掩蔽结构12，来进行。
例如，通过相应剂量的P掺杂剂进行一系列的五次离子注入，从而在外延层11中形成彼此对齐的多个深注入区域14a，14b，14c，14d，14e，每个注入区域离外延层11表面的距离都不同。
尤其是，第一注入区域14a在离外延层11表面的距离D1例如0.5μm处形成，第二注入区域14b在离外延层11表面的距离D2例如1μm处形成，第三注入区域14c在离外延层11表面的距离D3例如1.5μm处形成，第四注入区域14d在离外延层11表面的距离D4例如2μm处形成，第五注入区域14e在离外延层11表面的距离D5例如2.5μm处形成。
有利的是，以逐渐增大的注入剂量和逐渐增大的注入能量形成这些深注入区域14a，14b，14c，14d，14e的每一个。例如，以第一注入剂量和第一注入能量值形成第一注入区域14a；以比第一注入剂量更大的第二注入剂量以及比第一注入能量值更大的第二注入能量值形成比第一注入区域14a更深的第二注入区域14b；以比第二注入剂量更大的第三注入剂量以及比第二注入能量值更大的第三注入能量值形成比第二注入区域14b更深的第三注入区域14c；以比第三注入剂量更大的第四注入剂量以及比第三注入能量值更大的第四注入能量值形成比第三注入区域14c更深的第四注入区域14d；以比第三注入剂量更大的第四注入剂量以及比第三注入能量值更大的第四注入能量值形成比第三注入区域14c更深的第四注入区域14d；最后以比第四注入剂量更大的第五注入剂量以及比第四注入能量值更大的第五注入能量值形成比第四注入区域14d更深的第五注入区域14e。
而且，如图6所示，对每个注入区域，掺杂剂在外延层11中是1类似高斯分布，这些高斯分布的每一个的中心对应于深注入区域14a-14e的距离D1-D5。因此，这样得到的注入区域14a-14e是电接触的。
进行用于形成这些深注入区域14a，14b，14c，14d，14e的这些离子注入的每一个，例如，用硼或铝离子，浓度在1×1014at/cm2和1×1016at/cm2之间，注入能量从300keV到3MeV。
根据本发明这个过程继续以制造垂直功率MOS晶体管，例如如图7所示，尤其是P型的第一离子注入，其适合于形成主体阱16的第一部分15，以形成与深注入区域14a，14b，14c，14d，14e对准的沟道区域。
进行这样的第一离子注入，例如使用硼或铝离子，浓度在1×1013at/cm2和1×1014at/cm2之间，注入能量从30到80keV。
这里，进行P型的第二离子注入，其适合于形成主体阱16的第二深的部分17以承受在截止步骤期间的电场并减小在半导体层11中形成的寄生晶体管的增益。这样进行P型的第二离子注入，例如使用硼或铝离子，浓度在5×1013at/cm2和5×1014at/cm2之间，注入能量为300-500keV。
有利的是，根据本发明，在主体阱16中，掺杂剂在半导体衬底11中是类似高斯分布的，这样，主体阱16与深注入区14a-14e中的至少一个电接触。
一旦除去光致抗蚀剂掩模13，有利的是进行用于后续蚀刻的停止层的沉积或生长步骤，例如50-500埃的氧化硅或氮化硅，图中未示出。
这样沉积合适厚度的牺牲层，用于形成注入分隔层(spacer)19，例如3000-7000埃的多晶硅，如图8所示。应注意到，牺牲层的厚度决定了MOS器件的沟道长度，后面描述将会使其更清楚。
对牺牲层进行例如干法类型的蚀刻步骤，以在厚介电条12的侧壁上形成分隔层19。
通过包括使用第二光致抗蚀剂掩模20的光刻工艺，除了与外延层11中要形成源区的部分对准的区域外，覆盖整个外延层11。
进行第一离子注入步骤，尤其是N型的，其适合于形成源区18。进行这样的第一离子注入，例如使用磷、氮或铝离子，浓度在5×1014at/cm2和5×1015at/cm2之间，注入能量为30-80keV。
一旦进行注入分隔层19的除去步骤，例如，利用湿法工艺，尤其是浸入到KOH溶液中，有利的是，根据本发明，对掺杂剂进行单一激活热处理，以完成注入区域14，15，17和18。
进行这样的激活热处理的温度例如在1400到1600℃之间，时间在15分钟到5小时之间。应当强调，进行这样的激活热处理只允许激活而不允许扩散掺杂剂，因此它是低热预算工艺。
进行停止层(如果先前被形成的话)的蚀刻和除去步骤。
有利的是，根据本发明，这个方法包括对厚介电条12的蚀刻步骤，例如定时的湿法类型蚀刻，以便将它们的宽度从A减小到A1，使它们相对于主体阱16后退，如图9所示。
一旦对这样得到的器件的表面进行清洗步骤，在整个器件上形成薄的介电层21，例如氧化硅层，然后沉积500-1000埃的TEOS，如图10所示。
然后形成例如适当掺杂的多晶硅的导电层22，用于形成栅极区23。
通过包括使用第三光致抗蚀剂掩模的光刻工艺，以及后续对导电层22和介电层21的蚀刻步骤，从而限定出栅极环23，如图10所示，这样栅极区23部分地重叠在主体阱16上，并通过薄的介电层21与该主体阱16绝缘，并基本上与源区18对准。
这样，在最终的器件中，栅极区23通过介电层12、21与半导体层11绝缘，介电层12、21包括由条12形成的具有第一厚度的第一部分和由介电层21形成的具有比第一厚度小的第二厚度的第二部分。
这样通过常规的工艺步骤完成器件，如图10所示，这些工艺包括：
介电层24的覆盖步骤，其中形成用于接触的开口。
衬底10的背面的金属化最终层15的形成步骤。
虽然，说明书中是参照碳化硅半导体层进行说明的，本发明的方法也适用于形成在由宽带隙的半导体材料(即带隙能值Eg大于硅的带隙能值，硅的带隙能值为1.1eV)形成的半导体衬底上集成的功率MOS器件。事实上，这样的由宽带隙的半导体材料形成的功率MOS器件能承受大于1×106V/cm的临界电场Ec和高的击穿电压BV。
因此，这种功率MOS器件还有利的是能够在高电压下工作，同时仍旧保持特别遏制的漏极层的厚度。
尤其是，根据本发明的制造方法，相对于根据现有技术形成的器件，允许形成在碳化硅衬底上形成能够承受比根据现有技术形成的器件更高击穿电压BV(高于600V)的功率MOS器件。
总之，这样形成的器件是多漏极型功率MOS晶体管，其是紧凑的并且有非常低的输出电压，其中半导体层11形成构成最终功率MOS器件的多个基本单元的公共漏极层。每个基本单元包括主体阱16，在它下面形成深注入区14a-14e，该深注入区具有与参考现有技术描述的在功率晶体管中形成的柱形区相同的特性。
使用以逐渐增大的能级进行的注入步骤，允许形成柱形结构14，它不需要掺杂剂的扩散步骤(该扩散步骤在碳化硅衬底的情况中是一个有问题的步骤)，仅需要低热预算的N和P型掺杂剂的激活热处理。
Claims (19)
1.一种在包括宽带隙表面半导体层(11)的宽带隙半导体衬底(10)上制造垂直功率MOS晶体管的方法，该方法包括步骤：
在所述表面半导体层(11)上形成掩蔽结构(12)，该掩蔽结构使所述表面半导体层(11)的多个区域露出，
对所述表面半导体层(11)进行第一类型掺杂剂的至少一次第一离子注入，以形成至少一个深注入区域(14a)，
对所述表面半导体层(11)进行第一类型掺杂剂的至少一次第二离子注入，以形成所述MOS晶体管的至少一个注入主体区(16)，该注入主体区(16)与所述深注入区域(14a)对准，
对所述表面半导体层(11)进行至少第二类型掺杂剂的至少一次离子注入，以形成在所述至少一个注入主体区(16)内的所述MOS晶体管的至少一个注入源区(18)，该方法的特征在于，它包括对第一类型和第二类型的掺杂剂进行低热预算的激活热处理，该激活热工艺用于完成所述至少一个主体区(16)、所述至少一个源区(18)和所述深注入区域(14a)的形成。
2.根据权利要求1所述的方法，其特征在于包括在所述激活热处理之前，对所述表面半导体层(11)的第一类型掺杂剂的多个离子注入步骤，通过所述掩蔽结构(12)在所述深注入区域(14a)下面并与其对准地形成多个深注入区域(14b，14c，14d，14e)，这些深注入区域通过所述激活热处理来完成。
3.根据权利要求2所述的方法，其特征在于以逐渐增加的注入能量来进行所述第一类型掺杂剂的多个离子注入步骤的每一个。
4.根据权利要求2所述的方法，其特征在于以逐渐增加的注入剂量来进行所述第一类型掺杂剂的多个离子注入步骤的每一个。
5.根据权利要求1所述的方法，其特征在于第一类型掺杂剂的至少一次第二离子注入包括用于形成所述至少一个注入主体区(16)的第一部分(15)的至少一个第一注入步骤。
6.根据权利要求5所述的方法，其特征在于第一类型掺杂剂的至少一次第二离子注入包括用于相对于所述至少一个注入主体区(16)的第一部分(15)形成较深第二部分(17)的至少另一个注入步骤。
7.根据权利要求5所述的方法，其特征在于形成所述至少一个注入主体区(16)的第一部分(15)的所述第一离子注入步骤使用用硼或铝离子，其浓度在1×1013at/cm2和1×1014at/cm2之间，其注入能量在30到80keV之间。
8.根据权利要求6所述的方法，其特征在于所述至少另一个注入步骤使用硼或铝离子，其浓度在5×1013at/cm2和5×1014at/cm2之间，其注入能量在300-500keV之间。
9.根据权利要求2所述的方法，其特征在于所述第一类型掺杂剂的注入步骤是使用硼或铝离子来进行的，其浓度在1×1014at/cm2和1×1016at/cm2之间，其注入能量在300keV到3MeV之间。
10.根据权利要求1所述的方法，其特征在于所述第一类型和第二类型掺杂剂的激活热处理在低于1600℃的温度下进行。
11.根据权利要求1所述的方法，其特征在于在进行所述第二类型掺杂剂的离子注入之前，在所述掩蔽结构(12)的侧壁上形成分隔层(19)。
12.根据权利要求11所述的方法，其特征在于包括下述步骤：
进行所述掩蔽结构(12)的蚀刻步骤以减小它的尺寸并使它相对于所述至少一个注入主体区(16)后退，
以层叠方式形成薄介电层(21)和导电层(22)，
通过常规的光刻工艺、连续蚀刻所述导电层(22)和所述薄介电层(21)以形成栅极区(23)，所述栅极区(23)部分层叠在所述至少注入主体区(16)上，并通过所述薄介电层(21)与所述至少注入主体区(16)绝缘，所述栅极区(23)基本上与所述至少一个注入源区(18)对准。
13.根据权利要求1所述的方法，其特征在于在进行所述第二类型掺杂剂的离子注入步骤之前，在所述表面半导体层(11)上形成掩模(20)以掩蔽所述表面半导体层(11)的一部分。
14.根据权利要求1所述的方法，其特征在于所述半导体衬底(10)和所述表面半导体层(11)由碳化硅层形成。
15.根据权利要求1所述的方法，其特征在于所述表面半导体层(11)是外延生长的。
16.一种在宽带隙半导体衬底(10，11)上集成的功率MOSFET器件，其包括：
至少一个第一导电类型的注入主体区(16)，形成在所述至少一个注入主体区(16)内的至少一个第二导电类型的注入源区(18)，从所述衬底(10，11)突出的并且通过介电层(12，21)与该衬底绝缘的栅极区(23)，其特征在于，
在所述衬底(10，11)内且在所述注入主体区(16)下面形成至少一个深注入区域(14a)，其中只通过连续的注入步骤和激活热处理得到所述注入区域。
17.根据权利要求16所述的功率MOSFET器件，其特征在于所述介电层(12，21)包括第一厚度的第一部分(12)和比第一厚度小的第二厚度的第二部分(21)，所述栅极区(23)部分层叠在所述注入主体区(16)上，并通过所述介电层(12，21)的所述第二部分(21)与该注入主体区(16)绝缘，所述栅极区(23)基本上与形成在所述至少注入主体区(16)内的所述至少一个注入源区(18)对准。
18.根据权利要求16所述的功率MOSFET器件，其特征在于只通过连续的注入步骤和激活热处理得到的多个深注入区域(14b，14c，14d，14e)形成在所述半导体衬底(10，11)内并且位于所述注深注入区域(14a)下面。
19.根据权利要求16所述的功率MOSFET器件，其特征在于所述半导体衬底(10，11)是碳化硅。
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