CN101042928A - 半导体存储装置 - Google Patents

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CN101042928A
CN101042928A CNA2007100936079A CN200710093607A CN101042928A CN 101042928 A CN101042928 A CN 101042928A CN A2007100936079 A CNA2007100936079 A CN A2007100936079A CN 200710093607 A CN200710093607 A CN 200710093607A CN 101042928 A CN101042928 A CN 101042928A
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Abstract

一种半导体存储装置，其特征在于具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；选择上述字线的行解码器；选择上述位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；形成两层列选择线并在任意处连接两层的列选择线间。

Description

半导体存储装置
本发明的专利申请是专利申请号为200310119910.3、发明名称为“半导体存储装置”的母案申请的分案申请，该母案的申请日是1997年3月1日。
技术领域
本发明涉及半导体存储装置，特别涉及用于防止在由于异物等而使列选择线或字线断线时的误操作的钳位电路及2层结构列选择线。
背景技术
图34是表示一种现有的半导体存储装置的动态随机存取存储器(以下称DRAM)的构成的方框图。
在图中，1是分割存储器单元阵列而成的子阵列，2是选择配置在各个子阵列1中的字线WL的行解码器，3是选择配置在各个子阵列1中的列选择线CSL的列解码器。
图29是X4构成的DRAM，具有由4个子阵列1构成的存储器单元阵列。在各个子阵列1具有多个含有冗长字线的字线WL对、多个含有与其交叉配置的冗长位线对的位线对以及多个与那些位线对并行配置并含有传送用于选择位线对的信号的冗长列选择线的列选择线CSL时，在字线WL和位线对的交叉点上，存储器单元(图中未示)被分别连接而排列成矩阵状。
虽然列选择线CSL的一端与列解码器3相连接，但另一端断开。因此，在由异物等引起的列选择线CSL中发生断线时，虽然被转换到冗长列选择线，但断线的另一端处于不定状态，发生了多段选择而导致了误操作。
在字线中，虽然字线WL的一端与行解码器2相连接，但另一端断开。因此，在由异物等引起的字线WL中发生断线时，虽然被转换到冗长字线，但断线的另一端处于不定状态，发生了多段选择而导致了误操作。
发明内容
本发明解决了上述现有半导体存储装置中的问题，第一目的是在由异物等而使列选择线断线的情况下，钳位列选择线以便使断线的另一端不处于不定状态。
本发明的第二目的是在接通电源时得到被钳位的列选择线。
本发明的第三目的是发生由异物等而引起的断线时得到能提供足够功能的字线。
本发明的第四目的是使得在被选择的字线中不流过贯通电流。
本发明的第五目的是在由异物等而使字线断线的情况下，钳位字线以便使断线的另一端不处于不定状态。
本发明的第六目的是在接通电源时得到被钳位的字线。
在本发明的半导体存储装置中，包括用于选择存储器单元阵列的字线的行解码器，该存储器单元阵列具有被配置在多个位线和多个字线的交点上的存储器单元；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及将非选择时的列选择线固定在预定电位上的钳位电路。
钳位电路具有配置在列选择线和接地电位之间，在栅极接收高电位信号而导通的第一晶体管、配置在这个第一晶体管的栅极和接地电位之间，栅极被连接到列选择线并且在列选择线的电位为高电位时导通的第二晶体管以及配置在第一晶体管的栅极和电源电位之间，在激活列解码器的控制信号为非活性时导通的第三晶体管。
钳位电路还具有使列选择线的电位反相的反相器、配置在接地电位和列选择线之间，在反相器的输出为高电位时导通的晶体管。
还包括用于选择存储器单元阵列的字线的行解码器，该存储器单元阵列具有被配置在多个位线和多个字线的交点上的存储器单元；选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；这个列解码器被设置在列选择线的两端。
还包括用于选择存储器单元阵列的字线的行解码器，该存储器单元阵列具有被配置在多个位线和多个字线的交点上的存储器单元；选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；形成两层列选择线并在任意处连接两层的列选择线间。
还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；形成两条平行配置的列选择线并在任意处连接两条的列选择线间。
还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及配置在一端被连接到接地电位的高电阻和列选择线之间并根据激活列解码器的控制信号而导通的晶体管。
还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及受控于行地址控制信号的输入，将非选择时的字线固定在预定电位上的钳位电路。
而且，钳位电路还具有配置在字线和接地电位之间，在栅极接收高电位信号而导通的第一晶体管、配置在这个第一晶体管的栅极和接地电位之间，栅极被连接到字线并且在字线的电位为高电位时导通的第二晶体管以及配置在第一晶体管的栅极和电源电位之间，在行地址控制信号为非活性时导通的第三晶体管。
还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及根据电源接通时的复位信号将非选择时的字线固定在低电位的钳位电路。
还包括具有被配置在在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及通过高电阻连接到接地电位并将非选择时的字线固定在低电位的钳位电路。
还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及根据配置在字线和接地电位之间的晶体管而形成的、将预定电位设定到这个晶体管的栅极上并将非选择时的字线固定在低电位的钳位电路。
还包括具有被配置在多个位线和多个含有传导互补信号的字线对的字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及根据各个控制信号把字线对的各个字线固定在预定电位上的钳位电路。
还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；行解码器被设定在字线的两端。
而且，在能够将被连接以选择存储器单元的多个第一信号线中的少部分转换成具有与第一信号线功能相同的第二信号线的半导体存储装置中，包括选择第一信号线的解码器、将第一信号线转换成第二信号线的转换装置和由该转换装置将转换成第二信号线的第一信号线固定在预定电位上的钳位电路。
附图说明
图1是表示本发明实施例1的列选择线的力框图。
图2是图1所示的列选择线的详解图。
图3是列解码器的电路图。
图4是表示本发明实施例1的钳位电路的电路图。
图5是本发明实施例1中子阵列的列选择线断线时的数据读出的操作波形图。
图6是表示本发明实施例2的列选择线的方框图。
图7是表示本发明实施例2的半锁存电路的方框图。
图8是表示本发明实施例3的列选择线的方框图。
图9是表示本发明实施例3的加电复位电路的电路图。
图10是加电复位电路的操作波形图。
图11是表示本发明实施例4的列选择线的方框图。
图12是表示本发明实施例5的列选择线的方框图。
图13是表示本发明实施例6的列选择线的方框图。
图14是表示本发明实施例7的2层结构的列选择线的电路图。
图15是实施例7的2层结构的列选择线的剖面结构图及平行配置的列选择线的斜视图。
图16是表示本发明实施例8的列选择线的方框图。
图17是表示本发明实施例9的字线的方框图。
图18是表示行解码器的电路图。
图19是表示实施例9的钳位电路的电路图。
图20是表示本发明实施例11的字线的方框图。
图21是表示本发明实施例11的半锁存电路的方框图。
图22是表示本发明实施例12的字线的方框图。
图23是表示本发明实施例13的字线的方框图。
图24是表示本发明实施例14的字线的方框图。
图25是表示本发明实施例15的主副字线的方框图。
图26是本发明实施例15的钳位电路的电路图。
图27是本发明实施例15的钳位电路的电路图。
图28是表示本发明实施例16的字线的方框图。
图29是本发明实施例17的半导体存储装置的一部分的示意图。
图30是图29所示的电压设定电路的电路图。
图31是图29所示的电压设定电路的另一示例的电路图。
图32是图29所示的电压设定电路的另一示例的电路图。
图33是本发明实施例18的半导体存储装置的一部分的示意图。
图34是表示一种现有的半导体存储装置的构成的方框图。
具体实施方式
图1是表示本发明实施例1的列选择线的方框图。图2是其详解图。
图中，1、3是与上述现有装置相同的装置，在此省略其说明。4是连接在位线对B、B(条)上的传感放大器，5是配置在字线WL和位线对B、B(条)的交点上的存储器单元，6、7是根据列选择线CSL的信号选择位线对的传输门，8是固定列选择线CSL的钳位电路。
实施例1
图1是将钳位电路8配置在列选择线CSL两端的结构。
图3是列解码器的电路图。在此，YI、YJ、YK是从地址产生的预解码信号。
图4是表示本发明实施例1的钳位电路的电路图。在图4中，11是P沟道MOS晶体管(以下简称P沟道晶体管)，12是N沟道MOS晶体管(以下简称N沟道晶体管)。
图5是本发明实施例1中子阵列的列选择线断线时的数据读出的操作波形图。
下面对操作进行说明。
首先，图4的钳位电路在列解码器启动信号CDE为非活性状态L期间(即CDE(条)为H的期间)，P沟道晶体管11导通，节点b的电位变成H电平，N沟道晶体管12导通。因此节点a的电位为L电平。在信号CDE变为活性状态H的时刻，由于P沟道晶体管11截止，节点a的电位变为保持在L电平的状态，列选择线CSL被固定在L电平。
下面利用图5的操作波形图来说明图2所示的子阵列的操作。在进入读出操作前(准备状态时)，列解码器启动信号CDE为非活性状态L电平，P沟道晶体管11导通，节点b的电位变成H电平，节点a的电位被固定在L电平。在进入读出操作时，列解码器启动信号CDE变为活性状态H电平，P沟道晶体管11截止。而且在此处，行解码器2所选择的字线WL2上升，连接在字线WL2的存储器单元5-21、5-22、5-2n的传输门导通，写入各存储器单元5的数据被读出到位线对的一方。接着，在作为N沟道触发器的传感放大器驱动信号的SAN(条)从Vcc/2变为GND、作为P沟道触发器的传感放大器驱动信号SAP从Vcc/2变为Vcc时，传感放大器4-1、4-2··被活性化，从而位线对间的电位差被感知，完成传感操作。
在图2的电路中，由于钳位电路8将断线的列选择线CSL1的对方(CSL1`)固定在L电平，所以在传输门6-1a，6-1b，6-2a，6-2b截止时，不会发生曾发生在现有的电路中的向I/O线的电位移位或多段选择。
在列解码器启动信号CDE变为活性状态，列选择线CSL2被选择时，列选择线CSL2变为H电平，传输门6-3a，6-3b，7-3a，7-3b，6-4a，6-4b，7-4a，7-4b导通，位线对B3、B3(条)，B4、B4(条)，B3`、B3`(条)，B4`、B4`(条)和I/O线被连接，向存储器单元写入的数据被正常地从I/O线向数据总线读出。
图3的列解码器在具有在L电平的电位和H电平的电位进行解码的功能时，具有将未被选择的列选择线CSL固定在L电平的电位上的功能。从而，实施例1将钳位电路设置在列选择线CSL的两端。
由于钳位电路8配置在图1的列选择线CSL一端，即与列解码器相反的一侧，列选择线CSL必然被固定在L电平，所以避免了在列选择线CSL断线时，断线的对方处于不定状态。虽然最好将钳位电路8设置在与列解码器相反的一侧，但并不仅限于此，也可以设置在任意多个地方，这点在以下的实施例2~4、8中也是一样的。
实施例2
图6是表示本发明实施例2的列选择线的方框图。图7是表示本发明实施例2的半锁存电路的方框图。在实施例2中，如图6所示，由于半锁存电路13被设置在与列解码器3相反的一侧，故列选择线CSL被固定在L电平。
图7示出了半锁存电路的一个例子。这个半锁存电路由反相器I1和N沟道晶体管14构成，在节点d的电位为L电平时，由于反相器I1的输出变为H电平，并且N沟道晶体管14导通，故节点d的电位变为保持在L电平的状态。因此，列选择线CSL变为被固定在L电平(GND电平)的状态。
从而，实施例2也具有与实施例1相同的效果。
实施例3
图8是表示本发明实施例3的列选择线的方框图。在实施例3中，如图8所示，由于将加电复位电路(图9)的输出信号的加电复位信号POR作为输入的N沟道晶体管15及半锁存电路13设置在与列解码器3相反的一侧，在接通电源时必然将列选择线CSL钳位在L电平。
图9是表示本发明实施例3的加电复位电路的电路图。图9的电路由用电阻R1和电容器C1组成的积分电路17和输入这个积分电路17的输出的反相器I2构成。
图10是加电复位电路的操作波形图。在加电复位电路中，在电源接通时通过电阻R1将电荷蓄积到电容器C1，成为图10中所示的节点Q的电位。这个节点Q的电位达到阈值电压时，加电复位信号POR为电源电位Vdd(＝Ext.Vcc)即H电平，达到阈值电压后变为L电平(GND电平)。
由于在图8中的节点P(即图7的节点d)的电位为L电平，所以图7的半锁存电路13的反相器I1的输出为H电平，N沟道晶体管14导通，节点P的电位变为保持在L电位的状态。
从而，在接通电源时必然将列选择线CSL钳位在L电平。
实施例4
图11是表示本发明实施例4的列选择线的方框图。在实施例4中，如图11所示，由于将高电阻R2连接在与列解码器3相反的一侧，即列选择线CSL的另一端，故被钳位在L电平。
从而，实施例4也具有与实施例1相同的效果。
实施例5
图12是表示本发明实施例5的列选择线的方框图。在实施例5中，如图12所示，将高电阻R3连接在N沟道晶体管18的电源侧以便于在列解码器启动信号CDE为活性状态H期间，贯通电流不流过被选择的列选择线CSL。
因此，能够使贯通电流不流过被选择的列选择线CSL。
由于此实施例5与其它的实施例组合使用而增强了列选择线CSL的信赖性。
实施例6
图13是表示本发明实施例6的列选择线的方框图。在实施例6中，如图13所示，将列解码器3设置在列选择线CSL的两端。
列解码器3象实施例1所说明的一样，具有将没选择的列选择线CSL固定在L电平的功能，从而，实施例6也具有与实施例1相同的效果。
实施例7
图14是表示本发明实施例7的2层结构的列选择线的电路图。
在图14的列选择线CSL为铝质的2层结构时，可以在任意地方连接这两层(上下的列选择线CSL)。
图15a是2层结构的列选择线的剖面结构图。由于2根列选择线CSL相重叠，寄生容量比现有的1层结构增加了，因此，最好第2层的列选择线CSL(A)重叠在第1层列选择线CSL(B)的正上方并且CSL(A)＜＝CSL(B)，以便抑制所产生的电容。由此，由异物等引起的列选择线CSL的一层发生断线而可以向另一列选择线CSL转换，从而，使断线的列选择线CSL变为不定状态的多段选择不会发生了。
而且在其他的2层结构中，列选择线CSL如图15b所示平行放置，在任意地方由连接器20连接也具有同样的效果。以上的说明是针对铝质进行的，但并不仅限于此。
实施例8
图16是表示本发明实施例8的列选择线的方框图。在实施例8中，如图16所示，由于将信号VΦ作为输入的N沟道晶体管19配置在与列解码器3相反的一侧，即列选择线CSL的另一端，故用高电阻将列选择线CSL钳位在L电平。
此时，在输入信号VΦ中提供了预定的电位。实际上，N沟道晶体管19最好为磨坏导通电平。
实施例8也具有与实施例1相同的效果。
在上述各情况下，并不受限于最好将钳位电路设置在与列解码器相反的一侧，并且其个数也不受限制。
实施例9
图17是表示本发明实施例9的字线的方框图。在图17中，2是与图29中所示相同的行解码器，22是设置在字线WL中的钳位电路。
如图17所示，实施例9将钳位电路22设置在与字线WL的行解码器2相反的一侧。
图18是表示行解码器的电路图。在图18中，XI、XJ、XK是从地址产生的预解码信号。
图18的行解码器在具有在L电平的电位和H电平的电位进行解码的功能时，具有将未被选择的字线WL固定在L电平的电位上的功能。
图19是表示实施例9的钳位电路的电路图。
图中，23是P沟道晶体管，24是N沟道晶体管。
图19的钳位电路在行地址控制信号RAS为非活性状态L期间(即RAS(条)为H的期间)，P沟道晶体管23导通，节点b1的电位变成H电平，N沟道晶体管24导通。因此节点a1的电位为L电平。在信号RAS变为活性状态H的时刻，由于P沟道晶体管23截止，节点a1的电位变为保持在L电平的状态，字线WL被固定在L电平。
在实施例9中，由于行解码器2和钳位电路22而使得字线WL的两端被钳位。
实施例10
由于钳位电路22设置在图17的字线WL一端，即与行解码器2的相反的一侧，字线WL必然被固定在L电平，所以避免了在字线WL断线时，断线的对方处于不定状态。
虽然最好将钳位电路22设置在与行解码器2相反的一侧，但并不仅限于此，也可以设置在任意多个地方，这点在以下的实施例11~13、15、16中也是一样的。
实施例11
图20是表示本发明实施例11的字线的方框图。图中的25是设置在与字线WL的行解码器2相反的一侧的半锁存电路25。
如图20的方块图所示，由于半锁存电路25被设置在与行解码器2相反的一侧，故字线WLn被固定在L电平。
图21是表示本发明实施例11的半锁存电路的方框图。
图21的半锁存电路由反相器I2和N沟道晶体管26构成，在节点d1的电位为L电平时，由于反相器I2的输出变为H电平，并且N沟道晶体管26导通，故节点d1的电位变为保持在L电平的状态。
因此，字线WLn变为被固定在L电平(GND电平)的状态。
从而，具有与实施例9、10相同的效果。
实施例12
图22是表示本发明实施例12的字线的方框图。图中的25是与图20中所示相同的半锁存电路，27是输入加电复位电路(图9)的输出信号POR的N沟道晶体管。
如图22所示，由于将输入加电复位电路(图9)的输出信号POR的N沟道晶体管27及半锁存电路25设置在与行解码器2相反的一侧，在接通电源时必然将字线钳位在L电平。
加电复位电路的操作与实施例3所述的相同，半锁存电路与图21所示的相同，仍用图21来进行说明。
由于在图22中的节点P1(节点d1)的电位为L电平，所以反相器I2的输出为H电平，N沟道晶体管26导通，节点P1的电位变为保持在L电位的状态。
从而，在接通电源时必然将字线WLn钳位在L电平。
实施例13
图23是表示本发明实施例13的字线的方框图。图中的R4是设置在字线和接地之间的高电阻。
如图23所示，由于将一端接地的高电阻R4连接在与行解码器2相反的一侧，即字线WL的另一端，故字线WL被钳位在L电平。
实施例14
图24是表示本发明实施例14的字线的方框图。
如图24所示，由于将行解码器2设置在字线WL的两端，则根据行解码器的钳位功能，故字线WL被钳位。
实施例15
图25是表示本发明实施例15的主副字线的方框图。在图中，MWL为主副字线结构中的主字线，SWL是副字线。29是将主字线MWL下拉至低电位的钳位电路A，30是将主字线MWL上拉至高电位的钳位电路B。
图26是对本发明实施例15的主字线MWL钳位的钳位电路的电路图，图27是对主字线MWL(条)钳位的钳位电路的电路图。
在使用主副字线的结构时，由于字线WL的打桩未完成，故如图25所示，将钳位电路29、30设置在与主字线对MWL、MWL(条)的行解码器2相反的一侧。因此，由于副字线SWL被钳位在L电平而避免了断线的对方处于不定状态。
在图26的钳位电路中，在输入信号ΦP为活性状态L期间(即ΦP为H的期间)，P沟道晶体管33导通，节点f1的电位变成H电平，N沟道晶体管34导通。因此节点e1的电位为L电平。在信号ΦP(条)变为非活性状态H的时刻，由于P沟道晶体管33截止，节点e1的电位变为保持在L电平的状态，主字线MWL被下拉至L电平。
在图27的钳位电路中，在ΦP为活性状态H期间，N沟道晶体管35导通，节点h1的电位变成L电平，P沟道晶体管36导通。因此节点g1的电位为H电平。
在信号ΦP变为非活性状态L的时刻，由于N沟道晶体管35截止，节点g1的电位变为保持在H电平的状态，主字线MWL(条)被上拉至H电平。
因此，由于副字线SWL被钳位在L电平，所以断线的对方不会处于不定状态。
实施例16
图28是表示本发明实施例16的字线的方框图。图中的37是把信号VR作为输入的N沟道晶体管。
如图28所示，由于将信号VR作为输入的N沟道晶体管37设置在行解码器2的相反侧，即字线WL的另一端，故用高电阻将字线WL钳位在L电平。此时，输入信号VR的电位为N沟道晶体管37磨坏导通时的电平。
实施例17
图29是本发明实施例17的半导体存储装置的一部分的示意图。在图中，40是存储器单元阵列，41是解码器，42是由解码器41选择的列选择线和字线等的信号线，44是配置在信号线42的解码器41的相反侧一端、被连接在信号线42和接地电位之间的N沟道晶体管，45是连接在N沟道晶体管44的栅极、其输出b被输入到晶体管44的栅极的电压设定电路，N沟道晶体管44和电压设定电路45构成了钳位电路。55是冗长用存储器单元阵列，56是冗长用解码器，57是冗长用信号线，冗长用存储器单元阵列55和冗长用解码器56共同构成了冗长电路。
图30是图29所示的电压设定电路的电路图。在图中，46是一端接地的保险丝，47是连接在保险丝46和电源间的高电阻，。在保险丝断开时，H电平信号通过高电阻47被输出到输出端b。
图31是图29所示的电压设定电路的另一示例的电路图。在图中，48是配置在电源和保险丝46之间、信号c被输入到栅极的晶体管。由于将变为晶体管48磨坏导通左右的电压或解码器41为活性时的H电平的时钟信号作为信号c输入，在保险丝断开时，H电平信号被输出到输出端b。
图32是图29所示的电压设定电路的另一示例的电路图。在图中，50是配置在电源和保险丝46之间的P沟道晶体管，51是连接在P沟道晶体管50的栅极上的反相器，反相器51被连接在保险丝46和P沟道晶体管50的连接点。52是配置在反相器51和电源之间、信号d被输入到栅极的晶体管。由于将变为电源接通时的H电平的脉冲信号作为信号d输入到晶体管52的栅极，在保险丝断开时，H电平信号被输出到输出端b。
在如此构成的半导体存储装置中，如图29所示，由于切断设置在由图中未示的转换装置转换到冗长用信号线57的信号线42中的电压设定电路45中的保险丝，电压设定电路45的输出b变为H电平，晶体管44导通，转换到冗长用信号线57的信号线42被固定在L电平。
因此，在被转换到冗长用信号线57的信号线42也断线时，用解码器41和晶体管44将信号线42固定在L电平，没有处于不定电平的部分，也不会产生误操作。
图30~32中，不切断保险丝46时，输出b为L电平，在图30的电路中规定使用高电阻47、在图31的电路中规定信号c的输入方法及在图32的电路中规定信号d的输入方法是为了降低保险丝46未切断时的电流。
实施例18
图33是本发明实施例18的半导体存储装置的一部分的示意图。在图中，40~42与图29所示的相同，从而省略其说明。54是设置在信号线42的解码器41的相反侧一端的保险丝，55是冗长用存储器单元阵列，56是冗长用解码器，57是冗长用信号线，冗长用存储器单元阵列55和冗长用解码器56共同构成了冗长电路。
在如此构成的半导体存储装置中，如图33所示，完全切断未转换到冗长用信号线57的信号线42的保险丝54而不切断被转换的信号线42的保险丝54。
因此，在被转换到冗长信号线的信号线42断线时，由于解码器41和保险丝54而使信号线42被固定在L电平，没有处于不定电平的部分，也不会产生误操作。
根据上述说明，本发明可得到以下效果。
由于包括了用于选择存储器单元阵列的字线的行解码器，该存储器单元阵列具有被配置在多个位线和多个字线的交点上的存储器单元；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及将非选择时的列选择线固定在预定电位上的钳位电路，从而得到了在列选择线断线时也不会误操作的半导体存储装置。
由于钳位电路具有配置在列选择线和接地电位之间，在栅极接收高电位信号而导通的第一晶体管、配置在这个第一晶体管的栅极和接地电位之间，栅极被连接到列选择线并且在列选择线的电位为高电位时导通的第二晶体管以及配置在第一晶体管的栅极和电源电位之间，在激活列解码器的控制信号为非活性时导通的第三晶体管，所以在非选择时能够确实固定断线字的列选择线。
由于钳位电路还具有使列选择线的电位反相的反相器、配置在接地电位和列选择线之间，在反相器的输出为高电位时导通的晶体管，所以由列选择线本身的电位固定非选择时的列选择线。
由于还包括用于选择存储器单元阵列的字线的行解码器，该存储器单元阵列具有被配置在多个位线和多个字线的交点上的存储器单元；选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；并且这个列解码器被设置在列选择线的两端，所以能够得到在两端对列选择线钳位，不引起多段选择，无误操作的半导体存储装置。
由于还包括用于选择存储器单元阵列的字线的行解码器，该存储器单元阵列具有被配置在多个位线和多个字线的交点上的存储器单元；选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；形成两层列选择线并在任意处连接两层的列选择线间，所以能够覆盖列选择线的断线。
由于还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；形成两条平行配置的列选择线并在任意处连接两条的列选择线间，所以能够覆盖列选择线的断线。
由于还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及配置在一端被连接到接地电位的高电阻和列选择线之间并根据激活列解码器的控制信号而导通的晶体管，所以能够使被选择的列选择线中不流过贯通电流。
由于还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及受控于行地址控制信号的输入，将非选择时的字线固定在预定电位上的钳位电路，所以能够得到即使字线断线也不会误操作的半导体存储装置。
而且，由于钳位电路还具有配置在字线和接地电位之间，在栅极接收高电位信号而导通的第一晶体管、配置在这个第一晶体管的栅极和接地电位之间，栅极被连接到字线并且在字线的电位为高电位时导通的第二晶体管以及配置在第一晶体管的栅极和电源电位之间，在行地址控制信号为非活性时导通的第三晶体管，所以在非选择时能够确实固定断线时的字线。
由于还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及根据电源接通时的复位信号将非选择时的字线固定在低电位的钳位电路，所以在电源接通时必然对字线进行钳位。
由于还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及通过高电阻连接到接地电位并将非选择时的字线固定在低电位的钳位电路，所以在非选择时对断线时的字线进行钳位。
由于还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及根据配置在字线和接地电位之间的晶体管而形成的、将预定电位设定到这个晶体管的栅极上并将非选择时的字线固定在低电位的钳位电路，所以在非选择时可对断线时的字线进行钳位。
由于还包括具有被配置在多个位线和多个含有传导互补信号的字线对的字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；根据选择信号选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及根据各控制信号把字线对的各个字线固定在预定电位上的钳位电路，所以能够将含有字线对的字线固定在预定电位。
由于还包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择字线的行解码器；选择位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；行解码器被设定在字线的两端，所以能够得到在两端固定字线、不引起多段选择且无误操作的半导体存储装置。
而且，由于在能够将被连接以选择存储器单元的多个第一信号线中的至少一部分转换成具有与第一信号线功能相同的第二信号线的半导体存储装置中，具有由转换装置将转换成第二信号线的第一信号线固定在预定电位上的钳位电路，所以能够对被转换的第一信号线进行钳位。

Claims (3)

1.一种半导体存储装置，其特征在于包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择上述字线的行解码器；选择上述位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及配置在一端被连接到接地电位的高电阻和上述列选择线之间并根据激活列解码器的控制信号而导通的晶体管。
2.权利要求1所述的半导体存储装置，其特征在于，所述高电阻是将所定电位施加给接地电路的晶体管的门极的状态。
3、一种半导体存储装置，其特征在于包括具有被配置在多个位线和多个字线的交点上的存储器单元的存储器单元阵列；用于选择上述字线的行解码器；选择上述位线的位线选择装置；用于选择被连接到这个位线选择装置上的列选择线并将选择信号提供给位线选择装置的列解码器；以及将非选择时的上述列选择线固定到恒定电位的箝位电路，
所述箝位电路由配置于列选择线与接地电位之间的晶体管形成、在该晶体管的门极施加所定电位。
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